JP2023030804A

JP2023030804A - ２相クロック生成回路

Info

Publication number: JP2023030804A
Application number: JP2021136140A
Authority: JP
Inventors: 浩幸米谷; Hiroyuki Yonetani
Original assignee: Ablic Inc
Current assignee: Ablic Inc
Priority date: 2021-08-24
Filing date: 2021-08-24
Publication date: 2023-03-08
Also published as: KR20230029512A; TW202310564A

Abstract

【課題】ノンオーバーラップの２相クロックの隙間である立ち上がりエッジと立ち下がりエッジの関係を均一にする必要がある２相クロック生成回路を提供する。【解決手段】２相クロック生成回路１０は、論理ハイ側のノンオーバーラップ信号生成回路２と４端子回路１ａを備え、４端子回路１ａは、第１のＮチャネル型ＭＯＳトランジスタ１１と、実質的に第１のＮチャネル型ＭＯＳトランジスタ１１と等しい面積かつ等しいアスペクト比かつ等しい電流方向で隣接にレイアウトされた第２のＮチャネル型ＭＯＳトランジスタ１２と、第１のＰチャネル型ＭＯＳトランジスタ１３と、実質的に第１のＰチャネル型ＭＯＳトランジスタ１３と等しい面積かつ等しいアスペクト比かつ等しい電流方向で隣接にレイアウトされた第２のＰチャネル型ＭＯＳトランジスタ１４と、実質的に等しい抵抗値を持つ２つの抵抗５ａ、５ｂまたは導体の結線と、を有する。【選択図】図１

Description

本発明は、２相クロック生成回路に関する。

ノンオーバーラップの２相クロックの隙間である立ち上がりエッジと立ち下がりエッジの関係を同値にする必要があるシステムがあり、一つのＮＲＺ信号からスキューの少ない相補ＮＲＺ信号（２相クロック）を生成する技術が提案されている（例えば特許文献１および特許文献２参照）。

特開２０１４－１２７８４５号公報特開２０１０－１２８９８８号公報

しかしながら特許文献１の調整機構は複雑な論理回路を必要とし実装規模が大きい。また制御ループに遅延回路を持つためジッタの増加懸念がある。

特許文献２の回路構成は無調整であり特許文献１に比べれば小規模であるが、インバータ回路１段分の遅延誤差発生は不可避である。

本発明は、ノンオーバーラップの２相クロックの隙間である立ち上がりエッジと立ち下がりエッジの関係を均一にする必要がある２相クロック生成回路を提供する。

本発明の２相クロック生成回路は、論理ハイ側のノンオーバーラップ信号生成回路と４端子回路を備え、前記４端子回路は、第１のＮＭＯＳトランジスタと、実質的に前記第１のＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタとする）と等しい面積かつ等しいアスペクト比かつ等しい電流方向隣接にレイアウトされた第２のＮＭＯＳトランジスタと、第１のＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタとする）と、実質的に前記第１のＰＭＯＳトランジスタと等しい面積かつ等しいアスペクト比かつ等しい電流方向で隣接にレイアウトされた第２のＰＭＯＳトランジスタと、正相入力端子と、逆相入力端子と、正相出力端子と、逆相出力端子と、実質的に等しい抵抗値を持つ２つの抵抗または導体の結線と、を有し、前記ノンオーバーラップ信号生成回路の２つの出力は前記４端子回路の前記正相入力端子と前記逆相入力端子にそれぞれ接続され、前記第１のＮＭＯＳトランジスタのゲート端子は前記逆相入力端子に接続され、ソース端子はＧＮＤに接続され、ドレイン端子は前記第１のＰＭＯＳトランジスタのドレイン端子と前記第２の抵抗または前記導体の結線と前記正相出力端子に接続され、前記第２のＰＭＯＳトランジスタのゲート端子は前記第２の抵抗または前記導体の結線に接続され、前記第２のＮＭＯＳトランジスタのゲート端子は前記正相入力端子に接続され、ソース端子はＧＮＤに接続され、ドレイン端子は前記第２のＰＭＯＳトランジスタのドレイン端子と前記第１の抵抗または前記導体の結線と前記逆相出力端子に接続され、前記第１のＰＭＯＳトランジスタのゲート端子は前記第１の抵抗または前記導体の結線に接続され、前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタのソース端子はＶＤＤに接続されることとした。

本発明によれば、ノンオーバーラップの２相クロックの隙間である立ち上がりエッジと立ち下がりエッジの関係を均一にする必要がある２相クロック生成回路が提供できる。

本発明の第１の実施形態に係る２相クロック生成回路の構成の一例である。本発明の第１の実施形態に係る４端子回路の真理値表である。本発明の第１の実施形態に係る２相クロック生成回路の回路図の一例である。本発明の第１の実施形態に係る２相クロック生成回路の立ち上がりイベント時のタイミングチャートの一例である。本発明の第１の実施形態に係る２相クロック生成回路の立ち下がりイベント時のタイミングチャートの一例である。本発明の第１の実施形態に係るノンオーバーラップ信号生成回路内の４端子回路の別の一例である。本発明の第１の実施形態に係るノンオーバーラップ信号生成回路内の４端子回路の別の一例である。本発明の全実施形態に係る遅延回路の回路図の一例である。本発明の第２の実施形態に係る２相クロック生成回路の４端子回路の構成の一例である。本発明の第２の実施形態に係る図９の４端子回路の真理値表である。本発明の第３の実施形態に係る２相クロック生成回路内の４端子回路の構成の一例である。ＮＯＲ論理が得られるＭＯＳトランジスタで記載した回路図である。本発明の第３の実施形態に係る図１１の４端子回路の真理値表である。本発明の第３の実施形態に係る図１１の４端子回路のＭＯＳトランジスタで示した回路図の一例である。本発明の第３の実施形態に係る図１４のレイアウトの一例である。

以下で説明する構成の２相クロック生成回路を用いることにより、規模の小さな回路でノンオーバーラップ期間が均一な２相クロックが容易に生成出来る。なお、以下の記載では一方のノードの変化エッジから他方のノードの変化エッジまでの時間の均一性の誤差をスキューまたはスキューバランスと呼ぶこととする。

近年は数十ＭＨｚクラスのクロックを使用する民生製品でも、スキューを数十ピコ秒以内に抑える必要があるアナログシステムも増えてきたが、本発明を用いれば容易に実現できるであろう。

［第１の実施形態］
本発明の第１の実施形態について図面を参照しながら説明する。図１の２相クロック生成回路１０は、本発明の第１の実施形態における低スキューを実現した２相クロック生成回路のブロック図である。

図１において、ノンオーバーラップ信号生成回路２は、入力端子Ｉｎに入力されたクロック信号のデューティー比を変更することで論理ハイ側のノンオーバーラップ信号に変換し、次段の４端子回路１ａの正相入力端子Ｉｎ＿１と逆相入力端子Ｉｎ＿０へ出力する回路である。ノンオーバーラップ信号生成回路２の正相と逆相一組の出力電圧は、次段の４端子回路１ａが正常な動作に必要な正相と逆相の論理スレッショルド電圧レベルであるかぎり、如何なる出力電圧であってもよい。

４端子回路１ａは、２相の入力に対し２相の出力を得る回路であり、電圧電流変換素子である第１のＮＭＯＳトランジスタ１１および第２のＮＭＯＳトランジスタ１２と、クロスカップル接続でラッチ動作を実現する第１のＰＭＯＳトランジスタ１３および第２のＰＭＯＳトランジスタ１４と、正相入力端子Ｉｎ＿１と、逆相入力端子Ｉｎ＿０と、正相出力端子Ｏｕｔ＿１と、逆相出力端子Ｏｕｔ＿０と、第２の抵抗５ａと、第１の抵抗５ｂと、を有する。

４端子回路１ａの接続を説明する。第１のＮＭＯＳトランジスタ１１のゲート端子は逆相入力端子Ｉｎ＿０に接続され、ソース端子はＧＮＤに接続され、ドレイン端子は第１のＰＭＯＳトランジスタ１３のドレイン端子と第１の抵抗５ｂの一方と正相出力端子Ｏｕｔ＿１に接続され、第２のＮＭＯＳトランジスタ１２のゲート端子は正相入力端子Ｉｎ＿１に接続され、ソース端子はＧＮＤに接続され、ドレイン端子は第２のＰＭＯＳトランジスタ１４のドレイン端子と第２の抵抗５ａの一方と逆相出力端子Ｏｕｔ＿０に接続され、第２のＰＭＯＳトランジスタ１４のゲート端子は第１の抵抗５ｂの他方と接続され、第１のＰＭＯＳトランジスタ１３のゲート端子は第２の抵抗５ａの他方と接続され、第１のＰＭＯＳトランジスタ１３と第２のＰＭＯＳトランジスタ１４のソース端子はＶＤＤに接続される。

４端子回路１ａの特徴は、第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタ同士、第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタ同士、第１の抵抗と第２の抵抗同士は加工精度の範囲で実質的に等しい形状で近接に、かつ直流電流の方向を等しくして配置することにより、それぞれ同士において全ての電気的特性が互いに等しくなるので、正相入力端子Ｉｎ＿１と逆相入力端子Ｉｎ＿０の入力信号の両方がローレベルまたは両方がハイレベルであるときから、どちらかの入力端子のレベルが異なるレベルへ変化するときの正相出力端子Ｏｕｔ＿１と逆相出力端子Ｏｕｔ＿０の出力信号の遷移状況が全く対称な動作となる。

第１の抵抗と第２の抵抗は、ＩＣ製造プロセスによってはノンオーバーラップ期間が狭すぎて、４端子回路１ａの出力を受ける回路に支障が起こる問題を避けるため、第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタのゲート容量の充電電流を制限し、論理スレッショルド到達時間を遅延させることによって、後段回路の正常動作に最低限必要なノンオーバーラップ期間を得るための部品である。必要なノンオーバーラップ期間は、後段回路の仕様から決まり、第１のＰＭＯＳトランジスタまたは第２のＰＭＯＳトランジスタのゲート容量値と第１の抵抗値または第２の抵抗値との時定数で計算される。

すなわち、ノンオーバーラップ期間を増やしたい場合は、意図的に新たな第１の容量と第２の容量をそれぞれ第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタのゲート容量に並列に追加する。逆にノンオーバーラップ期間を減らしたい場合は、第１の抵抗と第２の抵抗をアルミニウム等の導体の結線で置き換えることも可能である。

さらに第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタの動作を遅延させる部品として、第１の抵抗と第２の抵抗の代用となる遅延回路の１例として遅延回路６を図８に示す。

遅延回路６は、偶数個のインバータ論理ゲート３ｃのカスケード接続からなる。遅延回路６全体の遅延時間は、個々のインバータ論理ゲート３ｃの信号遅延時間の総和になり、個々のインバータ論理ゲート３ｃの遅延特性は、同一でなくてもよい。

図２に４端子回路１ａの真理値表を示した。

図３の２相クロック生成回路１０ａは、本発明の低スキューを実現する２相クロック生成回路の具体的な回路の一例である。インバータ回路３ａとインバータ回路３ｂと４端子回路１ｂで、最も素子数が少ない論理ハイ側のノンオーバーラップ信号生成回路２が実現できる。

インバータ回路３ａは、第３のＮＭＯＳトランジスタ１９と、第３のＰＭＯＳトランジスタ２０と、を有する。第３のＮＭＯＳトランジスタ１９のゲート端子と第３のＰＭＯＳトランジスタ２０のゲート端子は、ノードＮ＿０を介して入力端子Ｉｎに接続される。第３のＮＭＯＳトランジスタ１９のドレイン端子と第３のＰＭＯＳトランジスタ２０のドレイン端子は、ノードＮ＿１を介してインバータ回路３ｂに接続される。第３のＮＭＯＳトランジスタ１９のソース端子は、ＧＮＤ電源に接続される。第３のＰＭＯＳトランジスタ２０のソース端子は、ＶＤＤ１電源に接続される。第３のＮＭＯＳトランジスタ１９と第３のＰＭＯＳトランジスタ２０とは、インバータ回路３ａとして動作する。

インバータ回路３ｂは、第４のＮＭＯＳトランジスタ２１と、第４のＰＭＯＳトランジスタ２２と、を有する。第４のＮＭＯＳトランジスタ２１のゲート端子と第４のＰＭＯＳトランジスタ２２のゲート端子は、ノードＮ＿１に接続される。第４のＮＭＯＳトランジスタ２１のドレイン端子と第４のＰＭＯＳトランジスタ２２のドレイン端子は、ノードＮ＿２を介して４端子回路１ｂに接続される。第４のＮＭＯＳトランジスタ２１のソース端子は、ＧＮＤに接続される。第４のＰＭＯＳトランジスタ２２のソース端子は、ＶＤＤ１に接続される。第４のＮＭＯＳトランジスタ２１と第４のＰＭＯＳトランジスタ２２とは、インバータ回路３ｂとして動作する。

４端子回路１ｂは、第５のＮＭＯＳトランジスタ１５と、第６のＮＭＯＳトランジスタ１６と、第５のＰＭＯＳトランジスタ１７と、第６のＰＭＯＳトランジスタ１８と、を有する。第５のＮＭＯＳトランジスタ１５のゲート端子はノードＮ＿２に接続され、ソース端子はＧＮＤに接続され、ドレイン端子は第５のＰＭＯＳトランジスタ１７のドレイン端子と第６のＰＭＯＳトランジスタ１８のゲート端子とノードＮ＿４に接続され、第６のＮＭＯＳトランジスタ１６のゲート端子はノードＮ＿１に接続され、ソース端子はＧＮＤに接続され、ドレイン端子は第６のＰＭＯＳトランジスタ１８のドレイン端子と第５のＰＭＯＳトランジスタ１７のゲート端子とノードＮ＿３に接続され、第５のＰＭＯＳトランジスタ１７と第６のＰＭＯＳトランジスタ１８のソース端子はＶＤＤ２に接続される。

また４端子回路１ｂは、図６のように第７のＰＭＯＳトランジスタ２５と第８のＰＭＯＳトランジスタ２６を貫通電流制限用に設けた４端子回路１ｃで代用することも出来る。

また４端子回路１ｂは、図７のように通常の論理ゲートを用いてもよい。すなわち伝達特性の均一性を重視して設計されていない第１のＮＯＲ論理ゲート４ａおよび第２のＮＯＲ論理ゲート４ｂをクロスカップル接続して出来る４端子回路１ｄを代用してもよい。第１のＮＯＲ論理ゲート４ａおよび第２のＮＯＲ論理ゲート４ｂの電源とＧＮＤ電源はそれぞれ共通のＶＤＤ２とＧＮＤに上位接続される。

なお、４端子回路１ｂ、４端子回路１ｃ、および４端子回路１ｄは、ノンオーバーラップ期間を増すために、抵抗と容量から成る時定数回路、または論理ゲートから成る遅延回路６を遅延手段として付加することもある。

以上のような論理ハイ側のノンオーバーラップ信号生成回路２に、図１に示す左右対称性が良い４端子回路１ａを接続すると、スキューバランスの優れた２相クロックが容易に生成できる。上記のような構成は、制御ループを持たないのでジッタの発生は最少に留められる。４端子回路１ａは、対称性を重視する必要があるが、トポロジーを変更した他の回路でもよい。

なお、ＶＤＤ１、ＶＤＤ２、ＶＤＤの電圧については用途に応じて選択できる。

図４は、本実施形態の低スキューを実現する２相クロック生成回路１０ａの立ち上がりイベント時のタイミングチャートである。図５は、本実施形態の低スキューを実現する２相クロック生成回路１０ａの立ち下がりイベント時のタイミングチャートである。これらのタイミングチャートの信号名は、図３のノードＮ＿０からノードＮ＿６に対応している。

ここで図３におけるノンオーバーラップ信号生成回路２の出力、すなわちノードＮ＿３とノードＮ＿４の変化の対称性を損なう懸念点について説明する。

図４の立ち上がりイベント時でのノードＮ＿３の立ち上がりは、ノードＮ＿４の立ち下がりのみで決まる。すなわち図２の真理値表を参照すれば、Ｓｔａｔｅ１→Ｓｔａｔｅ０→Ｓｔａｔｅ２と状態が遷移する。

一方で図５の立ち下がりイベント時でのノードＮ＿４の立ち上がりは、ノードＮ＿３の立ち下がりと、ノードＮ＿２の立ち下がりのどちらか遅い方で決まる。実際の動作では、ノードＮ＿３の立ち下がりとノードＮ＿２の立ち下がりは、時間的に近くランプ波形であるので、どちらかのみが因果となることはない。また、ノードＮ＿２の立ち下がりはノードＮ＿１の立ち上がりより遅れることは明白なので、図２の真理値表を参照すればＳｔａｔｅ２→Ｓｔａｔｅ３→Ｓｔａｔｅ１と状態が遷移し、Ｓｔａｔｅ０を経由する図４の場合とは明らかに異なる。

従って、４端子回路１ｂのノンオーバーラップ期間は、クロック入力の立ち上がりイベント時と立ち下がりイベント時とでは異なる値となり、精度が要求されるシステムにとってはスキューのマージンが損なわれることになる。

次に、この後に４端子回路１ａの出力であるノードＮ＿５とノードＮ＿６を考えると、４端子回路１ａの入力としてノードＮ＿３及びノードＮ＿４は、ばらつきはするもののノンオーバーラップ期間が存在するので、図２のＳｔａｔｅ３を経由せずＳｔａｔｅ０を経由する条件が保障されており、互いに一方の立ち上がりは他方の立ち下がりから決まるという対称性は保たれる。

以上、ここで説明したように、本実施形態の２相クロック生成回路によれば、ノンオーバーラップの２相クロックの隙間である立ち上がりエッジと立ち下がりエッジの関係を均一にする必要がある２相クロック生成回路を提供できる。

なおノンオーバーラップ信号生成回路２が論理ロー側のノンオーバーラップの場合は、４端子回路１ａの２つの入力つまり逆相入力端子Ｉｎ＿０と正相入力端子Ｉｎ＿１のそれぞれに極性反転のためのインバータ回路を設ければよい。
またノンオーバーラップ信号生成回路２が論理ハイ側のノンオーバーラップで、２相クロック生成回路出力が論理ロー側のノンオーバーラップが必要な場合は、４端子回路１ａを構成するＮＭＯＳトランジスタをＰＭＯＳトランジスタに、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに、ＶＤＤをＧＮＤに、ＧＮＤをＶＤＤに交換して構成すればよい。

［第２の実施形態］
本発明の第２の実施形態について図を参照しながら説明する。なお、第１の実施形態と同じ構成要素は、第１の実施形態と同じ番号を附番し説明を省略する。

第２の実施形態は、図１の２相クロック生成回路１０において、４端子回路１ａを図９に示した４端子回路１ｅに置き換えたものであり、図３の２相クロック生成回路１０ａにおいて４端子回路１ａを図９に示した４端子回路１ｅに置き換えたものである。

４端子回路１ｅは、２相の入力に対し２相の出力を得る回路であり、電圧電流変換素子である第７のＮＭＯＳトランジスタ３１および第８のＮＭＯＳトランジスタ３２と、クロスカップル接続でラッチ動作を実現する第９のＰＭＯＳトランジスタ３３および第１０のＰＭＯＳトランジスタ３４と、貫通電流制限用スイッチとなる第１１のＰＭＯＳトランジスタ３５および第１２のＰＭＯＳトランジスタ３６と、正相入力端子Ｉｎ＿１と、逆相入力端子Ｉｎ＿０と、正相出力端子Ｏｕｔ＿１と、逆相出力端子Ｏｕｔ＿０と、第２の抵抗５ａと、第１の抵抗５ｂと、を有する。

４端子回路１ｅの接続を説明する。第７のＮＭＯＳトランジスタ３１のゲート端子は第１１のＰＭＯＳトランジスタ３５のゲート端子と逆相入力端子Ｉｎ＿０に接続され、ソース端子はＧＮＤに接続され、ドレイン端子は第１１のＰＭＯＳトランジスタ３５のドレイン端子と第１の抵抗５ｂの一方の端子と正相出力端子Ｏｕｔ＿１に接続され、第８のＮＭＯＳトランジスタ３２のゲート端子は第１２のＰＭＯＳトランジスタ３６のゲート端子と正相入力端子Ｉｎ＿１に接続され、ソース端子はＧＮＤに接続され、ドレイン端子は第１２のＰＭＯＳトランジスタ３６のドレイン端子と第２の抵抗５ａの一方の端子と逆相出力端子Ｏｕｔ＿０に接続され、第９のＰＭＯＳトランジスタ３３のゲート端子は第２の抵抗５ａの他方の端子に接続され、ドレイン端子は第１１のＰＭＯＳトランジスタ３５のソース端子に接続され、第１０のＰＭＯＳトランジスタ３４のゲート端子は第１の抵抗５ｂの他方の端子に接続され、ドレイン端子は第１２のＰＭＯＳトランジスタ３６のソース端子に接続され、第９のＰＭＯＳトランジスタ３３のソース端子と第１０のＰＭＯＳトランジスタ３４のソース端子はＶＤＤに接続される。

４端子回路１ｅの特徴は、第７のＮＭＯＳトランジスタ３１と第８のＮＭＯＳトランジスタ３２同士、第９のＰＭＯＳトランジスタ３３と第１０のＰＭＯＳトランジスタ３４同士、第１１のＰＭＯＳトランジスタ３５と第１２のＰＭＯＳトランジスタ３６同士、第１の抵抗５ｂと第２の抵抗５ａ同士は加工精度の範囲で実質的に等しい形状で近接に、かつ直流電流の方向を等しくして配置することにより、それぞれ同士において全ての電気的特性が互いに等しくなるので、正相入力端子Ｉｎ＿１と逆相入力端子Ｉｎ＿０の入力信号の両方がローレベルまたは両方がハイレベルであるときから、どちらかの入力端子のレベルが異なるレベルへ変化するときの正相出力端子Ｏｕｔ＿１と逆相出力端子Ｏｕｔ＿０の出力信号の遷移状況が全く対称な動作となる。

図１０に４端子回路１ｅの真理値表を示した。

以上、第１の実施形態と合わせて説明したように、本実施形態の２相クロック生成回路によれば、ノンオーバーラップの２相クロックの隙間である立ち上がりエッジと立ち下がりエッジの関係を均一にする必要がある２相クロック生成回路を提供できる。

なおノンオーバーラップ信号生成回路２が論理ロー側のノンオーバーラップの場合は、４端子回路１ｅの２つの入力つまり逆相入力端子Ｉｎ＿０と正相入力端子Ｉｎ＿１のそれぞれに極性反転のためのインバータ回路を設ければよい。
またノンオーバーラップ信号生成回路２が論理ハイ側のノンオーバーラップで、２相クロック生成回路出力が論理ロー側のノンオーバーラップが必要な場合は、４端子回路１ｅを構成するＮＭＯＳトランジスタをＰＭＯＳトランジスタに、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに、ＶＤＤをＧＮＤに、ＧＮＤをＶＤＤに交換して構成してもよい。
［第３の実施形態］
本発明の第３の実施形態について図を参照しながら説明する。なお、第１の実施形態と同じ構成要素は、第１の実施形態と同じ番号を附番し説明を省略する。

第３の実施形態は、図１の２相クロック生成回路１０において、４端子回路１ａを図１１に示した４端子回路１ｆに置き換えたものであり、図３の２相クロック生成回路１０ａにおいて４端子回路１ａを図１１に示した４端子回路１ｆに置き換えたものである。

４端子回路１ｆは、２相の入力に対し２相の出力を得る回路であり、第３のＮＯＲ論理ゲート４ｃと、第４のＮＯＲ論理ゲート４ｄと、正相入力端子Ｉｎ＿１と、逆相入力端子Ｉｎ＿０と、正相出力端子Ｏｕｔ＿１と、逆相出力端子Ｏｕｔ＿０と、ＶＤＤと、ＧＮＤと、第２の抵抗５ａと、第１の抵抗５ｂと、を有する。

第３のＮＯＲ論理ゲート４ｃと第４のＮＯＲ論理ゲート４ｄの構成要素であるＭＯＳトランジスタで構成された一般的なＮＯＲ論理ゲートの回路図は、図１２で示される。即ちＮＯＲ回路４は、第９のＮＭＯＳトランジスタ４１と、第１０のＮＭＯＳトランジスタ４２と、第１３のＰＭＯＳトランジスタ４３と、第１４のＰＭＯＳトランジスタ４４と、入力端子Ｉｎ＿Ａと、入力端子Ｉｎ＿Ｂと、出力端子Ｏｕｔと、ＶＤＤ電源と、ＧＮＤ電源と、を有する。

ＮＯＲ回路４の特徴は、２つの入力端子Ｉｎ＿Ａと入力端子Ｉｎ＿Ｂの双対性に対して第１３のＰＭＯＳトランジスタ４３と第１４のＰＭＯＳトランジスタ４４それぞれの接続の双対性が劣る点にある。したがって入力端子Ｉｎ＿Ａと入力端子Ｉｎ＿Ｂは同一ではなく、入力端子Ｉｎ＿Ａと入力端子Ｉｎ＿Ｂを交換して接続された回路は、静的な論理は同一であっても過渡的な電気的特性は同一ではない。

このようなＮＯＲ論理ゲートからなる４端子回路１ｆの接続を説明する。第３のＮＯＲ論理ゲート４ｃの入力端子Ｉｎ＿Ａｃは逆相入力端子Ｉｎ＿０に接続され、入力端子Ｉｎ＿Ｂｃは第１の抵抗５ｂの一方の端子に接続され、出力端子Ｏｕｔｃは正相出力端子Ｏｕｔ＿１と第２の抵抗５ａの一方の端子に接続され、第４のＮＯＲ論理ゲート４ｄの入力端子Ｉｎ＿Ａｄは正相入力端子Ｉｎ＿１に接続され、入力端子Ｉｎ＿Ｂｄは第２の抵抗５ａの他方の端子に接続され、出力端子Ｏｕｔｄは逆相出力端子Ｏｕｔ＿０と第１の抵抗５ｂの他方の端子に接続される。第３のＮＯＲ論理ゲート４ｃおよび第４のＮＯＲ論理ゲート４ｄの電源とＧＮＤ電源は、それぞれ共通のＶＤＤとＧＮＤに上位接続される。

このように４端子回路１ｆは、特徴としてＮＯＲ論理ゲートの入力端子Ｉｎ＿Ａと入力端子Ｉｎ＿Ｂが区別されており、第３のＮＯＲ論理ゲート４ｃと第４のＮＯＲ論理ゲート４ｄ、及び第１の抵抗５ｂと第２の抵抗５ａが対称に接続されているため、全ての状態遷移について正相出力端子Ｏｕｔ＿１と逆相出力端子Ｏｕｔ＿０は対称な動作出力が得られる。

そのための必要条件は、第３のＮＯＲ論理ゲートと第４のＮＯＲ論理ゲート同士は加工精度の範囲で実質的に等しい形状で近接に、かつ貫通電流の方向を等しくして配置し、第１の抵抗と第２の抵抗同士は加工精度の範囲で実質的に等しい形状で互いに近接に配置することである。

図１４は図１１で示した４端子回路１ｆのトランジスタレベルの回路表現であり、図１５は図１１の回路をレイアウトした際の概略図である。

図１３に４端子回路１ｆの真理値表を示した。

なおノンオーバーラップ信号生成回路２が論理ロー側のノンオーバーラップの場合は、４端子回路１ｆの２つの入力つまり逆相入力端子Ｉｎ＿０と正相入力端子Ｉｎ＿１のそれぞれに極性反転のためのインバータ回路を設ければよい。
またノンオーバーラップ信号生成回路２が論理ロー側のノンオーバーラップで、２相クロック生成回路出力が論理ロー側のノンオーバーラップが必要な場合は、４端子回路１ｆを構成するＮＯＲ論理ゲートをＮＡＮＤ論理ゲートに交換して構成すればよい。

近年のＣＰＵや信号処理の分野では一桁ナノメートルのプロセスルールの製品も登場してきた。とりわけ高速な動作を強いられるシステムでは、セットアップホールドマージンやシグナルインテグリティの重要性はますます高まっている。このような微細化のトレンドにおいて、上述したような２相クロックスキューを最小に抑える実装技術は、２相クロックに係るタイミングマージンを緩和する有効な手段となる。

１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ４端子回路
２ノンオーバーラップ信号生成回路
３ａ、３ｂインバータ回路
３ｃインバータ論理ゲート
４ＮＯＲ回路
４ａ、４ｂ、４ｃ、４ｄＮＯＲ論理ゲート
５ａ、５ｂ抵抗
６遅延回路
１０、１０ａ２相クロック生成回路
１１、１２、１５、１６、１９、２１、３１、３２、４１、４２ＮＭＯＳトランジスタ
１３、１４、１７、１８、２０、２２、３３、３４、３５、３６、４３、４４ＰＭＯＳトランジスタ
Ｉｎ入力端子
Ｉｎ＿０逆相入力端子
Ｉｎ＿１正相入力端子
Ｏｕｔ＿０逆相出力端子
Ｏｕｔ＿１正相出力端子

Claims

論理ハイ側のノンオーバーラップ信号生成回路と４端子回路を備え、
前記４端子回路は、第１のＮチャネル型ＭＯＳトランジスタと、実質的に前記第１のＮチャネル型ＭＯＳトランジスタと等しい面積かつ等しいアスペクト比かつ等しい電流方向で隣接にレイアウトされた第２のＮチャネル型ＭＯＳトランジスタと、第１のＰチャネル型ＭＯＳトランジスタと、実質的に前記第１のＰチャネル型ＭＯＳトランジスタと等しい面積かつ等しいアスペクト比かつ等しい電流方向で隣接にレイアウトされた第２のＰチャネル型ＭＯＳトランジスタと、正相入力端子と、逆相入力端子と、正相出力端子と、逆相出力端子と、実質的に等しい抵抗値を持つ２つの抵抗または導体の結線と、を有し、
前記ノンオーバーラップ信号生成回路の２つの出力は、前記４端子回路の前記正相入力端子と前記逆相入力端子にそれぞれ接続され、
前記第１のＮチャネル型ＭＯＳトランジスタのゲート端子は、前記逆相入力端子に接続され、ソース端子は、ＧＮＤに接続され、ドレイン端子は、前記第１のＰチャネル型ＭＯＳトランジスタのドレイン端子と前記第２の抵抗または前記導体の結線と前記正相出力端子に接続され、
前記第２のＰチャネル型ＭＯＳトランジスタのゲート端子は、前記第２の抵抗または前記導体の結線に接続され、
前記第２のＮチャネル型ＭＯＳトランジスタのゲート端子は、前記正相入力端子に接続され、ソース端子は、ＧＮＤに接続され、ドレイン端子は、前記第２のＰチャネル型ＭＯＳトランジスタのドレイン端子と前記第１の抵抗または前記導体の結線と前記逆相出力端子に接続され、
前記第１のＰチャネル型ＭＯＳトランジスタのゲート端子は、前記第１の抵抗または前記導体の結線に接続され、
前記第１のＰチャネル型ＭＯＳトランジスタと前記第２のＰチャネル型ＭＯＳトランジスタのソース端子は、ＶＤＤに接続されることを特徴とする２相クロック生成回路。
前記４端子回路はさらに、実質的に等しい電気的特性を有する第１の容量と第２の容量を有し、それぞれ前記第１のＰチャネル型ＭＯＳトランジスタのゲート端子と前記第２のＰチャネル型ＭＯＳトランジスタのゲート端子に並列に接続されている請求項１記載の２相クロック生成回路。
論理ハイ側のノンオーバーラップ信号生成回路と４端子回路を備え、
前記４端子回路は、第１のＮチャネル型ＭＯＳトランジスタと、実質的に前記第１のＮチャネル型ＭＯＳトランジスタと等しい面積かつ等しいアスペクト比かつ等しい電流方向で隣接にレイアウトされた第２のＮチャネル型ＭＯＳトランジスタと、第１のＰチャネル型ＭＯＳトランジスタと、実質的に前記第１のＰチャネル型ＭＯＳトランジスタと等しい面積かつ等しいアスペクト比かつ等しい電流方向で隣接にレイアウトされた第２のＰチャネル型ＭＯＳトランジスタと、正相入力端子と、逆相入力端子と、正相出力端子と、逆相出力端子と、実質的に等しい電気的特性を有する組合せ論理ゲートのカスケード接続を有する遅延回路と、を有し、
前記ノンオーバーラップ信号生成回路の２つの出力は、前記４端子回路の前記正相入力端子と前記逆相入力端子にそれぞれ接続され、
前記第１のＮチャネル型ＭＯＳトランジスタのゲート端子は、前記逆相入力端子に接続され、ソース端子は、ＧＮＤに接続され、ドレイン端子は、前記第１のＰチャネル型ＭＯＳトランジスタのドレイン端子と前記正相出力端子に接続され、
前記第２のＮチャネル型ＭＯＳトランジスタのゲート端子は、前記正相入力端子に接続され、ソース端子は、ＧＮＤに接続され、ドレイン端子は、前記第２のＰチャネル型ＭＯＳトランジスタのドレイン端子と前記逆相出力端子に接続され、
前記第２のＰチャネル型ＭＯＳトランジスタのゲート端子と前記第１のＮチャネル型ＭＯＳトランジスタのドレイン端子との間と、前記第１のＰチャネル型ＭＯＳトランジスタのゲート端子と前記第２のＮチャネル型ＭＯＳトランジスタのドレイン端子との間に、前記遅延回路がそれぞれ挿入され、
前記第１のＰチャネル型ＭＯＳトランジスタと前記第２のＰチャネル型ＭＯＳトランジスタのソース端子は、ＶＤＤに接続されることを特徴とする２相クロック生成回路。
論理ロー側のノンオーバーラップ信号生成回路と４端子回路を備え、
前記４端子回路は、第１のＰチャネル型ＭＯＳトランジスタと、実質的に前記第１のＰチャネル型ＭＯＳトランジスタと等しい面積かつ等しいアスペクト比かつ等しい電流方向で隣接にレイアウトされた第２のＰチャネル型ＭＯＳトランジスタと、第１のＮチャネル型ＭＯＳトランジスタと、実質的に前記第１のＮチャネル型ＭＯＳトランジスタと等しい面積かつ等しいアスペクト比かつ等しい電流方向で隣接にレイアウトされた第２のＮチャネル型ＭＯＳトランジスタと、正相入力端子と、逆相入力端子と、正相出力端子と、逆相出力端子と、実質的に等しい抵抗値を持つ２つの抵抗または導体の結線と、を有し、
前記ノンオーバーラップ信号生成回路の２つの出力は、前記４端子回路の前記正相入力端子と前記逆相入力端子にそれぞれ接続され、
前記第１のＰチャネル型ＭＯＳトランジスタのゲート端子は、前記逆相入力端子に接続され、ソース端子は、ＶＤＤに接続され、ドレイン端子は、前記第１のＮチャネル型ＭＯＳトランジスタのドレイン端子と前記第２の抵抗または前記導体の結線と前記正相出力端子に接続され、
前記第２のＮチャネル型ＭＯＳトランジスタのゲート端子は、前記第２の抵抗または前記導体の結線に接続され、
前記第２のＰチャネル型ＭＯＳトランジスタのゲート端子は、前記正相入力端子に接続され、ソース端子は、ＶＤＤに接続され、ドレイン端子は、前記第２のＮチャネル型ＭＯＳトランジスタのドレイン端子と前記第１の抵抗または前記導体の結線と前記逆相出力端子に接続され、
前記第１のＮチャネル型ＭＯＳトランジスタのゲート端子は、前記第１の抵抗または前記導体の結線に接続され、
前記第１のＮチャネル型ＭＯＳトランジスタと前記第２のＮチャネル型ＭＯＳトランジスタのソース端子は、ＧＮＤに接続されることを特徴とする２相クロック生成回路。
前記４端子回路はさらに、実質的に等しい電気的特性を有する第１の容量と第２の容量を有し、それぞれ前記第１のＮチャネル型ＭＯＳトランジスタと前記第２のＮチャネル型ＭＯＳトランジスタのゲート端子に並列に接続されている請求項４記載の２相クロック生成回路。
論理ロー側のノンオーバーラップ信号生成回路と４端子回路を備え、
前記４端子回路は、第１のＰチャネル型ＭＯＳトランジスタと、実質的に前記第１のＰチャネル型ＭＯＳトランジスタと等しい面積かつ等しいアスペクト比かつ等しい電流方向で隣接にレイアウトされた第２のＰチャネル型ＭＯＳトランジスタと、第１のＮチャネル型ＭＯＳトランジスタと、実質的に前記第１のＮチャネル型ＭＯＳトランジスタと等しい面積かつ等しいアスペクト比かつ等しい電流方向で隣接にレイアウトされた第２のＮチャネル型ＭＯＳトランジスタと、正相入力端子と、逆相入力端子と、正相出力端子と、逆相出力端子と、実質的に等しい電気的特性を有する組合せ論理ゲートのカスケード接続を有する遅延回路と、を有し、
前記ノンオーバーラップ信号生成回路の２つの出力は、前記４端子回路の前記正相入力端子と前記逆相入力端子にそれぞれ接続され、
前記第１のＰチャネル型ＭＯＳトランジスタのゲート端子は、前記逆相入力端子に接続され、ソース端子は、ＶＤＤに接続され、ドレイン端子は、前記第１のＮチャネル型ＭＯＳトランジスタのドレイン端子と前記正相出力端子に接続され、
前記第２のＰチャネル型ＭＯＳトランジスタのゲート端子は、前記正相入力端子に接続され、ソース端子は、ＶＤＤに接続され、ドレイン端子は、前記第２のＮチャネル型ＭＯＳトランジスタのドレイン端子と前記逆相出力端子に接続され、
前記第２のＮチャネル型ＭＯＳトランジスタのゲート端子と前記第１のＰチャネル型ＭＯＳトランジスタのドレイン端子との間と、前記第１のＮチャネル型ＭＯＳトランジスタのゲート端子と前記第２のＰチャネル型ＭＯＳトランジスタのドレイン端子との間に、前記遅延回路がそれぞれ挿入され、
前記第１のＮチャネル型ＭＯＳトランジスタと前記第２のＮチャネル型ＭＯＳトランジスタのソース端子は、ＧＮＤに接続されることを特徴とする２相クロック生成回路。
論理ハイ側のノンオーバーラップ信号生成回路と４端子回路を備え、
前記４端子回路は、第１のＮチャネル型ＭＯＳトランジスタと、実質的に前記第１のＮチャネル型ＭＯＳトランジスタと等しい面積かつ等しいアスペクト比かつ等しい電流方向で隣接にレイアウトされた第２のＮチャネル型ＭＯＳトランジスタと、第１のＰチャネル型ＭＯＳトランジスタと、実質的に前記第１のＰチャネル型ＭＯＳトランジスタと等しい面積かつ等しいアスペクト比かつ等しい電流方向隣接にレイアウトされた第２のＰチャネル型ＭＯＳトランジスタと、第３のＰチャネル型ＭＯＳトランジスタと、実質的に前記第３のＰチャネル型ＭＯＳトランジスタと等しい面積かつ等しいアスペクト比かつ等しい電流方向隣接にレイアウトされた第４のＰチャネル型ＭＯＳトランジスタと、正相入力端子と、逆相入力端子と、正相出力端子と、逆相出力端子と、実質的に等しい抵抗値を持つ２つの抵抗または導体の結線と、を有し、
前記ノンオーバーラップ信号生成回路の２つの出力は、前記４端子回路の前記正相入力端子と前記逆相入力端子にそれぞれ接続され、
前記第１のＮチャネル型ＭＯＳトランジスタのゲート端子は、前記逆相入力端子に接続され、ソース端子は、ＧＮＤに接続され、ドレイン端子は、前記第３のＰチャネル型ＭＯＳトランジスタのドレイン端子と前記第２の抵抗または前記導体の結線と前記正相出力端子に接続され、
前記第２のＰチャネル型ＭＯＳトランジスタのゲート端子は、前記第２の抵抗または前記導体の結線に接続され、
前記第２のＮチャネル型ＭＯＳトランジスタのゲート端子は、前記正相入力端子に接続され、ソース端子は、ＧＮＤに接続され、ドレイン端子は、前記第４のＰチャネル型ＭＯＳトランジスタのドレイン端子と前記第１の抵抗または前記導体の結線と前記逆相出力端子に接続され、
前記第１のＰチャネル型ＭＯＳトランジスタのゲート端子は、前記第１の抵抗または前記導体の結線に接続され、
前記第３のＰチャネル型ＭＯＳトランジスタのゲート端子は、前記逆相入力端子に接続され、ソース端子は、前記第１のＰチャネル型ＭＯＳトランジスタのドレイン端子に接続され、
前記第４のＰチャネル型ＭＯＳトランジスタのゲート端子は、前記正相入力端子に接続され、ソース端子は、前記第２のＰチャネル型ＭＯＳトランジスタのドレイン端子に接続され、
前記第１のＰチャネル型ＭＯＳトランジスタと前記第２のＰチャネル型ＭＯＳトランジスタのソース端子は、ＶＤＤに接続されることを特徴とする２相クロック生成回路。
前記４端子回路はさらに、実質的に等しい電気的特性を有する第１の容量と第２の容量を有し、それぞれ前記第１のＰチャネル型ＭＯＳトランジスタのゲート端子と前記第２のＰチャネル型ＭＯＳトランジスタのゲート端子に並列に接続されている請求項７記載の２相クロック生成回路。
論理ハイ側のノンオーバーラップ信号生成回路と４端子回路を備え、
前記４端子回路は、第１のＮチャネル型ＭＯＳトランジスタと、実質的に前記第１のＮチャネル型ＭＯＳトランジスタと等しい面積かつ等しいアスペクト比かつ等しい電流方向で隣接にレイアウトされた第２のＮチャネル型ＭＯＳトランジスタと、第１のＰチャネル型ＭＯＳトランジスタと、実質的に前記第１のＰチャネル型ＭＯＳトランジスタと等しい面積かつ等しいアスペクト比かつ等しい電流方向隣接にレイアウトされた第２のＰチャネル型ＭＯＳトランジスタと、第３のＰチャネル型ＭＯＳトランジスタと、実質的に前記第３のＰチャネル型ＭＯＳトランジスタと等しい面積かつ等しいアスペクト比かつ等しい電流方向隣接にレイアウトされた第４のＰチャネル型ＭＯＳトランジスタと、正相入力端子と、逆相入力端子と、正相出力端子と、逆相出力端子と、実質的に等しい電気的特性を有する組合せ論理ゲートのカスケード接続を有する遅延回路と、を有し、
前記ノンオーバーラップ信号生成回路の２つの出力は、前記４端子回路の前記正相入力端子と前記逆相入力端子にそれぞれ接続され、
前記第１のＮチャネル型ＭＯＳトランジスタのゲート端子は、前記逆相入力端子に接続され、ソース端子は、ＧＮＤに接続され、ドレイン端子は、前記第３のＰチャネル型ＭＯＳトランジスタのドレイン端子と前記正相出力端子に接続され、
前記第２のＮチャネル型ＭＯＳトランジスタのゲート端子は、前記正相入力端子に接続され、ソース端子は、ＧＮＤに接続され、ドレイン端子は、前記第４のＰチャネル型ＭＯＳトランジスタのドレイン端子と前記逆相出力端子に接続され、
前記第２のＰチャネル型ＭＯＳトランジスタのゲート端子と前記第１のＮチャネル型ＭＯＳトランジスタのドレイン端子との間と、前記第１のＰチャネル型ＭＯＳトランジスタのゲート端子と前記第２のＮチャネル型ＭＯＳトランジスタのドレイン端子との間に、前記遅延回路がそれぞれ挿入され、
前記第３のＰチャネル型ＭＯＳトランジスタのゲート端子は、前記逆相入力端子に接続され、ソース端子は、前記第１のＰチャネル型ＭＯＳトランジスタのドレイン端子に接続され、
前記第４のＰチャネル型ＭＯＳトランジスタのゲート端子は、前記正相入力端子に接続され、ソース端子は、前記第２のＰチャネル型ＭＯＳトランジスタのドレイン端子に接続され、
前記第１のＰチャネル型ＭＯＳトランジスタと前記第２のＰチャネル型ＭＯＳトランジスタのソース端子は、ＶＤＤに接続されることを特徴とする２相クロック生成回路。
論理ロー側のノンオーバーラップ信号生成回路と４端子回路を備え、
前記４端子回路は、第１のＰチャネル型ＭＯＳトランジスタと、実質的に前記第１のＰチャネル型ＭＯＳトランジスタと等しい面積かつ等しいアスペクト比かつ等しい電流方向で隣接にレイアウトされた第２のＰチャネル型ＭＯＳトランジスタと、第１のＮチャネル型ＭＯＳトランジスタと、実質的に前記第１のＮチャネル型ＭＯＳトランジスタと等しい面積かつ等しいアスペクト比かつ等しい電流方向隣接にレイアウトされた第２のＮチャネル型ＭＯＳトランジスタと、第３のＮチャネル型ＭＯＳトランジスタと、実質的に前記第３のＮチャネル型ＭＯＳトランジスタと等しい面積かつ等しいアスペクト比かつ等しい電流方向隣接にレイアウトされた第４のＮチャネル型ＭＯＳトランジスタと、正相入力端子と、逆相入力端子と、正相出力端子と、逆相出力端子と、実質的に等しい抵抗値を持つ２つの抵抗または導体の結線と、を有し、
前記ノンオーバーラップ信号生成回路の２つの出力は、前記４端子回路の前記正相入力端子と前記逆相入力端子にそれぞれ接続され、
前記第１のＰチャネル型ＭＯＳトランジスタのゲート端子は、前記逆相入力端子に接続され、ソース端子は、ＶＤＤに接続され、ドレイン端子は、前記第３のＮチャネル型ＭＯＳトランジスタのドレイン端子と前記第２の抵抗または前記導体の結線と前記正相出力端子に接続され、
前記第２のＮチャネル型ＭＯＳトランジスタのゲート端子は、前記第２の抵抗または前記導体の結線に接続され、
前記第２のＰチャネル型ＭＯＳトランジスタのゲート端子は、前記正相入力端子に接続され、ソース端子は、ＶＤＤに接続され、ドレイン端子は、前記第４のＮチャネル型ＭＯＳトランジスタのドレイン端子と前記第１の抵抗または前記導体の結線と前記逆相出力端子に接続され、
前記第１のＮチャネル型ＭＯＳトランジスタのゲート端子は、前記第１の抵抗または前記導体の結線に接続され、
前記第３のＮチャネル型ＭＯＳトランジスタのゲート端子は、前記逆相入力端子に接続され、ソース端子は、前記第１のＮチャネル型ＭＯＳトランジスタのドレイン端子に接続され、
前記第４のＮチャネル型ＭＯＳトランジスタのゲート端子は、前記正相入力端子に接続され、ソース端子は、前記第２のＮチャネル型ＭＯＳトランジスタのドレイン端子に接続され、
前記第１のＮチャネル型ＭＯＳトランジスタと前記第２のＮチャネル型ＭＯＳトランジスタのソース端子は、ＧＮＤに接続されることを特徴とする２相クロック生成回路。
前記４端子回路はさらに、実質的に等しい電気的特性を有する第１の容量と第２の容量を有し、それぞれ前記第１のＮチャネル型ＭＯＳトランジスタのゲート端子と前記第２のＮチャネル型ＭＯＳトランジスタのゲート端子に並列に接続されている請求項１０記載の２相クロック生成回路。
論理ロー側のノンオーバーラップ信号生成回路と４端子回路を備え、
前記４端子回路は、第１のＰチャネル型ＭＯＳトランジスタと、実質的に前記第１のＰチャネル型ＭＯＳトランジスタと等しい面積かつ等しいアスペクト比かつ等しい電流方向で隣接にレイアウトされた第２のＰチャネル型ＭＯＳトランジスタと、第１のＮチャネル型ＭＯＳトランジスタと、実質的に前記第１のＮチャネル型ＭＯＳトランジスタと等しい面積かつ等しいアスペクト比かつ等しい電流方向隣接にレイアウトされた第２のＮチャネル型ＭＯＳトランジスタと、第３のＮチャネル型ＭＯＳトランジスタと、実質的に前記第３のＮチャネル型ＭＯＳトランジスタと等しい面積かつ等しいアスペクト比かつ等しい電流方向隣接にレイアウトされた第４のＮチャネル型ＭＯＳトランジスタと、正相入力端子と、逆相入力端子と、正相出力端子と、逆相出力端子と、実質的に等しい電気的特性を有する組合せ論理ゲートのカスケード接続を有する遅延回路と、を有し、
前記ノンオーバーラップ信号生成回路の２つの出力は前記４端子回路の前記正相入力端子と前記逆相入力端子にそれぞれ接続され、
前記第１のＰチャネル型ＭＯＳトランジスタのゲート端子は、前記逆相入力端子に接続され、ソース端子は、ＶＤＤに接続され、ドレイン端子は、前記第３のＮチャネル型ＭＯＳトランジスタのドレイン端子と前記正相出力端子に接続され、
前記第２のＰチャネル型ＭＯＳトランジスタのゲート端子は、前記正相入力端子に接続され、ソース端子は、ＶＤＤに接続され、ドレイン端子は、前記第４のＮチャネル型ＭＯＳトランジスタのドレイン端子と前記逆相出力端子に接続され、
前記第２のＮチャネル型ＭＯＳトランジスタのゲート端子と前記第１のＰチャネル型ＭＯＳトランジスタのドレイン端子との間と、前記第１のＮチャネル型ＭＯＳトランジスタのゲート端子と前記第２のＰチャネル型ＭＯＳトランジスタのドレイン端子との間に、前記遅延回路がそれぞれ挿入され、
前記第３のＰチャネル型ＭＯＳトランジスタのゲート端子は、前記逆相入力端子に接続され、ソース端子は、前記第１のＰチャネル型ＭＯＳトランジスタのドレイン端子に接続され、
前記第４のＰチャネル型ＭＯＳトランジスタのゲート端子は、前記正相入力端子に接続され、ソース端子は、前記第２のＰチャネル型ＭＯＳトランジスタのドレイン端子に接続され、
前記第１のＮチャネル型ＭＯＳトランジスタと前記第２のＮチャネル型ＭＯＳトランジスタのソース端子は、ＧＮＤに接続されることを特徴とする２相クロック生成回路。
論理ハイ側のノンオーバーラップ信号生成回路と４端子回路を備え、
前記４端子回路は、第１のＮＯＲ論理ゲートと、前記第１のＮＯＲ論理ゲートと実質的に等しい形状にし、貫通電流の方向を等しくして配置された第２のＮＯＲ論理ゲートと、第１の抵抗または導体の結線と、前記第１の抵抗または前記導体の結線と実質的に等しくして配置された第２の抵抗または導体の結線と、正相入力端子と、逆相入力端子と、正相出力端子と、逆相出力端子と、を有し、
前記ノンオーバーラップ信号生成回路の２つ出力は、前記４端子回路の前記正相入力端子と前記逆相入力端子にそれぞれ接続され、
前記第１のＮＯＲ論理ゲートと前記第２のＮＯＲ論理ゲートの全ての入力端子は、それぞれ区別されており、
前記第１のＮＯＲ論理ゲートの第１の入力端子は、前記逆相入力端子に接続され、第２の入力端子は、前記第１の抵抗または前記導体の結線に接続され、出力端子は、前記正相出力端子と前記第２の抵抗または前記導体の結線に接続され、
前記第２のＮＯＲ論理ゲートの第１の入力端子は、前記同相入力端子に接続され、第２の入力端子は、前記第２の抵抗または前記導体の結線に接続され、出力端子は、前記逆相出力端子と前記第１の抵抗または前記導体の結線に接続され、
前記第１のＮＯＲ論理ゲートおよび前記第２のＮＯＲ論理ゲートのＶＤＤとＧＮＤは、それぞれ共通に上位接続されることを特徴とする２相クロック生成回路。
前記４端子回路はさらに、実質的に等しい電気的特性を有する第１の容量と第２の容量を有し、それぞれ前記第１のＮＯＲ論理ゲートの前記第２の入力端子と前記第２のＮＯＲ論理ゲートの前記第２の入力端子に並列に接続されている請求項１３記載の２相クロック生成回路。
論理ハイ側のノンオーバーラップ信号生成回路と４端子回路を備え、
前記４端子回路は、第１のＮＯＲ論理ゲートと、前記第１のＮＯＲ論理ゲートと実質的に等しい形状にし、貫通電流の方向を等しくして配置された第２のＮＯＲ論理ゲートと、実質的に等しい電気的特性を有する組合せ論理ゲートのカスケード接続から成る遅延回路と、正相入力端子と、逆相入力端子と、正相出力端子と、逆相出力端子と、を有し、
前記ノンオーバーラップ信号生成回路の２つ出力は、前記４端子回路の前記正相入力端子と前記逆相入力端子にそれぞれ接続され、
前記第１のＮＯＲ論理ゲートと前記第２のＮＯＲ論理ゲートの全ての入力端子はそれぞれ区別されており、
前記第１のＮＯＲ論理ゲートの第１の入力端子は、前記逆相入力端子に接続され、
前記第２のＮＯＲ論理ゲートの第１の入力端子は、前記同相入力端子に接続され、
前記第２のＮＯＲ論理ゲートの第２の入力端子と前記第１のＮＯＲ論理ゲートの出力端子との間と、前記第１のＮＯＲ論理ゲートの第２の入力端子と前記第２のＮＯＲ論理ゲートの出力端子との間に、前記遅延回路がそれぞれ挿入され、
前記第１のＮＯＲ論理ゲートおよび前記第２のＮＯＲ論理ゲートのＶＤＤとＧＮＤは、それぞれ共通に上位接続されることを特徴とする２相クロック生成回路。
論理ロー側のノンオーバーラップ信号生成回路と４端子回路を備え、
前記４端子回路は、第１のＮＡＮＤ論理ゲートと、前記第１のＮＡＮＤ論理ゲートと実質的に等しい形状にし、貫通電流の方向を等しくして配置された第２のＮＡＮＤ論理ゲートと、第１の抵抗または導体の結線と、前記第１の抵抗または前記導体の結線と実質的に等しくして配置された第２の抵抗または導体の結線と、正相入力端子と、逆相入力端子と、正相出力端子と、逆相出力端子と、を有し、
前記ノンオーバーラップ信号生成回路の２つ出力は、前記４端子回路の前記正相入力端子と前記逆相入力端子にそれぞれ接続され、
前記第１のＮＡＮＤ論理ゲートと前記第２のＮＡＮＤ論理ゲートの全ての入力端子はそれぞれ区別されており、
前記第１のＮＡＮＤ論理ゲートの第１の入力端子は、前記逆相入力端子に接続され、第２の入力端子は、前記第１の抵抗または前記導体の結線に接続され、出力端子は、前記正相出力端子と前記第２の抵抗または前記導体の結線に接続され、
前記第２のＮＡＮＤ論理ゲートの第１の入力端子は、前記同相入力端子に接続され、第２の入力端子、は前記第２の抵抗または前記導体の結線に接続され、出力端子は、前記逆相出力端子と前記第１の抵抗または前記導体の結線に接続され、
前記第１のＮＡＮＤ論理ゲートおよび前記第２のＮＡＮＤ論理ゲートのＶＤＤとＧＮＤは、それぞれ共通に上位接続されることを特徴とする２相クロック生成回路。
前記４端子回路はさらに、実質的に等しい電気的特性を有する第１の容量と第２の容量を有し、それぞれ前記第１のＮＡＮＤ論理ゲートの前記第２の入力端子と前記第２のＮＡＮＤ論理ゲートの前記第２の入力端子に並列に接続されている請求項１６記載の２相クロック生成回路。
論理ロー側のノンオーバーラップ信号生成回路と４端子回路を備え、
前記４端子回路は、第１のＮＡＮＤ論理ゲートと、前記第１のＮＡＮＤ論理ゲートと実質的に等しい形状にし、貫通電流の方向を等しくして配置された第２のＮＡＮＤ論理ゲートと、実質的に等しい電気的特性を有する組合せ論理ゲートのカスケード接続から成る遅延回路と、正相入力端子と、逆相入力端子と、正相出力端子と、逆相出力端子と、を有し、
前記ノンオーバーラップ信号生成回路の２つ出力は、前記４端子回路の前記正相入力端子と前記逆相入力端子にそれぞれ接続され、
前記第１のＮＡＮＤ論理ゲートと前記第２のＮＡＮＤ論理ゲートの全ての入力端子はそれぞれ区別されており、
前記第１のＮＡＮＤ論理ゲートの第１の入力端子は、前記逆相入力端子に接続され、
前記第２のＮＡＮＤ論理ゲートの第１の入力端子は、前記同相入力端子に接続され、
前記第２のＮＡＮＤ論理ゲートの前記第２の入力端子と前記第１のＮＡＮＤ論理ゲートの前記出力端子との間と、前記第１のＮＡＮＤ論理ゲートの前記第２の入力端子と前記第２のＮＡＮＤ論理ゲートの前記出力端子との間に、前記遅延回路がそれぞれ挿入され、
前記第１のＮＡＮＤ論理ゲートおよび前記第２のＮＡＮＤ論理ゲートのＶＤＤとＧＮＤは、それぞれ共通に上位接続されることを特徴とする２相クロック生成回路。