CN113054955B - 相位内插器系统及其操作方法 - Google Patents

相位内插器系统及其操作方法 Download PDF

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Abstract

一种相位内插(PI)系统，包括：相位内插(PI)级，其被配置成接收第一和第二时钟信号以及多位加权信号，并且产生内插时钟信号，PI级进一步被配置成通过使用所述多位加权信号及其逻辑反相(多位加权_bar信号)来避免上拉/下拉(PUPD)短路情形；以及放大级，其被配置为接收并放大内插时钟信号，放大级包括电容组件；电容组件是可调谐的；并且电容组件具有米勒效应配置，导致放大级的占用面积减小。本发明的实施例还涉及操作相位内插系统的方法。

Description

相位内插器系统及其操作方法
技术领域
本发明的实施例涉及相位内插系统及其操作方法。
背景技术
近年来，由于使用大带宽传送大量数据的需求日益增加，因此对高速存储器接口的需求也增加了。
在存储器接口系统中，相位内插器生成(内插)中间相位时钟，该中间相位时钟是从(基于)相对于彼此具有某个相位间隔的两个时钟内插得到的。通常，相位内插(PI)便于定时调谐和/或相位对准。
发明内容
根据本发明的一个方面，提供了一种相位内插系统，包括：相位内插级，其被配置成接收第一和第二时钟信号以及多位加权信号，并且生成内插时钟信号，相位内插级进一步被配置成通过利用多位加权信号及其逻辑反相(多位加权_bar信号)来避免上拉/下拉(PUPD)短路情形；以及放大级，其被配置为接收并放大内插时钟信号，放大级包括电容组件；电容组件是可调谐的；以及电容元件具有米勒效应配置。
根据本发明的另一个方面，提供了一种相位内插系统，包括：相位内插级，其被配置成接收第一和第二时钟信号以及多位加权信号，并且生成内插时钟信号，相位内插级进一步被配置成通过利用多位加权信号及其逻辑反相(多位加权_bar信号)来避免上拉/下拉(PUPD)短路情形；以及放大级，其被配置为接收并放大内插时钟信号。
根据本发明的又一个方面，提供了一种操作相位内插系统的方法，相位内插系统包括相位内插级和放大级，相位内插级包括第一单元和第二单元，第一单元包括并联连接的选通三态(G3S)反相器，第二单元包括并联连接的三态(3S)反相器，方法包括：对于G3S反相器中的每一个：接收第一时钟信号、第二时钟信号和多位加权信号的对应位分量；以及将第一信号对应地提供至相位内插级的共同节点；以及对于3S反相器中的每一个：接收第一时钟信号和多位加权信号的对应位分量的逻辑反相(对应bit_bar分量)；以及将第二信号对应地提供至相位内插级的共同节点；在公共节点处对第一信号和第二信号求和，以便在公共节点上形成内插时钟信号；以及在放大级处放大内插时钟信号，以生成相位内插系统的输出。
附图说明
在附图的各图中，通过示例而非限制的方式示出了一个或多个实施例，其中具有相同附图标记的元件始终表示相同的元件。除非另外公开，否则附图不是按比例绘制的。
图1A、图1B和图1C是根据本公开的至少一个实施例的半导体器件的对应方框图。
图2是根据一些实施例的相位内插系统的方框图。
图3A是根据一些实施例的低功耗相位内插级的方框图。
图3B是根据一些实施例的选通三态(G3S)反相器的电路图。
图3B'是根据一些实施例的图3B的更详细版本。
图3C是根据一些实施例的三态(3S)反相器的电路图。
图3C'是根据一些实施例的图3C的更详细版本。
图3D是根据一些实施例的各种波形的曲线图。
图3E、图3F和图3G是根据一些实施例的对应的晶体管状态电路图。
图4A是根据一些实施例的小面积可调谐电容性负载放大级的电路图。
图4B是根据一些实施例的小面积可调谐电容性负载放大级的电路图。
图5是根据一些实施例的操作选通三态反相器的方法的流程图。
图6是根据一些实施例的操作相位内插系统的方法的流程图。
具体实施方式
以下公开提供了用于实现所提供的主题的不同特征的许多不同实施例或示例。以下描述了部件、材料、数值、步骤、操作、材料、布置等的具体示例以简化本公开。当然，这些仅仅是示例，而不是限制性的。可以想到其它的部件、数值、操作、材料、布置等。例如，在以下描述中，将第一特征形成在第二特征之上或上可以包括其中将第一特征和第二特征形成为直接接触的实施例，并且还可以包括其中将附加特征形成在第一特征和第二特征之间使得第一特征和第二特征可不直接接触的实施例。此外，本公开可能在各种示例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，并且其本身不表示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“下方”、“下部”、“下方”、“上方”、“上部”等空间相对术语来描述图中所示的一个元件或特征与另一元件或特征的关系。空间相对术语旨在包括除了图中所示的方位之外器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或处于其它定向)，并且这里使用的空间相对描述符同样可以相应地进行解释。
在一些实施例中，相位内插(PI)系统包括：相位内插(PI)级，其被配置为接收第一时钟信号和第二时钟信号以及加权信号，并且生成内插的时钟信号，该PI级具有低功耗配置；以及放大级，其被配置为接收并放大内插的时钟信号，该放大级包括可调谐电容组件，该电容组件具有米勒效应配置。
根据PI系统的第一种其他方法，遭受到了短路电流，其具有的缺点在于，在某些情形下，其PI级遭受到上拉/下拉(PUPD)短路情形(下面讨论)，这增加了功耗并因此被称为高功耗PI级。根据PI系统的第二种方法，通过使用分立组合逻辑电路来减少PUPD短路，其中分立组合逻辑电路具有尺寸/占用面积增加的缺点，因此被称为大占用面积PI级。至少一些实施例提供了一种PI系统，该系统通过使用低功耗PI级来避免PUPD短路情形，然而不会遭受和增加尺寸/占用面积，并且因此被称为小占用面积PI级，并且其中，低功耗小占用面积PI级包括：包含并联连接的三态(3S)反相器的第一单元；以及包含并联连接的选通三态(G3S)反相器的第二单元。至少一些实施例提供了避免短路情形的PI级，因为任何给定的3S反相器及其相应的G3S反相器被相互操作，使得：当控制给定的3S反相器输出逻辑高信号时，控制相应的G3S反相器输出逻辑高信号；当控制给定的3S反相器输出逻辑低信号时，控制相应的G3S反相器输出逻辑低信号。相对于根据其它方法的高功耗PI级，PI级304被认为是低功耗的。PI系统的至少一些实施例通过使用放大级实现了面积减小，该放大级包括：配置有反馈回路的放大器，反馈回路将放大器的输出电容性地耦合到放大器的输入，从而利用米勒效应。
图1A、图1B和图1C是根据本公开的至少一个实施例的对应半导体器件100A、100B和100C的对应方框图。
在图1A中，半导体器件100A包括相位内插(PI)系统102A。PI系统102A包括：低功耗相位内插(PI)级104A；以及小面积、可调谐电容放大级106A。
在图1B中，半导体器件100B包括PI系统102B。PI系统102B包括：低功耗PI级104A；以及放大级106B。相对于图1A的小面积、可调谐电容放大级106A，放大级106B不是小面积的，也不具有可调谐电容。
在图1C中，半导体器件100C包括PI系统102C。PI系统102C包括：PI级104C；以及小面积、可调谐电容放大级106A。相对于图1A的低功耗PI级104A，PI级104C不是低功耗的。
图2是根据一些实施例的相位内插(PI)系统202的方框图。
PI系统202包括低功耗相位内插(PI)级204；以及小面积、可调谐电容放大级206。
PI级204被配置为接收第一时钟CLK1、第二时钟CLK2和多位二进制加权信号W<(M-1)：0>，其中M是正整数，并且2≤M。在图2中，为了便于讨论，假设M的值，即M＝4，并且因此W<(M-1)：0>是W<3:1>。在一些实施例中，2≤M且M≠4。PI级204被配置为在节点212处输出第一相位内插信号OUT1。在图3A、3B、3B'、3C、3C'和3D-3F的讨论中提供了关于PI级204的更多细节。
小面积、可调谐电容放大级206被配置为在节点212处接收信号OUT1，多位电容调谐信号CAP<(N-1)：0>，其中N是正整数且2≤N。在图2中，N＝3，因此CAP<(N-1)：0>是CAP<2:0>。在一些实施例中，2≤N且N≠3。放大级206被配置为在节点219处输出第一相位内插信号OUT1的放大版本作为信号OUT2。
放大级206包括反相放大器209和可调谐电容208。与作为数字器件的逻辑反相器相比，反相放大器209是模拟器件。反相放大器209具有增益G。可调谐电容208具有可变电容CM，并且在图2中以米勒等效配置示出。在米勒等效配置中，可调谐电容208被显示为耦合在节点212与第一系统参考电压之间，该第一系统参考电压在图2中是接地的。在一些实施例中，第一系统参考电压是VSS。可调谐电容208被配置为接收电容调谐信号CAP<(N-1)：0>，并且从而调节可变电容CM的值。关于放大级206的更多细节由图4A-4B的讨论提供。
图3A是根据一些实施例的低功耗相位内插(PI)级304的方框图。
PI阶段304包括：三态(3S)反相器310(1)、310(2)、310(3)和310(4)；以及选通三态(G3S)反相器314(1)、314(2)、314(3)和314(4)。PI级304被配置为在节点312处输出第一相位内插信号OUT1。3S反相器310(1)-310(4)被布置到单元311中。G3S反相器314(1)-314(4)被布置到单元315中。
3S反相器310(1)-310(4)中的每一个都包括输入端子IN、启用端子EN和输出端子。图3C中提供了3S反相器310(1)-310(4)中的每一个的更详细视图。3S反相器310(1)-310(4)中的每一个的输入端子IN被配置为接收第一时钟CLK1的逻辑反相(CLK1_bar)。为了简化说明，图3A中未示出从CLK1产生CLK1_bar的电路。3S反相器310(1)-310(4)中的每一个的输出端子耦合到节点312。
在图3A中，为了提供PI级304的操作的详细实例，假定多位二进制加权信号W<3:0>的值，即W<3:0>＝0011。在一些实施例中，W<3:0>采用除W<3:0>＝0011以外的各种数值。同样，应当回想到W<3:0>本身是更一般的多位二进制加权信号W<(M-1)：0>的实例。
3S反相器310(1)的启用端子EN被配置为接收多位加权信号W<3:0>的第一位W<0>(W<0>_bar)的逻辑反相。3S反相器310(2)的启用端子EN被配置为接收多位加权信号W<3:0>的第二位W<1>(W<1>_bar)的逻辑反相。3S反相器310(3)的启用端子EN被配置为接收多位加权信号W<3:0>的第三位W<2>(W<2>_bar)的逻辑反相。3S反相器310(4)的启用端子EN被配置为接收多位加权信号W<3:0>的第四位W<3>(W<3>_bar)的逻辑反相。为了简化说明，图3A中未显示相应地从W<0>-W<3>产生W<0>_bar-W<3>_bar的电路。
包含在PI级304中的3S反相器310(1)存在一种情形，即2bit _ position{W<0>}种情形。标记“x1”被显示成接近3S反相器310(1)。由于bit_position{W<1>}为零，在PI级304中的3S反相器310(1)存在2bit _ position{W<0>}＝20＝1种情形，其表示仅有一个成员的对应组。包含在PI级304中的3S反相器310(2)存在多种情形，即2bit _ position{W<1>}种情形。由于bit_position{W<1>}为1，在PI级304中的3S反相器310(2)存在2bit _ position{W<1>}＝21＝2种情形，其总共代表具有多个成员的对应组。为了简化说明，图3A中仅示出了3S反相器310(2)的一种情形。标记“x2”被显示成接近3S反相器310(2)。包含在PI级304中的3S反相器310(3)存在多种情形，即2bit _ position{W<2>}种情形。由于bit_position{W<2>}为2，在PI级304中的3S反相器310(3)存在2bit _ position{W<2>}＝22＝4种情形，其总共代表具有多个成员的对应组。为了简化说明，图3A中仅示出了3S反相器310(3)的一种情形。标记“x4”被显示成接近3S反相器310(3)。包含在PI级304中的3S反相器310(4)存在多种情形，即2bit _ position{W<3>}种情形。由于bit_position{W<3>}为3，在PI级304中的3S反相器310(4)存在2bit _ position{W<3>}＝23＝8种情形，其总共代表具有多个成员的对应组。标记“x8”被显示成接近3S反相器310(4)。为了简化说明，图3A中仅示出了3S反相器310(4)的一种情形。
在图3A中，G3S反相器314(1)-314(4)中的每一个都包括输入端子IN、启用端子EN、选通端子G和输出端子。图3B中提供了G3S反相器314(1)-314(4)中的每一个的更详细视图。
G3S反相器314(1)-314(4)中的每一个的输入端子IN都被配置为接收第二时钟CLK2的逻辑反相(CLK2_bar)。为了简化说明，图3A中未示出从CLK2产生CLK2_bar的电路。G3S反相器314(1)-314(4)中的每一个的选通端子G被配置为接收CLK1_bar。
对应的G3S反相器314(l)-314(4)的每个启用端子EN被配置为接收多位加权信号W<3:0>的对应位W<i>。更特别地，G3S反相器314(1)的启用端子EN被配置为接收多位加权信号W<3:0>的第一位W<0>。G3S反相器314(2)的启用端子EN被配置为接收多位加权信号W<3:0>的第二位W<1>。G3S反相器314(3)的启用端子EN被配置为接收多位加权信号W<3:0>的第三位W<2>。G3S反相器314(4)的启用端子EN被配置为接收多位加权信号W<3:0>的第四位W<3>。
包含在PI级304中的G3S反相器314(1)存在一种情形，即2bit _ position{W<0>}种情形。由于bit_position{W<1>}为零，在PI级304中的G3S反相器314(1)存在2bit _ position{W<0>}＝20＝1种情形，其表示有一个成员的对应组。标记“x1”被显示成接近G3S反相器314(1)。包含在PI级304中的G3S反相器314(2)存在多种情形，即2bit _ position{W<1>}种情形。由于bit_position{W<1>}为1，在PI级304中的G3S反相器314(2)存在2bit _ position{W<1>}＝21＝2种情形，其总共代表具有多个成员的对应组。为了简化说明，图3A中仅示出了G3S反相器314(2)的一种情形。标记“x2”被显示成接近G3S反相器314(2)。包含在PI级304中的G3S反相器314(3)存在多种情形，即2bit _ position{W<2>}种情形。由于bit_position{W<2>}为2，在PI级304中的G3S反相器314(3)存在2bit _ position{W<2>}＝22＝4种情形，其总共代表具有多个成员的对应组。为了简化说明，图3A中仅示出了G3S反相器314(3)的一种情形。标记“x4”被显示成接近G3S反相器314(3)。包含在PI级304中的G3S反相器314(4)存在多种情形，即2bit _ position{W<3>}种情形。由于bit_position{W<3>}为3，在PI级304中的G3S反相器314(4)存在2bit _ position{W<3>}＝23＝8种情形，其总共代表具有多个成员的对应组。标记“x8”被显示成接近G3S反相器314(4)。为了简化说明，图3A中仅示出了G3S反相器314(4)的一种情形。
根据第一种其他方法，其它对应于PI级304的PI级采用第一和第二组，其中的每一组都仅具有3S反相器，而不是PI级304的3S反相器310(1)-310(4)的单元311和G3S反相器314(1)-314(5)的单元315。根据第一种其他方法，CLK1和CLK2的状态的一些组合产生了这样的情形，其中3S反相器中的一个或多个被控制，以便将公共输出节点上拉到VDD，同时3S反相器中的一个或多个被控制，以便将公共输出节点下拉到VSS，这表示消耗大量功率的上拉/下拉(PUPD)型短路(PUPD短路)情形。因此，第一种其他方法被描述为高功耗PI级。根据PI系统的第二种其它方法，通过将第一种其它方法的仅第一和第二3S反相器组与分立选通电路组合来减少PUPD短路，其中分立选通电路具有尺寸/占用面积增加的缺点，因此被称为大占用面积PI级。PI级304的优点在于，与第二种其它方法相比，它避免了PUPD短路情形，而不必使用分离组合逻辑电路，这是因为任何给定的3S反相器例如310(1)以及其对应的G3S反相器例如314(1)(在其它信号中)被相应的加权信号W<0>_bar和W<0>交互地操作。
使得：当3S反相器310(1)被控制成输出逻辑高信号时，相应的G3S反相器314(1)被控制成输出逻辑高信号；并且当3S反相器310(1)被控制成输出逻辑低信号时，相应的G3S反相器314(1)被控制成输出逻辑低信号。相对于根据其它方法的高功耗PI级，PI级304被视为低功耗的。
图3B是根据一些实施例的选通三态(G3S)反相器314(5)的电路图。
图3B'是根据一些实施例的图3B的G3S反相器314(5)的更详细版本314(5)'。
图3B中的G3S反相器314(5)是图3A的G3S反相器314(1)-314(4)中的每一个的示例。G3S反相器314(5)具有除其包含在PI级304中之外的应用。因此，图3B示出了作为单独器件的G3S反相器314(5)，因此不引入PI级304的信号耦合。相反，图3B'示出了在PI级304的信号耦合情形下的G3S反相器314(5)'。
G3S反相器314(5)包括串联耦合(或菊链式连接)在第二系统参考电压与VSS之间的晶体管P1、P2、P3、N1、N2和N3，其中第二系统参考电压为图3B(以及图3B'、3C与3C')中的VDD。在一些实施例中，第二系统参考电压是不同于VDD或VSS的电压。在一些实施例中，晶体管P1-P3中的每一个都是PMOS晶体管。在一些实施例中，晶体管N1-N3中的每一个都是NMOS晶体管。
在图3B中，晶体管P1耦合在VDD和节点318(1)之间。晶体管P2耦合在节点318(1)与节点318(2)之间。晶体管P3耦合在节点318(2)和节点318(3)之间。晶体管N1耦合在节点318(3)与节点318(4)之间。晶体管N2耦合在节点318(4)与节点318(5)之间。晶体管N3耦合在节点318(5)与VSS之间。
晶体管P1和N3中的每一个的栅极端子被配置为接收G3S反相器314(5)的输入端子IN上的输入信号。这样，晶体管P1的栅极端子被耦合到晶体管N3的栅极端子。晶体管P2和N2中的每一个的栅极端子被配置为在G3S反相器314(5)的选通端子G上接收选通信号。这样，晶体管P2的栅极端子被耦合到晶体管N2的栅极端子。图3B'与图3B之间的差异实例是图3B'示出了耦合晶体管P2和N2的栅极端子的信号线。
晶体管N1的栅极端子被配置为在G3S反相器314(5)的启用端子EN上接收启用信号。晶体管P3的栅极端子被配置为在G3S反相器314(5)的启用端子EN上接收启用信号的逻辑反相(启用_bar信号)。
再次，图3B'示出了处于PI级304的信号耦合情形下的G3S反相器314(5)'。因此，在图3B'中，示出了以下内容：节点318(3)与图3A中的节点312相同；晶体管P1和N3中的每一个的栅极端子上的输入信号是CLK2_bar；晶体管P2和N2中的每一个的栅极端子上的选通信号是CLK1_bar；晶体管N1的栅极端子的启用信号是多位加权信号W<3:0>的相应位W<i>；并且晶体管P3的栅极端子上的启用_bar信号是多位加权信号W<3:0>的相应位W<i>的逻辑反相(W<i>_bar)。
图3B'的G3S反相器314(5)'的操作进一步由以下真值表1-5描述。
在真值表1(下面)中，启用(E)信号具有逻辑低状态(逻辑0)，其中E＝0＝W<i>。因此，晶体管P3和N1中的每一个都被关断，从而向图3B'中的节点318(3)(其同样与图3A中的节点312相同)呈现高阻抗(高Z)。当E＝0＝W<i>时，输入信号CLK2_bar和选通信号CLK1_bar的逻辑状态基本上不影响节点318(3)上的信号状态。因此，在真值表1中，输入信号CLK2_bar和选通信号CLK1_bar的逻辑状态被标记为“无关”(dc)。
在真值表2-5(下面)的每一个中，启用(E)信号具有逻辑高状态(逻辑1)，其中E＝1＝W<i>。因此，晶体管P3和N1中的每一个都导通。当E＝1＝W<i>时，节点318(3)上的信号状态由输入信号CLK2_bar和选通信号CLK1_bar的状态控制。
在真值表2(下面)中，输入信号CLK2_bar具有逻辑低状态，使得IN＝CLK2_bar＝0，并且选通信号CLK1_bar具有逻辑高状态，使得G＝CLK1_bar＝l。当IN＝CLK2_bar＝0时，晶体管P1导通并且晶体管N3截止。当G＝CLK1_bar＝l时，晶体管P2截止并且晶体管N2导通。作为晶体管P2和N3中的每一个都截止的结果，向图3B'中的节点3l8(3)/3l2呈现高阻抗(高Z)。
在真值表3(下面)中，输入信号CLK2_bar具有逻辑高状态，使得IN＝CLK2_bar＝l，并且选通信号CLK1_bar具有逻辑低状态，使得G＝CLK1_bar＝0。当IN＝CLK2_bar＝l时，晶体管P1截止并且晶体管N3导通。当G＝CLK1_bar＝0时，晶体管P2导通并且晶体管N2截止。作为晶体管Pl和N2中的每一个都截止的结果，向图3B'中的节点3l8(3)/3l2呈现高阻抗(高Z)。
在真值表4(下面)中，输入信号CLK2_bar具有逻辑低状态，使得IN＝CLK2_bar＝0，并且选通信号CLK1_bar具有逻辑低状态，使得G＝CLK1_bar＝0。当IN＝CLK2_bar＝0时，晶体管P1导通并且晶体管N3截止。当G＝CLK1_bar＝0时，晶体管P2导通并且晶体管N2截止。作为晶体管Pl与P2中的每一个都导通并且晶体管N2与N3中的每一个截止的结果，图3B'中的节点3l8(3)/312被上拉至逻辑高状态。
在真值表5(下文)中，输入信号CLK2_bar具有逻辑高状态，使得IN＝CLK2_bar＝l，并且选通信号CLK1_bar具有逻辑高状态，使得G＝CLK1_bar＝l。当IN＝CLK2_bar＝l时，晶体管P1截止并且晶体管N3导通。当G＝CLK1_bar＝l时，晶体管P2截止并且晶体管N2导通。由于晶体管Pl与P2中的每一个都截止，并且晶体管N2与N3中的每一个导通，图3B'中的节点3l8(3)/312被下拉至逻辑低状态。
图3C是根据一些实施例的三态(3S)反相器3l0(5)的电路图。
图3C'是根据一些实施例的图3C的3S反相器3l0(5)的更详细版本3l0(5)'。
图3C中的3S反相器3l0(5)是图3A的3S反相器3l0(l)-3l0(4)中的每一个的示例。3S反相器3l0(5)具有除其包含在PI级304中之外的应用。因此，图3C示出了作为单独器件的3S反相器3l0(5)，因此没有引入PI级304的信号耦合。相反，图3C'示出了处于PI级304的信号耦合情形下的3S反相器3l0(5)'。
3S反相器3l0(5)包括串联耦合(或菊链式连接)在VDD和VSS之间的晶体管P4、P5、N4和N5。在一些实施例中，晶体管P4-P5中的每一个都是PMOS晶体管。在一些实施例中，晶体管N4-N5中的每一个都是NMOS晶体管。
在图3C中，晶体管P4耦合在VDD和节点316(1)之间。晶体管P5耦合在节点316(1)和节点316(2)之间。晶体管N4耦合在节点316(2)与节点316(3)之间。晶体管N5耦合在节点316(3)与VSS之间。
晶体管P4和N5中的每一个的栅极端子被配置为接收3S反相器310(5)的输入端子IN上的输入信号。这样，晶体管P4的栅极端子被耦合到晶体管N5的栅极端子。晶体管N4的栅极端子被配置为接收3S反相器310(5)的启用端子EN上的启用信号。晶体管P5的栅极端子被配置为接收3S反相器310(5)的启用端子EN上的启用信号的逻辑反相(启用_bar信号)。
再次，图3C'示出了处在PI级304的信号耦合情形下的3S反相器310(5)'。因此，在图3C'中示出了以下内容：节点316(2)与图3A中的节点312相同；晶体管P4和N5中的每一个的栅极端子上的输入信号为CLK1_bar；晶体管P5的栅极端子上的启用_bar信号是多位加权信号W<3:0>的相应位W<i>；并且晶体管N4的栅极端子上的启用信号为W<i>_bar，其(再次)为多位加权信号W<3:0>的对应位W<i>的逻辑反相()。
图3D是根据一些实施例的与PI级304的操作有关的各种波形的曲线图。
图3E、图3F和图3G是根据一些实施例的将图3B'的G3S反相器314(5)'和图3C'的3S反相器310(5)'与图3D的波形相关的相应晶体管状态电路图。
图3D包括：表示图3A的CLK1的波形320；表示图3A的CLK2的波形322；以及表示图3A的OUT1的波形324。图3D包括时间点T1、T2、T3和T4。
在图3E-3F的每一个图中，启用(E)信号具有逻辑高状态(逻辑1)，其中E＝1＝W<i>。因此，晶体管P3和N1中的每一个都导通。当E＝1＝W<i>时，G3S314(5)'的操作由输入信号CLK2_bar和选通信号CLK1_bar的状态进行控制，并且3S反相器310(5)'的操作由输入信号CLK1_bar的状态进行控制。
图3E对应于图3D中的时间T1，并且对应于真值表5(上文)。关于图3E中的3S反相器310(5)'，当输入信号CLK1_bar＝l时，晶体管P4截止并且晶体管N5导通。结果，晶体管N4和N5将节点316(2)/312下拉到逻辑低状态，使得信号OUT1的波形324在图3D中的时间Tl处具有逻辑低值。
图3F对应于图3D中的时间T2。图3F也对应于真值表3(上文)，使得G3S反相器314(5)'向图3B'中的节点318(3)/312呈现高阻抗(高Z)。关于图3F中的3S反相器310(5)'，当输入信号CLK1_bar＝0时，晶体管P4导通并且晶体管N5截止。结果，晶体管P4和P5将节点316(2)/312上拉到VDD，使得图3D中的信号OUT1的波形324具有的数值为在时间T2之后从VSS上升到时间T3处的基本上位于VSS和VDD之间的中间数值。
图3G对应于图3D中的时间T3。图3G也对应于真值表4(上文)，使得G3S反相器314(5)'将节点318(3)/312上拉到VDD。关于图3G中的3S反相器310(5)'，当输入信号CLK1_bar＝0时，晶体管P4导通并且晶体管N5截止。结果，晶体管P4和P5将节点316(2)/312朝向VDD上拉，使得图3D中的信号OUT1的波形324具有的数值为从在时间T3处的VSS和VDD之间的近似中间数值上升到时间T4处的近似VDD。在一些实施例中，信号OUT1的最大值是VDD。
图4A是根据一些实施例的小面积可调谐电容性负载放大级406的电路图。
放大级406对应于图2的放大级206。放大级406包括反相放大器409(1)和可调谐电容408。反相放大器409(1)是具有增益G并且对应于反相放大器209的模拟反相放大器。可调谐电容408具有可变电容CC，并且对应于图2的可调谐电容208。可调谐电容408被配置为接收电容调谐信号CAP<(N-1)：0>，并从而调节可变电容CC的值。
可调谐电容408被布置在反馈回路中，并且因此被耦合在反相放大器409(1)的输出和输入之间。对于当作为分立元件被测量时具有第一电容的给定电容器，当该给定电容器被包含在电路中并且更具体地被布置在反相放大器的反馈回路中时，例如图4A中的可调谐电容408，该给定电容器与反相放大器的内部电容(未示出)相互作用，以便在电路中表现为如同该给定电容器具有较大的第二电容。这种行为被称为米勒效应，并且有效的较大的第二电容被称为米勒电容CM。特别地，CM＝Cc(l+G)。回想到图4A的可调谐电容408对应于图2的可调谐电容208，对于图2中的可调谐电容208的描述采用了米勒等效配置来表示图4A中的可调谐电容408的反馈布置。
根据另一种方法，另外对应于放大级406的放大级不在反相放大器的反馈回路中使用电容性元件。与其他方法相比，放大级406的优点是通过反馈回路的米勒效应实现可调谐电容408的尺寸减小，其中放大级406的对应占用面积减小。
图4B是根据一些实施例的小面积可调谐电容性负载放大级406'的电路图。
图4B的放大级406'对应于图4A的放大级406。图4A的可调谐电容408在图4B中被示为可调谐电容器网络408'。并联耦合在反相放大器409(2)的输入和输出之间的可调谐电容器网络408'包括：串联耦合的开关428(1)和电容器416(1)；串联耦合的开关428(2)和电容器416(2)；以及串联耦合的开关428(3)和电容器416(3)。
在图4B中，电容器426(1)具有电容CX，其中CX代表一个电容单位。电容器426(2)具有电容2*CX。电容器426(3)具有电容4*CX。在一些实施例中，电容器426(1)-426(3)的数值是除了对应比率1:2:4之外的各种数值组合。
开关428(1)-428(3)中的每一个都被配置为接收多位电容调谐信号CAP<2:0>的对应位CAP<i>。更特别地，开关428(1)被配置为接收CAP<2:0>的第一位CAP<0>。开关428(2)被配置成接收CAP<2:0>的第二位CAP<1>。开关428(3)被配置成接收CAP<2:0>的第三位CAP<2>。因此，CAP<2:0>用于选择性地将电容器426(l)-426(3)中的一个或多个连接在反相放大器409(2)的输入和输出之间，并由此调整反相放大器409(2)的输入和输出之间的总电容。
与图4A的放大级406相比，放大级406'还包括模拟反相放大器409(2)。反相放大器409(2)的输入被耦合到反相放大器409(l)的输出，并且因此被配置成接收信号OUT2。反相放大器409(2)的输出被配置成提供信号OUT3。
图5是根据一些实施例的操作选通三态(G3S)反相器的方法500的流程图。
方法500包括方框502-514。在方框502处，由G3S反相器接收输入信号、选通信号和启用信号。G3S反相器的一个示例是图3B的G3S反相器314(5)。流程从方框502进行到方框504。
在方框504处，判定启用信号是否具有逻辑低值。如果在方框504处判定的回答为是，则流程进行到方框506。在方框506处，在G3S反相器的输出处生成高阻抗(高Z)。在G3S反相器的输出处生成高阻抗(高Z)的一种示例是真值表1的情形。然而，如果在方框504处判定的回答为否，则流程进行到方框508。
在方框508处，判定输入信号和选通信号中的每一个是否具有相同的逻辑状态。如果在方框508处判定的回答为否，则流程进行到方框506。输入信号和选通信号不具有相同的逻辑状态的一种示例是真值表2的情形和真值表3的情形。然而，如果在方框508处判定的回答为是，则流程进行到方框508。
在方框510处，判定输入信号和选通信号中的每一个是否都具有逻辑低状态。如果在方框510处判定的回答为否，则流程进行到方框512。在方框512处，在G3S反相器的输出处生成逻辑低状态。在G3S反相器的输出处生成逻辑低状态的示例是真值表5的情形。然而，如果在方框510处判定的回答为是，则流程进行到方框514。在方框514处，在G3S反相器的输出处生成逻辑高状态。在G3S反相器的输出处生成逻辑高状态的一种示例是真值表4的情形。
图6是根据一些实施例的操作相位内插(PI)系统的方法600的流程图。
根据方法600操作的PI系统的一种示例是PI系统202，其包括PI级204和放大级206。PI级204的一种示例是图3A的PI级304，其中PI级304包括3S反相器310(1)-310(4)和G3S反相器314(1)-314(4)。3S反相器310(1)-310(4)中的每一个的一种示例是图3C'的3S反相器310(5)'。G3S反相器314(1)-314(4)中的每一个的一种示例是图3B'的G3S反相器314(5)'。
方法600包括方框602-612。流程并行地进行到方框602和606中的每一个。方框602-604涉及包含在PI级304中的G3S反相器的操作。在方框602处，第一时钟、第二时钟信号和多位加权信号的相应位分量被PI级中的G3S反相器中的每一个接收。再次，包含在PI级304中的G3S反相器的一种示例是图3B'的G3S反相器314(5)'。第一时钟信号的一种示例是CLK1，其中在G3S反相器314(5)'的选通端子G处接收CLK1的反相版本(CLK1_bar)。第二时钟信号的一种示例是CLK2，其中在G3S反相器314(5)'的输入端子IN处接收CLK2的反相版本(CLK2_bar)。多位加权信号的相应位分量的一个示例是W<i>。
方框602包括方框620。在方框620处，对于每个G3S组，在G3S组中的每个G3S反相器处接收相同的相应位分量。给定组中的每个G3S反相器接收相同位分量的一个示例是图3A中均接收W<3>的G3S反相器314(4)的8种情形。流程从方框620处退出方框602并前进到方框604。
在方框604处，G3S反相器中的每一个均向公共节点提供对应的第一信号。公共节点的一个示例是图3A中的节点312。方框604包括方框640-644。
在方框640处，对于G3S反相器中的每一个，判定相应的位分量是否具有逻辑高状态。如果在方框640处判定的回答为否，则流程进行到方框642。在方框642处，控制相应的G3S反相器输出逻辑低信号。图3E中示出了控制G3S反相器输出逻辑低信号的一种示例。然而，如果在方框640处判定的回答为是，则流程进行到方框644。在方框644处，控制相应的G3S反相器输出逻辑高信号。图3G中示出了控制G3S反相器输出逻辑高信号的一种示例。流程从方框642和644中的每一个处退出方框604，并且进行到方框610。
方框606-608涉及包含在PI级304中的3S反相器的操作。再次，包含在PI级304中的3S反相器的一种实例是图3C'的3S反相器310(5)'。
在方框606处，由PI级中的3S反相器中的每一个接收第一时钟和多位加权信号的相应bit_bar分量。再次，包含在PI级304中的3S反相器的一种实例是图3C'的3S反相器310(5)'。第一时钟信号的一种示例是CLK1，其中在3S反相器310(5)'的输入端子IN处接收CLK1的反相版本(CLK1_bar)。多位加权信号的相应bit_bar分量的一种实例为W<i>_bar。
方框606包括方框630。在方框630处，对于每个3S组，在3S组中的每个3S反相器处接收相同的对应bit_bar分量。给定组中的每个3S反相器接收相同bit_bar分量的一种示例是图3A中的3S反相器310(4)均接收W<3>的8种情形。流程从方框630处退出方框606，并且进行到方框608。
在方框608处，3S反相器中的每一个向公共节点提供对应的第二信号。再次，公共节点的一种示例是图3A中的节点312。方框608包括方框650-654。
在方框650处，对于3S反相器中的每一个，判定相应的bit_bar分量是否具有逻辑低状态。如果在方框650处判定的回答为否，则流程进行到方框652。在方框652处，控制对应的3S反相器输出逻辑低信号。图3E中示出了控制3S反相器输出逻辑低信号的一种实例。然而，如果在方框650处判定的回答为是，则流程进行到方框654。在方框654处，控制对应的3S反相器输出逻辑高信号。图3G中示出了控制3S反相器输出逻辑高信号的一种实例。流程从方框652和654中的每一个处退出方框608并且进行到方框610。
在方框610处，将公共节点上的第一信号和第二信号相加以形成内插信号。再次，公共节点的一种示例是图3A中的节点312。在图3F和3G的每一个中示出了将公共节点上的第一和第二信号进行求和以形成内插信号的一种示例。流程从方框610处进行至方框612。
在方框612处，放大第一和第二信号的和(表示内插信号)。放大第一和第二信号的和(表示内插信号)的一个示例是图4B中反相放大器409(1)的输出处的信号OUT2，该信号还被反相放大器409(2)进一步放大以产生信号OUT3。
在一个实施例中，相位内插(PI)系统包括：相位内插(PI)级，其被配置成接收第一和第二时钟信号以及多位加权信号，并且产生内插时钟信号，PI级进一步被配置成通过利用多位加权信号及其逻辑反相(多位加权_bar信号)来避免上拉/下拉(PUPD)短路情形；以及放大级，被配置为接收并放大内插时钟信号，放大级包括电容组件；电容组件是可调谐的；并且该电容组件具有米勒效应配置，导致放大级的占用面积减小。在一个实施例中，PI级包括：包括并联连接的选通三态(G3S)反相器的第一单元；G3S反相器中的每一个被配置为接收第一时钟信号、第二时钟信号和多位加权信号的对应位分量，并且在公共输出节点上提供对应的信号；以及包括并联连接的三态(3S)反相器的第二单元；并且3S反相器中的每一个都被配置为接收第一时钟信号和多位加权信号的对应位分量的逻辑反相(对应的bit_bar分量)，并且在公共输出节点上提供对应信号。在一个实施例中，每个G3S反相器包括串联连接在第一参考电压和第二参考电压之间的第一、第二、第三、第四、第五和第六晶体管；并且其中：第一晶体管是耦合在第一参考电压和第一节点之间的第一PMOS晶体管；第二晶体管是耦合在第一节点和第二节点之间的第二PMOS晶体管；第三晶体管是耦合在第二节点和第三节点之间的第三PMOS晶体管，第三节点表示GS3反相器的输出；第四晶体管是耦合在第三节点和第四节点之间的第一NMOS晶体管；第五晶体管是耦合在第四节点和第五节点之间的第二NMOS晶体管；第六晶体管是耦合在第五节点和第二参考电压之间的第三NMOS晶体管；第一PMOS和第三NMOS晶体管的栅极端子被配置为接收第二时钟信号的反相版本；第二PMOS和第二NMOS晶体管的栅极端子被配置为接收第一时钟信号的反相版本；并且第一NMOS晶体管的栅极端子被配置成接收对应的位分量；第三PMOS晶体管的栅极端子被配置成接收对应的bit_bar分量。在一个实施例中，第一单元中的G3S反相器被组织成G3S组；第二单元中的3S反相器被组织成与G3S组对应3S组；对于每个G3S组，其中包含的G3S反相器接收多位加权信号的相同对应位分量；并且对于每个3S组，其中包含的3S反相器接收多位加权信号的相同对应bit_bar分量。在一个实施例中，G3S组具有其中包含的G3S反相器的不同对应总数；对于每个G3S组，其中包含的G3S反相器的总数是由多位加权信号的相应位分量的位位置所表示的二进制值；并且3S组具有其中包含的3S反相器的不同对应总数；并且对于每个3S组，其中包含的3S反相器的总数是由多位加权信号的相应位分量的位位置所表示的二进制值。在一个实施例中，对于每个G3S组，多位加权信号的对应位分量表示启用信号；对于每个3S组，多位加权信号的相应bit_bar分量表示启用信号；对于每个G3S组，当其中包含的每个G3S反相器被控制成输出具有逻辑高状态的相应信号时，相应3S组中的每个3S反相器被控制成输出具有逻辑低状态的相应信号；并且对于每个3S组，当其中包含的每个3S反相器被控制成输出具有逻辑高状态的相应信号时，相应G3S组中的每个G3S反相器被控制成输出具有逻辑低状态的相应信号。在一个实施例中，放大级包括：放大器，放大器的输入被配置为接收PI级的输出，并且放大器的输出表示放大级的输出；并且电容组件是将放大器的输出耦合到放大器的输入的反馈回路。在一个实施例中，反馈回路包括：耦合在放大器的输入和输出之间的可选并联电容路径的网络，所述网络包括：可切换的第一电容路径表示第一电容；可切换的第二电容路径表示第二电容；并且可切换的第三电容路径表示第三电容；第一电容小于第二电容；并且第二电容小于第三电容。
在一个实施例中，相位内插(PI)系统包括：相位内插(PI)级，其被配置成接收第一和第二时钟信号以及多位加权信号，并且产生内插时钟信号，PI级进一步被配置成通过使用多位加权信号及其逻辑反相(多位加权_bar信号)来避免上拉/下拉(PUPD)短路情形；以及放大级，被配置为接收并放大内插时钟信号。在一个实施例中，PI级包括：包括并联连接的选通三态(G3S)反相器的第一单元；G3S反相器中的每一个被配置为接收第一时钟信号、第二时钟信号和多位加权信号的对应位分量，并且在公共输出节点上提供对应的信号；以及包括并联连接的三态(3S)反相器的第二单元；并且3S反相器中的每一个被配置为接收第一时钟信号和多位加权信号的对应位分量的逻辑反相(对应bit_bar分量)，并且在公共输出节点上提供对应信号。在一个实施例中，每个G3S反相器包括：串联连接在第一参考电压和第二参考电压之间的第一、第二、第三、第四、第五和第六晶体管，并且其中：第一晶体管是耦合在第一参考电压和第一节点之间的第一PMOS晶体管；第二晶体管是耦合在第一节点和第二节点之间的第二PMOS晶体管；第三晶体管是耦合在第二节点和第三节点之间的第三PMOS晶体管，第三节点表示GS3反相器的输出；第四晶体管是耦合在第三节点和第四节点之间的第一NMOS晶体管；第五晶体管是耦合在第四节点和第五节点之间的第二NMOS晶体管；第六晶体管是耦合在第五节点和第二参考电压之间的第三NMOS晶体管；第一PMOS和第三NMOS晶体管的栅极端子被配置为接收第二时钟信号；第二PMOS和第二NMOS晶体管的栅极端子被配置为接收第一时钟信号；并且第一NMOS晶体管的栅极端子被配置成接收启用信号；第三PMOS晶体管的栅极端子被配置成接收启用_bar信号。在一个实施例中，每个G3S反相器包括：输入端子，被配置为接收第二时钟信号；耦合到公共节点的输出端子；启用端子，被配置为接收多位加权信号的对应位分量；以及选通端子，被配置为接收第一时钟信号；并且每个3S反相器包括：输入端子，被配置为接收第一时钟信号；耦合到公共节点的输出端子；以及启用端子，被配置为接收多位加权信号的相应bit_bar分量。在一个实施例中，第一单元中的G3S反相器被组织成G3S组；第二单元中的3S反相器被组织成相应于G3S组的3S组；对于每个G3S组，其中包含的G3S反相器接收多位加权信号的相同对应位分量；并且对于每个3S组，其中包含的3S反相器接收多位加权信号的相同对应bit_bar分量。在一个实施例中，G3S组具有包含在其中的G3S反相器的不同对应总数；对于每个G3S组，其中包含的G3S反相器的总数是由多位加权信号的对应位分量的位位置表示的二进制值；并且3S组具有包含在其中的3S反相器的不同对应总数；并且对于每个3S组，其中包含的3S反相器的总数是由多位加权信号的对应位分量的位位置表示的二进制值。在一个实施例中，对于每个G3S组，多位加权信号的对应位分量表示启用信号；对于每个3S组，多位加权信号的对应bit_bar分量表示启用信号；并且对于每个G3S组，当其中包含的每个G3S反相器被控制成输出具有逻辑高状态的相应信号时，则相应3S组中的每个3S反相器被控制成输出具有逻辑低状态的相应信号；并且对于每个3S组，当其中包含的每个3S反相器被启用且被控制成输出具有逻辑高状态的相应信号时，则相应G3S组中的每个G3S反相器被控制成输出具有逻辑低状态的相应信号。
在一个实施例中，相位内插(PI)系统包括：相位内插(PI)级，其被配置为接收第一时钟信号和第二时钟信号以及多位加权信号，并且生成内插时钟信号，该PI级具有低功耗配置；以及放大级，其被配置为接收并放大内插时钟信号，该放大级包括电容组件；电容组件是可调谐的；并且电容组件具有米勒效应配置，导致放大级的占用面积减小。在一个实施例中，放大级包括：放大器，放大器的输入被配置为接收PI级的输出，并且放大器的输出表示放大级的输出；并且电容组件是将放大器的输出耦合到放大器的输入的反馈回路。在一个实施例中，反馈回路包括：具有耦合在放大器的输入与输出之间的可选并联连接的电容路径的网络。在一种实施例中，具有可选并联连接的电容路径的网络包括：可切换的第一电容路径表示第一电容；可切换的第二电容路径表示第二电容；并且可切换的第三电容路径表示第三电容；并且其中：第一电容小于第二电容；并且第二电容小于第三电容。在一种实施例中，第一电容表示电容的单位数值(X)；第二电容表示2倍的电容值；并且第三电容表示4倍的电容值。
在一个实施例中，选通三态(G3S)反相器包括串联连接在第一参考电压和第二参考电压之间的第一、第二、第三、第四、第五和第六晶体管；并且其中：第一晶体管是耦合在第一参考电压和第一节点之间的第一PMOS晶体管；第二晶体管是耦合在第一节点和第二节点之间的第二PMOS晶体管；第三晶体管是耦合在第二节点和第三节点之间的第三PMOS晶体管，第三节点表示GS3反相器的输出；第四晶体管是耦合在第三节点和第四节点之间的第一NMOS晶体管；第五晶体管是耦合在第四节点和第五节点之间的第二NMOS晶体管；第六晶体管是耦合在第五节点和第二参考电压之间的第三NMOS晶体管；第一PMOS晶体管、第二PMOS晶体管及第三PMOS晶体管中的α个晶体管以及第一NMOS晶体管、第二NMOS晶体管及第三NMOS晶体管中的α个晶体管的栅极端子被配置成接收G3S反相器的输入信号；第一PMOS晶体管、第二PMOS晶体管和第三PMOS晶体管中的β个晶体管以及第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管中的β个晶体管的栅极端子被配置为接收G3S反相器的选通信号；并且第一、第二和第三NMOS晶体管中的γ个晶体管的栅极端子被配置成接收启用信号；且第一、第二和第三PMOS晶体管中的γ个晶体管的栅极端子被配置成接收启用_bar信号。在一种实施例中，第一、第二和第三PMOS晶体管中的α个晶体管是第一PMOS晶体管；第一、第二和第三NMOS晶体管中的α个晶体管是第三NMOS晶体管；第一、第二和第三PMOS晶体管中的γ个晶体管是第二PMOS晶体管；第一、第二和第三NMOS晶体管中的γ个晶体管是第二NMOS晶体管；第一、第二和第三PMOS晶体管中的γ个晶体管是第三PMOS晶体管；并且第一、第二和第三NMOS晶体管中的γ个晶体管是第一PMOS晶体管。
在一种实施例中，一种(操作选通三态(G3S)反相器)方法包括：接收选通信号、启用信号和输入信号；当启用信号具有逻辑低状态时，则在G3S反相器的输出处生成高阻抗；并且当启用信号具有逻辑高状态并且选通信号和输入信号中的每一个都具有逻辑低状态时，则在G3S反相器的输出处生成具有逻辑高状态的信号；或者，还当选通信号和输入信号中的每一个都具有逻辑高状态时，则在G3S反相器的输出处生成具有逻辑低状态的信号。在一个实施例中，该方法还包括：当启用信号具有逻辑高状态时，并且还当选通信号具有第一逻辑状态且输入信号具有与第一逻辑状态相反的第二逻辑状态时，则在G3S反相器的输出处生成高阻抗。
在一个实施例中，一种操作包括相位内插(PI)级和放大级的相位内插(PI)系统的方法，PI级包括第一和第二单元，第一单元包括并联连接的选通三态(G3S)反相器，第二单元包括并联连接的三态(3S)反相器，该方法包括：对于每个G3S反相器，接收第一时钟信号、第二时钟信号和多位加权信号的对应位分量，将第一信号对应地提供到PI级的共同节点；并且对于每个3S反相器，接收第一时钟信号和多位加权信号的对应位分量的逻辑反相(对应bit_bar分量)，并且将第二信号对应地提供给PI级的公共节点；在公共节点处对第一信号和第二信号求和，以便在公共节点上形成内插时钟信号；并且在放大级处放大内插时钟信号，以产生PI系统的输出。在一些实施例中，第一单元中的G3S反相器被组织成G3S组；第二单元中的3S反相器被组织成与G3S组相对应的3S组；并且该方法还包括：对于每个G3S组，在G3S组中的每个G3S反相器处接收多位加权信号的相同对应位分量，并且对于每个3S组，在每个3S反相器处接收多位加权信号的相同对应bit_bar分量。在一些实施例中，当多位加权信号的对应位分量具有两种逻辑状态中的第一种逻辑状态(第一逻辑状态)时，则多位加权信号的对应bit_bar分量具有两种逻辑状态中的第二种逻辑状态(第二逻辑状态)；当多位加权信号的对应位分量具有第二逻辑状态时，则多位加权信号的对应bit_bar分量具有第一逻辑状态；对于每个G3S组，多位加权信号的对应位分量表示启用信号，并且对于G3S组中的每个G3S反相器，当多位加权信号的对应位分量具有第一逻辑状态时，则在G3S反相器的输出处生成高阻；并且对于每个3S组，多位加权信号的相应bit_bar分量表示启用信号，对于3S组中的每个3S反相器，当多位加权信号的相应bit_bar分量具有第二逻辑状态时，在3S反相器的输出处产生高阻抗。在一些实施例中，该方法还包括：对于G3S组中给定的一个反相器和3S组中对应给定的一个反相器，进行：第一子方法，其包括控制包含在G3S组的给定组中的每个G3S反相器输出具有逻辑高状态的相应信号，并且控制3S组的相应给定组中的每个3S反相器输出具有逻辑低状态的相应信号；或者第二子方法，其包括控制包含在G3S组的给定组中的每个G3S反相器输出具有逻辑高状态的相应信号，并且控制3S组的相应给定组中的每个3S反相器输出具有逻辑低状态的相应信号。在一些实施例中，放大包括利用米勒效应，米勒效应包括：通过电容耦合将PI系统的输出反馈回到放大级的输入。
本领域普通技术人员将容易地看到，一个或多个所公开的实施例实现了上述的一个或多个优点。在阅读了前述说明书之后，本领域普通技术人员将能够实现如本文广义上公开的各种变化、等同替换和各种其它实施例。因此，希望这里授予的保护范围仅由附属的权利要求书及其等同物中所包含的定义来限定。

Claims (20)

1.一种相位内插系统，包括：
相位内插级，其被配置成接收第一时钟信号和第二时钟信号以及多位加权信号，并且生成内插时钟信号，所述相位内插级进一步被配置成通过利用所述多位加权信号及其逻辑反相来避免上拉/下拉短路情形；以及
放大级，其被配置为接收并放大所述内插时钟信号，所述放大级包括电容组件；
所述电容组件是可调谐的以呈现对应的非零电容；以及
所述电容组件具有米勒效应配置。
2.根据权利要求1所述的相位内插系统，其中所述相位内插级包括：
包括并联连接的选通三态反相器的第一单元；
所述选通三态反相器中的每一个都被配置为接收所述第一时钟信号、所述第二时钟信号和所述多位加权信号的对应位分量，并且在公共输出节点上提供对应信号；以及
包括并联连接的三态反相器的第二单元；以及
所述三态反相器中的每一个都被配置为接收所述第一时钟信号和所述多位加权信号的对应位分量的逻辑反相，并且在所述公共输出节点上提供对应信号。
3.根据权利要求2所述的相位内插系统，其中每个选通三态反相器包括：
串联连接在第一参考电压和第二参考电压之间的第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管；并且其中：
所述第一晶体管是耦合在所述第一参考电压和第一节点之间的第一PMOS晶体管；
所述第二晶体管是耦合在所述第一节点和第二节点之间的第二PMOS晶体管；
所述第三晶体管是耦合在所述第二节点和第三节点之间的第三PMOS晶体管，所述第三节点表示所述选通三态反相器的输出；
所述第四晶体管是耦合在所述第三节点和第四节点之间的第一NMOS晶体管；
所述第五晶体管是耦合在所述第四节点和第五节点之间的第二NMOS晶体管；
所述第六晶体管是耦合在所述第五节点和所述第二参考电压之间的第三NMOS晶体管；
所述第一PMOS和所述第三NMOS晶体管的栅极端子被配置为接收所述第二时钟信号的反相版本；
所述第二PMOS和所述第二NMOS晶体管的栅极端子被配置为接收所述所述第一时钟信号的反相版本；以及
所述第一NMOS晶体管的栅极端子被配置为接收所述对应位分量；
所述第三PMOS晶体管的栅极端子被配置成接收对应位分量的逻辑反相。
4.根据权利要求2所述的相位内插系统，其中：
所述第一单元中的选通三态反相器被组织成选通三态组；所述第二单元中的三态反相器被组织成与所述选通三态组相对应的三态组；
对于每个选通三态组，其中包含的所述选通三态反相器接收所述多位加权信号的相同对应位分量；以及
对于每个三态组，其中包含的所述三态反相器接收所述多位加权信号的相同对应位分量的逻辑反相。
5.根据权利要求4所述的相位内插系统，其中：
所述选通三态组具有包含在其中的选通三态反相器的不同对应总数；
对于每个选通三态组，其中包含的所述选通三态反相器的总数是由所述多位加权信号的相应位分量的位位置表示的二进制值；并且
所述三态组具有包含在其中的三态反相器的不同对应总数；并且
对于每个三态组，其中包含的所述三态反相器的总数是由所述多位加权信号的相应位分量的位位置表示的二进制值。
6.根据权利要求4所述的相位内插系统，其中：
对于每个选通三态组，所述多位加权信号的对应位分量表示启用信号；
对于每个三态组，所述多位加权信号的对应位分量的逻辑反相表示启用信号；并且
对于每个选通三态组，当其中包含的每个选通三态反相器被控制成输出具有逻辑高状态的相应信号时，则相应三态组中的每个三态反相器被控制成输出具有逻辑低状态的相应信号；并且
对于每个三态组，当其中包含的每个三态反相器被控制成输出具有逻辑高状态的相应信号时，则相应选通三态组中的每个选通三态反相器被控制成输出具有逻辑低状态的相应信号。
7.根据权利要求1所述的相位内插系统，其中：
所述放大级包括：
放大器，所述放大器的输入被配置为接收所述相位内插级的输出，并且所述放大器的输出表示所述放大级的输出；并且
所述电容组件是将所述放大器的输出耦合到所述放大器的输入的反馈回路。
8.根据权利要求7所述的相位内插系统，其中所述反馈回路包括：
具有耦合在所述放大器的输入和输出之间的可选并联电容路径的网络，所述网络包括：
可切换的第一电容路径表示第一电容；
可切换的第二电容路径表示第二电容；以及
可切换的第三电容路径表示第三电容；
所述第一电容小于所述第二电容；以及
所述第二电容小于所述第三电容。
9.一种相位内插系统，包括：
相位内插级，其被配置成接收第一时钟信号和第二时钟信号以及多位加权信号，并且生成内插时钟信号，所述相位内插级进一步被配置成通过利用所述多位加权信号及其逻辑反相来避免上拉/下拉短路情形；以及
放大级，所述放大级包括：
放大器，具有输入和输出，所述输入被配置为接收所述相位内插级的所述内插时钟信号，并且所述输出被配置为提供所述内插时钟信号的放大版本；和
电容组件，布置在反馈回路中，所述反馈回路将所述放大器的所述输出耦合到所述放大器的所述输入，所述电容组件是可调谐的以呈现对应的非零电容。
10.根据权利要求9所述的相位内插系统，其中所述相位内插级包括：
包括并联连接的选通三态反相器的第一单元；
所述选通三态反相器中的每一个都被配置为接收所述第一时钟信号、所述第二时钟信号和所述多位加权信号的对应位分量，并且在公共输出节点上提供对应信号；以及
包括并联连接的三态反相器的第二单元；以及
所述三态反相器中的每一个都被配置为接收所述第一时钟信号和所述多位加权信号的对应位分量的逻辑反相，并且在所述公共输出节点上提供对应信号。
11.根据权利要求10所述的相位内插系统，其中每个选通三态反相器包括：
串联连接在第一参考电压和第二参考电压之间的第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管；并且其中：
所述第一晶体管是耦合在所述第一参考电压和第一节点之间的第一PMOS晶体管；
所述第二晶体管是耦合在所述第一节点和第二节点之间的第二PMOS晶体管；
所述第三晶体管是耦合在所述第二节点和第三节点之间的第三PMOS晶体管，所述第三节点表示所述选通三态反相器的输出；
所述第四晶体管是耦合在所述第三节点和第四节点之间的第一NMOS晶体管；
所述第五晶体管是耦合在所述第四节点和第五节点之间的第二NMOS晶体管；
所述第六晶体管是耦合在所述第五节点和所述第二参考电压之间的第三NMOS晶体管；
所述第一PMOS和第三NMOS晶体管的栅极端子被配置为接收所述第二时钟信号；
所述第二PMOS和第二NMOS晶体管的栅极端子被配置为接收所述第一时钟信号；以及
所述第一NMOS晶体管的栅极端子被配置为接收启用信号；以及
所述第三PMOS晶体管的栅极端子被配置成接收启用信号的逻辑反相。
12.根据权利要求10所述的相位内插系统，其中：每个选通三态反相器包括：
输入端子，其被配置为接收所述第二时钟信号；
耦合到所述公共输出节点的输出端子；
启用端子，其被配置为接收所述多位加权信号的对应位分量；以及
选通端子，其被配置为接收所述第一时钟信号；并且
每个三态反相器包括：
输入端子，其被配置为接收所述第一时钟信号；
耦合到所述公共输出节点的输出端子；以及
启用端子，其被配置为接收所述多位加权信号的对应位分量的逻辑反相。
13.根据权利要求10所述的相位内插系统，其中：
所述第一单元中的选通三态反相器被组织成选通三态组；
所述第二单元中的三态反相器被组织成与所述选通三态组对应的三态组；
对于每个选通三态组，其中包含的选通三态反相器接收所述多位加权信号的相同对应位分量；以及
对于每个三态组，其中包含的三态反相器接收所述多位加权信号的相同对应位分量的逻辑反相。
14.根据权利要求13所述的相位内插系统，其中：
所述选通三态组具有包含在其中的选通三态反相器的不同对应总数；
对于每个选通三态组，其中包含的所述选通三态反相器的总数是由所述多位加权信号的对应位分量的位位置表示的二进制值；并且
所述三态组具有其中包含的三态反相器的不同对应总数；并且
对于每个三态组，其中包含的所述三态反相器的总数是由所述多位加权信号的对应位分量的位位置表示的二进制值。
15.根据权利要求13所述的相位内插系统，其中：
对于每个选通三态组，所述多位加权信号的对应位分量表示启用信号；
对于每个三态组，所述多位加权信号的对应位分量的逻辑反相表示启用信号；以及
对于每个选通三态组，当其中包含的每个选通三态反相器被控制成输出具有逻辑高状态的相应信号时，则相应三态组中的每个三态反相器被控制成输出具有逻辑低状态的相应信号；以及
对于每个三态组，当其中包含的每个三态反相器被启用并被控制成输出具有逻辑高状态的相应信号时，则相应选通三态组中的每个选通三态反相器被控制成输出具有逻辑低状态的相应信号。
16.一种操作相位内插系统的方法，所述相位内插系统包括相位内插级和放大级，所述相位内插级包括第一单元和第二单元，所述第一单元包括并联连接的选通三态反相器，所述第二单元包括并联连接的三态反相器，所述方法包括：
对于所述选通三态反相器中的每一个：
接收第一时钟信号、第二时钟信号和多位加权信号的对应位分量；以及
将第一信号对应地提供至所述相位内插级的公共节点；以及
对于所述三态反相器中的每一个：
接收所述第一时钟信号和所述多位加权信号的对应位分量的逻辑反相；以及
将第二信号对应地提供至所述相位内插级的所述公共节点；
在所述公共节点处对所述第一信号和所述第二信号求和，以便在所述公共节点上形成内插时钟信号；以及
在所述放大级处放大所述内插时钟信号，以生成所述相位内插系统的输出。
17.根据权利要求16所述的方法，其中：
所述第一单元中的选通三态反相器被组织成选通三态组；所述第二单元中的三态反相器被组织成与所述选通三态组相对应的三态组；以及
所述方法还包括：
对于每个选通三态组，在所述选通三态组中的每个选通三态反相器处接收所述多位加权信号的相同对应位分量；以及
对于每个三态组，在每个所述三态反相器处接收所述多位加权信号的相同对应位分量的逻辑反相。
18.根据权利要求17所述的方法，其中：
当所述多位加权信号的对应位分量具有两种逻辑状态中的第一逻辑状态时，则所述多位加权信号的对应位分量的逻辑反相具有所述两种逻辑状态中的第二逻辑状态；
当所述多位加权信号的对应位分量具有第二逻辑状态时，所述多位加权信号的对应位分量的逻辑反相具有所述第一逻辑状态；
对于每个选通三态组：
所述多位加权信号的对应位分量表示启用信号；以及
对于所述选通三态组中的每个选通三态反相器，当所述多位加权信号的对应位分量具有所述第一逻辑状态时，则在所述选通三态反相器的输出处生成高阻抗；以及
对于每个三态组：
所述多位加权信号的对应位分量的逻辑反相表示启用信号；以及
对于三态组中的每个三态反相器，当所述多位加权信号的对应位分量的逻辑反相具有所述第二逻辑状态时，则在所述三态反相器的输出处产生高阻抗。
19.根据权利要求17所述的方法，还包括：
对于所述选通三态组中给定的一组以及所述三态组中对应给定的一组，进行：
第一子方法，所述第一子方法包括：
控制包含在所述选通三态组的所述给定组中的每个所述选通三态反相器输出具有逻辑高状态的对应信号；以及
控制所述三态组的所述对应给定组中的每个所述三态反相器输出具有逻辑低状态的对应信号；或者
第二子方法，所述第二子方法包括：
控制包含在所述选通三态组的所述给定组中的每个所述选通三态反相器输出具有逻辑高状态的对应信号；以及
控制所述三态组的所述对应给定组中的每个所述三态反相器输出具有逻辑低状态的对应信号。
20.根据权利要求16所述的方法，其中所述放大包括：
利用米勒效应，利用米勒效应包括：
通过电容耦合将所述相位内插系统的所述输出反馈回到所述放大级的输入。
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