JP4862161B2 - 半導体記憶回路 - Google Patents
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Description
ラッチ回路は、半導体集積回路内の一時記憶要素として必須な基本構成要素であり、高速スイッチング能力、低消費電力性が要求されている。この発明は、この技術分野に関して、従来までのＣＭＯＳ回路技術に基づく構成と比較し、高速性かつ低消費電力性を共に有する半導体ラッチ回路の構成に関する発明である。
現在の高性能ＶＬＳＩは、ＣＭＯＳ回路技術の開発に基づいて発展してきた。しかしながら、近年の極限微細加工技術の進展に伴い、物理的サイズのスケーリングのみならず、電源電圧やしきい値電圧も同時にスケールダウンしなければならなくなり、電流駆動能力が電源電圧レベルに依存するＣＭＯＳ回路では、スイッチング速度の向上が難しくなりつつある。また、ＶＬＳＩ実現の要件として、基本ゲートのスイッチング速度のみならず、回路の電力消費も重要な要素になってきている。すなわち、高速な回路モジュールを構成しても、その消費電力が大きすぎれば同一チップに搭載できない、という消費電力の制約も生じている。特に、組込みシステムやモバイル機器に搭載されるマルチメディアＶＬＳＩでは、低消費電力性が極めて重要となる。ＣＭＯＳ回路は本来ＰＭＯＳトランジスタとＮＭＯＳトランジスタによる「相補的スイッチ動作」であるため貫通電流がなく、低消費電力化に適している。しかしながら、回路の動作周波数の向上に伴い、信号入力が０から１（もしくは１から０）に遷移中では、ＰＭＯＳおよびＮＭＯＳトランジスタが「ともにスイッチオン状態」となり、電源電圧からグランドへ抜ける「貫通電流」と呼ばれる大電流が流れてしまい、著しい電力消費を招いてしまう。この問題に対して従来は、「周波数をあまり高くして動作させない」などの間接的な対処しかできておらず、本質的な問題解決方法が望まれていた。
図１（ａ）は、ＣＭＯＳ回路技術に基づくラッチ回路を示す。また、その動作タイミングチャートを図１（ｂ）に示す。ＣＭＯＳ回路実現では、トランジスタコストをできるだけ低減するために、ＣＭＯＳ ＮＯＴ回路（図中のＩＮＶと記載されている部分）とＣＭＯＳ形転送ゲート（ＴＧ）を組み合せて構成する。
図１（ａ）に示すように、ＣＭＯＳ ＮＯＴ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３と、転送ゲートＴＧ１，ＴＧ２を組み合わせてラッチ回路を形成している。転送ゲートを制御するゲート信号Ｇから、ＣＭＯＳ ＮＯＴ回路の直列接続により、相補的なクロック信号ＣＫＢ，ＣＫＴを生成し、転送ゲートＴＧ１とＴＧ２に対して、それぞれ逆に動作するように印加している。
このラッチ回路の動作を、図１（ｂ）に示すタイミングチャートを参照して説明する。信号Ｇが高い（高レベル）とき、転送ゲートＴＧ１が開いて転送ゲートＴＧ２が閉じ、ラッチ回路は「通過」（Ｔ：Ｔｈｏｕｇｈ）となり、ラッチ回路に入力している信号Ｄが、出力信号Ｑとして出力される。信号Ｇが低い（低レベル）ときは、転送ゲートＴＧ１が閉じて転送ゲートＴＧ２が開き、変化時のラッチ回路の状態が「保持」（Ｈ：Ｈｏｌｄ）され、出力信号Ｑとして出力される。
図１（ａ）に示すように、ＣＭＯＳ ＮＯＴ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３と、転送ゲートＴＧ１，ＴＧ２を組み合わせてラッチ回路を形成している。転送ゲートを制御するゲート信号Ｇから、ＣＭＯＳ ＮＯＴ回路の直列接続により、相補的なクロック信号ＣＫＢ，ＣＫＴを生成し、転送ゲートＴＧ１とＴＧ２に対して、それぞれ逆に動作するように印加している。
このラッチ回路の動作を、図１（ｂ）に示すタイミングチャートを参照して説明する。信号Ｇが高い（高レベル）とき、転送ゲートＴＧ１が開いて転送ゲートＴＧ２が閉じ、ラッチ回路は「通過」（Ｔ：Ｔｈｏｕｇｈ）となり、ラッチ回路に入力している信号Ｄが、出力信号Ｑとして出力される。信号Ｇが低い（低レベル）ときは、転送ゲートＴＧ１が閉じて転送ゲートＴＧ２が開き、変化時のラッチ回路の状態が「保持」（Ｈ：Ｈｏｌｄ）され、出力信号Ｑとして出力される。
このラッチ回路を２個縦続接続することで、図２（ａ）に示すように、レジスタの構成要素であるフリップフロップが構成される。図２（ｂ）は、フリップフロップの動作タイミングチャートである。
図２（ｂ）のタイミングチャートを参照しながら、図２（ａ）の動作を説明する。図２（ａ）の前段のマスター・ラッチに低レベル・ラッチと記載しているように、クロック信号Ｃが低レベルのとき、転送ゲートが開いており入力信号Ｄを入力する。クロック信号Ｃが高レベルとなると、マスター・ラッチの状態は保持となり、その出力が、後段のスレーブ・ラッチは通過状態なので、出力信号Ｑとなる。そして、クロック信号Ｃが低レベルとなると、スレーブ・ラッチの状態は保持となり、出力信号Ｑは同じ出力を継続する。そして、前段のマスター・ラッチに入力される。このように、クロック信号Ｃが低レベルから高レベルに変化するとき（図２（ｂ）の丸印参照）の入力信号Ｄが、フリップフロップに入力されることになり、所謂エッジトリガ・フリップフロップの動作である。
図１（ａ）および図２（ａ）で示すように、ＣＭＯＳ回路実現では構成要素としてＣＭＯＳ ＮＯＴ回路を用いている。このため、ラッチ回路およびフリップフロップ回路を高速に動作させたとき、これらのＣＭＯＳ ＮＯＴ回路に貫通電流パスが多数存在することとなり、消費電力が著しく増大する。
図２（ｂ）のタイミングチャートを参照しながら、図２（ａ）の動作を説明する。図２（ａ）の前段のマスター・ラッチに低レベル・ラッチと記載しているように、クロック信号Ｃが低レベルのとき、転送ゲートが開いており入力信号Ｄを入力する。クロック信号Ｃが高レベルとなると、マスター・ラッチの状態は保持となり、その出力が、後段のスレーブ・ラッチは通過状態なので、出力信号Ｑとなる。そして、クロック信号Ｃが低レベルとなると、スレーブ・ラッチの状態は保持となり、出力信号Ｑは同じ出力を継続する。そして、前段のマスター・ラッチに入力される。このように、クロック信号Ｃが低レベルから高レベルに変化するとき（図２（ｂ）の丸印参照）の入力信号Ｄが、フリップフロップに入力されることになり、所謂エッジトリガ・フリップフロップの動作である。
図１（ａ）および図２（ａ）で示すように、ＣＭＯＳ回路実現では構成要素としてＣＭＯＳ ＮＯＴ回路を用いている。このため、ラッチ回路およびフリップフロップ回路を高速に動作させたとき、これらのＣＭＯＳ ＮＯＴ回路に貫通電流パスが多数存在することとなり、消費電力が著しく増大する。
ＣＭＯＳ回路技術の利点は、
（１）高速スイッチング機能
（２）コンパクトな実現
である。これらの利点は同程度、もしくはさらに向上させつつ、欠点の
（３）貫通電流パスにより電力消費が増大する
問題を解決することが重要な課題である。
さて、ＣＭＯＳ回路よりも高速なスイッチング動作を実現できる回路構成として、従来より「差動対回路」が知られている。これは、２個のＮＭＯＳトランジスタのソース端子を互いに接続し、その部分に電流源を付加する。入力信号は２個のＮＭＯＳトランジスタのゲート端子にそれぞれ相補的な電圧を印加する回路構成である。この構成で、大きい電圧入力側のトランジスタがオンし、ゲートのスイッチング動作が行われる。差動対回路では、スイッチング動作に必要な電圧振幅がＣＭＯＳ回路と比べ極めて小さい（０．３Ｖ程度）ため、より高速なスイッチングができる。しかしながら、
（１）電流源にて定常電流が流れ続ける
（２）入力が２つ必要となり、回路規模がＣＭＯＳ回路実現と比べ、２倍程度大きくなる
などの問題点があった。このため、差動対回路はスーパーコンピュータなど高速性だけを重要視する応用分野に限定して、今まで開発がなされてきた。
したがって、本願発明の目的は、差動対回路を用いて、上述したＣＭＯＳ回路の問題点がなく、コンパクトな回路を実現することである。
（１）高速スイッチング機能
（２）コンパクトな実現
である。これらの利点は同程度、もしくはさらに向上させつつ、欠点の
（３）貫通電流パスにより電力消費が増大する
問題を解決することが重要な課題である。
さて、ＣＭＯＳ回路よりも高速なスイッチング動作を実現できる回路構成として、従来より「差動対回路」が知られている。これは、２個のＮＭＯＳトランジスタのソース端子を互いに接続し、その部分に電流源を付加する。入力信号は２個のＮＭＯＳトランジスタのゲート端子にそれぞれ相補的な電圧を印加する回路構成である。この構成で、大きい電圧入力側のトランジスタがオンし、ゲートのスイッチング動作が行われる。差動対回路では、スイッチング動作に必要な電圧振幅がＣＭＯＳ回路と比べ極めて小さい（０．３Ｖ程度）ため、より高速なスイッチングができる。しかしながら、
（１）電流源にて定常電流が流れ続ける
（２）入力が２つ必要となり、回路規模がＣＭＯＳ回路実現と比べ、２倍程度大きくなる
などの問題点があった。このため、差動対回路はスーパーコンピュータなど高速性だけを重要視する応用分野に限定して、今まで開発がなされてきた。
したがって、本願発明の目的は、差動対回路を用いて、上述したＣＭＯＳ回路の問題点がなく、コンパクトな回路を実現することである。
上述の目的を達成するために、本発明は、ＭＯＳトランジスタを用いた半導体記憶回路であって、２つのＣＭＯＳＮＯＴ回路の入出力をリング状に接続するとともに、前記２つのＣＭＯＳＮＯＴ回路に直列に接続した、ＭＯＳトランジスタによるスイッチング回路からなる負荷・保持回路と、前記２つのＣＭＯＳＮＯＴ回路の入出力と接続され、相補の入力信号を入力する２つのＭＯＳトランジスタによる差動対回路と、直列に接続された２つのＭＯＳトランジスタの間にキャパシタを並列に接続して、前記差動対回路と直列に接続されたダイナミック電流源とを備え、前記負荷・保持回路のスイッチング回路のＭＯＳトランジスタと、前記電流源を構成する前記２つのＭＯＳトランジスタとには、クロック信号とその相補の信号とを印加し、前記負荷・保持回路と前記差動対回路とは、同時には作動しないことを特徴とする。
上述の半導体記憶回路により構成されたマスター・ラッチ回路と、同半導体記憶回路により構成されたスレーブ・ラッチ回路とを従属接続し、前記マスター・ラッチ回路への入力信号を、前記クロック信号により保持して、スレーブ・ラッチ回路から出力する、フリップフロップ回路も本発明である。
前記マスター・ラッチ回路及びスレーブ・ラッチ回路のダイナミック電流源と直列に、それぞれＭＯＳトランジスタによるスイッチング回路を接続し、該スイッチング回路にイネーブル信号を印加する、イネーブル端子付きフリップフロップ回路とすることもできる。
上述の半導体記憶回路により構成されたマスター・ラッチ回路と、同半導体記憶回路により構成されたスレーブ・ラッチ回路とを従属接続し、前記マスター・ラッチ回路への入力信号を、前記クロック信号により保持して、スレーブ・ラッチ回路から出力する、フリップフロップ回路も本発明である。
前記マスター・ラッチ回路及びスレーブ・ラッチ回路のダイナミック電流源と直列に、それぞれＭＯＳトランジスタによるスイッチング回路を接続し、該スイッチング回路にイネーブル信号を印加する、イネーブル端子付きフリップフロップ回路とすることもできる。
また、２つのＣＭＯＳＮＯＴ回路の入出力をリング状に接続するとともに、前記２つのＣＭＯＳＮＯＴ回路に直列に接続した、ＭＯＳトランジスタによるスイッチング回路からなる負荷・保持回路と、前記２つのＣＭＯＳＮＯＴ回路の入出力と接続され、２つのＭＯＳトランジスタによる１又は複数の差動対回路と、前記差動対回路の１方の入力に接続され、多値の電流を入力して、電流−電圧変換を行う電流−電圧変換回路と、直列に接続された２つのＭＯＳトランジスタの間にキャパシタを並列に接続して、前記差動対回路と直列に接続されたダイナミック電流源とを備え、前記１又は複数の差動対回路の他の１方の入力に、多値の電流を２値に変換するためのしきい値電圧を印加し、前記負荷・保持回路のスイッチング回路のＭＯＳトランジスタと、前記ダイナミック電流源を構成する前記２つのＭＯＳトランジスタとには、クロック信号とその相補の信号とを印加し、前記負荷・保持回路と前記差動対回路とは、同時には作動せず、多値を２値として記憶して、多値入力の半導体記憶回路とすることもできる。
前記多値入力の半導体記憶回路により構成されたマスター・ラッチ回路と、２値入力の半導体記憶回路により構成されたスレーブ・ラッチ回路とを従属接続し、前記マスター・ラッチ回路の多値入力信号を、前記クロック信号により、２値として保持して出力するフリップフロップ回路とすることもできる。
前述のフリップフロップ回路を、１つの電流−電圧変換回路を共有して複数並列に接続して、該電流−電圧変換回路に多値の電流を入力し、前記複数フリップフロップの出力に応じて多値の電流を生成する出力生成回路を接続し、多値を複数ビットの２値に変換して保持して多値を出力する、多値フリップフロップ回路を構成することもできる。
入出力する多値は（０，１，２，３）の４値であり、複数のフリップフロップ回路は２つであり、２ビットで４値を保持・出力する、前述の多値フリップフロップ回路では、ある１つのフリップフロップのマスター・ラッチの差動対回路は２つであり、該２つの差動対回路にしきい値電圧を設定して、該フリップフロップでは４値の１，２のとき１を記憶し、他のフリップフロップのマスター・ラッチの差動対回路は１つであり、該差動対回路にしきい値電圧を設定して、該フリップフロップ回路では４値の２以上のとき１を記憶するとよい。
上述の前記負荷・保持回路は、電源と、前記電源より電圧が低い他の電圧とに接続し、前記ダイナミック電流源は、接地するとよい。
前記多値入力の半導体記憶回路により構成されたマスター・ラッチ回路と、２値入力の半導体記憶回路により構成されたスレーブ・ラッチ回路とを従属接続し、前記マスター・ラッチ回路の多値入力信号を、前記クロック信号により、２値として保持して出力するフリップフロップ回路とすることもできる。
前述のフリップフロップ回路を、１つの電流−電圧変換回路を共有して複数並列に接続して、該電流−電圧変換回路に多値の電流を入力し、前記複数フリップフロップの出力に応じて多値の電流を生成する出力生成回路を接続し、多値を複数ビットの２値に変換して保持して多値を出力する、多値フリップフロップ回路を構成することもできる。
入出力する多値は（０，１，２，３）の４値であり、複数のフリップフロップ回路は２つであり、２ビットで４値を保持・出力する、前述の多値フリップフロップ回路では、ある１つのフリップフロップのマスター・ラッチの差動対回路は２つであり、該２つの差動対回路にしきい値電圧を設定して、該フリップフロップでは４値の１，２のとき１を記憶し、他のフリップフロップのマスター・ラッチの差動対回路は１つであり、該差動対回路にしきい値電圧を設定して、該フリップフロップ回路では４値の２以上のとき１を記憶するとよい。
上述の前記負荷・保持回路は、電源と、前記電源より電圧が低い他の電圧とに接続し、前記ダイナミック電流源は、接地するとよい。
上述の構成は、回路の基本構成要素として「差動対回路」を活用することで、微小な入力電圧時でも高速スイッチングを可能としている。また、差動対回路は、基本縦に積み上げて構成することで、グランドへ抜ける電流パスを減らせると共に、複雑な論理演算機能が構成できる。このため、高速性とコンパクト性を維持したまま、大幅な低消費電力化が達成できる。
また、電流パスに容量を挿入すると共に、電流源をクロック制御し、ダイナミック動作する電流源を構成することで、消費電力の大幅な削減を可能としている。
このような半導体記憶回路に、「差動対回路」を比較回路として用いることで、多値の入力を２値化して、保持することにも利用することができる。
また、電流パスに容量を挿入すると共に、電流源をクロック制御し、ダイナミック動作する電流源を構成することで、消費電力の大幅な削減を可能としている。
このような半導体記憶回路に、「差動対回路」を比較回路として用いることで、多値の入力を２値化して、保持することにも利用することができる。
本発明では、差動対回路を基本にしたラッチ回路の構成を提案する。すなわち、差動対回路構成を活用することで、上述したＣＭＯＳ回路よりも高速なスイッチング動作を実現する。また、ＣＭＯＳ回路の欠点として取り上げた貫通電流を徹底的に削減するために、発明した回路では、記憶・演算・制御の各機能を実現する回路ブロックを、１つの電流パス上に配置する回路構成を提案している。
＜基本ラッチ回路＞
図３は、本願発明のラッチ回路例である。図３のラッチ回路では、差動対回路は、ＮＭＯＳトランジスタＭ１とＭ２で構成されている（ＤＴおよびＤＢは、相補入力信号である）。ＰＭＯＳトランジスタＭ５，Ｍ６は、差動対回路中の負荷抵抗として機能している。
ＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ７、およびＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ８の部分は共にＣＭＯＳ ＮＯＴ回路と同じ構成である。これら２個のＮＯＴ回路の入出力をリング状に接続することで、２状態のスタティック記憶機能と入力電位差を増幅する機能を同時に実行している。さらに、Ｍ５，Ｍ６は差動対回路の負荷抵抗としても機能しているので、この部分は「負荷・保持回路」として動作している。
クロック信号ＣＫＴとＣＫＢは、図２と同様の相補的信号である。
ＮＭＯＳトランジスタＭ９のゲート端子をクロック信号ＣＫＢで制御し、Ｍ３のゲート端子をクロック信号ＣＫＴで制御することで、差動対回路とスタティック記憶機能の動作状態を切り替えて、スタティック記憶機能が記憶状態にあるときはデータを保持している。
クロック信号ＣＫＴとＣＫＢは相補的信号なので、ＮＭＯＳトランジスタＭ３およびＭ４はどちらか一方しかオンしない。そのため、差動対回路における貫通電流が発生しなくなる。
Ｍ３とＭ４の間にキャパシタＣを並列に接続し、十分放電して仮想グランドとして機能させれば、Ｍ４がカットオフされた場合でも、Ｍ３が電流源として動作し、「ダイナミック電流源」として動作することとなり、貫通電流のない差動対回路が実現できることとなる。
図３は、本願発明のラッチ回路例である。図３のラッチ回路では、差動対回路は、ＮＭＯＳトランジスタＭ１とＭ２で構成されている（ＤＴおよびＤＢは、相補入力信号である）。ＰＭＯＳトランジスタＭ５，Ｍ６は、差動対回路中の負荷抵抗として機能している。
ＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ７、およびＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ８の部分は共にＣＭＯＳ ＮＯＴ回路と同じ構成である。これら２個のＮＯＴ回路の入出力をリング状に接続することで、２状態のスタティック記憶機能と入力電位差を増幅する機能を同時に実行している。さらに、Ｍ５，Ｍ６は差動対回路の負荷抵抗としても機能しているので、この部分は「負荷・保持回路」として動作している。
クロック信号ＣＫＴとＣＫＢは、図２と同様の相補的信号である。
ＮＭＯＳトランジスタＭ９のゲート端子をクロック信号ＣＫＢで制御し、Ｍ３のゲート端子をクロック信号ＣＫＴで制御することで、差動対回路とスタティック記憶機能の動作状態を切り替えて、スタティック記憶機能が記憶状態にあるときはデータを保持している。
クロック信号ＣＫＴとＣＫＢは相補的信号なので、ＮＭＯＳトランジスタＭ３およびＭ４はどちらか一方しかオンしない。そのため、差動対回路における貫通電流が発生しなくなる。
Ｍ３とＭ４の間にキャパシタＣを並列に接続し、十分放電して仮想グランドとして機能させれば、Ｍ４がカットオフされた場合でも、Ｍ３が電流源として動作し、「ダイナミック電流源」として動作することとなり、貫通電流のない差動対回路が実現できることとなる。
図３のラッチ回路全体の動作を説明する。クロック信号ＣＫＢが低レベルで、クロック信号ＣＫＴが高レベルのとき、Ｍ９はカットオフ、Ｍ３は導通している。この状態では、Ｍ５，Ｍ１とＭ６，Ｍ２で構成される差動対回路が作動し、差動対回路に対する相補入力信号ＤＴ，ＤＢの出力信号ＱＢ，ＱＴが出力される。クロック信号ＣＫＢが高レベルのときは、Ｍ９は導通しており、クロック信号ＣＫＴによりＭ３はカットオフ状態であるので、Ｍ５，Ｍ７とＭ６，Ｍ８の「負荷・保持部」に２状態で記憶されている状態が、ＱＢ，ＱＴに出力される。
このように、図３のラッチ回路は、図１に示したラッチ回路の通過状態，保持状態と同様の動作を行っている。
なお、図３の回路では、２個のＮＯＴ回路の入出力をリング状（互い違い）に接続し、これらに直列にトランジスタＭ９を接続後、ＶＤＤ／２の電源に接続しているが、これは、電源電圧ＶＤＤとの電位差を得て、２状態のスタティック記憶機能を得るためであり、動作電圧や素子の定数により、必ずしもＶＤＤ／２の電源である必要はない。
このように、図３のラッチ回路は、図１に示したラッチ回路の通過状態，保持状態と同様の動作を行っている。
なお、図３の回路では、２個のＮＯＴ回路の入出力をリング状（互い違い）に接続し、これらに直列にトランジスタＭ９を接続後、ＶＤＤ／２の電源に接続しているが、これは、電源電圧ＶＤＤとの電位差を得て、２状態のスタティック記憶機能を得るためであり、動作電圧や素子の定数により、必ずしもＶＤＤ／２の電源である必要はない。
＜フリップフロップ回路＞
図４は、図３で示したラッチ回路を２段に従属接続してフリップフロップを構成した際の構成図である。
前段のラッチ回路はマスター・ラッチであり、入力の後段のラッチ回路はスレーブ・ラッチである。クロック信号ＣＫＴが低く、それと相補のクロック信号ＣＫＢが高いとき、差動対回路が作動して、マスター・ラッチは通過状態である。クロック信号ＣＫＴが高くなり、それと相補のクロック信号ＣＫＢが低くなると、そのときの状態が、２個のＮＯＴ回路を互いに接続した回路に記憶されて保持され、その出力が、スレーブ・ラッチに入力される。スレーブ・ラッチは通過状態であり、マスター・ラッチに記憶された出力が、差動対回路を介して出力される。そして、クロック信号ＣＫＴが低く、クロック信号ＣＫＢが高くなると、スレーブ・ラッチにその時の入力が記憶・保持され、出力が継続する。
これは、図２で説明したエッジトリガ・フリップフロップと同じ動作である。
図４は、図３で示したラッチ回路を２段に従属接続してフリップフロップを構成した際の構成図である。
前段のラッチ回路はマスター・ラッチであり、入力の後段のラッチ回路はスレーブ・ラッチである。クロック信号ＣＫＴが低く、それと相補のクロック信号ＣＫＢが高いとき、差動対回路が作動して、マスター・ラッチは通過状態である。クロック信号ＣＫＴが高くなり、それと相補のクロック信号ＣＫＢが低くなると、そのときの状態が、２個のＮＯＴ回路を互いに接続した回路に記憶されて保持され、その出力が、スレーブ・ラッチに入力される。スレーブ・ラッチは通過状態であり、マスター・ラッチに記憶された出力が、差動対回路を介して出力される。そして、クロック信号ＣＫＴが低く、クロック信号ＣＫＢが高くなると、スレーブ・ラッチにその時の入力が記憶・保持され、出力が継続する。
これは、図２で説明したエッジトリガ・フリップフロップと同じ動作である。
図４で提案した回路と同等機能のものを従来のＣＭＯＳ回路で実現した場合、遅延時間を３６％に低減、消費電力を６０％に削減、トランジスタ数を８５％に削減できる。すなわち、高速性とコンパクト性を維持したまま、大幅な低消費電力化が達成できる。
このように、回路の基本構成要素として「差動対回路」を活用することで、微小な入力電圧時でも高速スイッチングが可能となる。また、差動対回路は、基本回路を縦に積み上げて構成することで、グランドへ抜ける電流パスを減らせるとともに、複雑な論理演算機能が構成できるため、低電力化を実現するとともに、演算回路の負荷部に記憶機能を付加することで、演算機能と記憶機能の一体化によるコンパクト化を達成している。
さらに、電流パスに容量を挿入すると共に、電流源をクロック制御し、ダイナミック動作する電流源を構成することで、消費電力の大幅な削減を可能としている。すなわち、容量を仮想接地とみなした電流源として動作させることにより、大幅な低消費電力化を達成している。
このように、回路の基本構成要素として「差動対回路」を活用することで、微小な入力電圧時でも高速スイッチングが可能となる。また、差動対回路は、基本回路を縦に積み上げて構成することで、グランドへ抜ける電流パスを減らせるとともに、複雑な論理演算機能が構成できるため、低電力化を実現するとともに、演算回路の負荷部に記憶機能を付加することで、演算機能と記憶機能の一体化によるコンパクト化を達成している。
さらに、電流パスに容量を挿入すると共に、電流源をクロック制御し、ダイナミック動作する電流源を構成することで、消費電力の大幅な削減を可能としている。すなわち、容量を仮想接地とみなした電流源として動作させることにより、大幅な低消費電力化を達成している。
また、フリップフロップは通常、イネーブル信号に同期して動作させるなど各種の制御信号を付加する必要がある。図５（ａ）は、イネーブル信号をフリップフロップに付加した際の機能ブロック図を示す。通常のフリップフロップには、クロック端子にＡＮＤゲートを付加し、非アクティブ時のフリップフロップ内のクロック制御に関わる無駄な消費電力を抑制している（クロック・ゲーティング技術）。このような多機能なフリップフロップを実現する場合、提案の回路では、ＡＮＤゲートを縦続接続せずに、図５（ｂ）のような構成で実現できる。
すなわち、図５（ｂ）において、イネーブル信号ＥＮをゲート端子入力とするＮＭＯＳトランジスタＭＥ１とＭＥ２を、図４に示したフリップフロップ回路に挿入するだけでよい。このように、ＡＮＤゲート単体は通常ＣＭＯＳ回路実現で６個のトランジスタが必要となるのに対し、提案回路では、２個の追加のみで実現できることとなり、コンパクト化が達成できる。このように、イネーブル信号により制御されるトランジスタを組み込むことにより、更なるコンパクト化が可能である。
すなわち、図５（ｂ）において、イネーブル信号ＥＮをゲート端子入力とするＮＭＯＳトランジスタＭＥ１とＭＥ２を、図４に示したフリップフロップ回路に挿入するだけでよい。このように、ＡＮＤゲート単体は通常ＣＭＯＳ回路実現で６個のトランジスタが必要となるのに対し、提案回路では、２個の追加のみで実現できることとなり、コンパクト化が達成できる。このように、イネーブル信号により制御されるトランジスタを組み込むことにより、更なるコンパクト化が可能である。
＜多値ラッチ回路＞
さて、０と１の２状態信号しか用いない２値ラッチ回路だけでなく、提案回路は、電流の多値ラッチ回路の構成にも有用となる。図６は、多値ラッチ回路を実現する上で必須な、入力値の大きさを判定する機能（比較機能）と２レベルラッチ機能を融合した回路構成を示す。
図６において、Ｍ１およびＭ２は差動対回路であるため、本質的に「比較演算機能」を内蔵している。Ｍ２のゲート電圧である参照電圧入力ＶＴに、電流−電圧変換後の入力Ｚに対して、必要な所望のしきい値電圧を設定すれば、しきい値電圧と比較した２レベルの状態（多値の入力がしきい値以上か以下か）が「負荷・保持部」の回路に記憶される。
図６の回路も図３と同様に、定常電流が流れない構成であるため、低消費電力化が達成されている。
図６の電流−電圧変換には、ＰＭＯＳトランジスタを用いている。これは、集積回路においては抵抗を作成するより、面積効率がよいためである。しかしながら、電流−電圧変換は非線形となるため、参照電圧に対しては、非線形性に留意する必要がある。
さて、０と１の２状態信号しか用いない２値ラッチ回路だけでなく、提案回路は、電流の多値ラッチ回路の構成にも有用となる。図６は、多値ラッチ回路を実現する上で必須な、入力値の大きさを判定する機能（比較機能）と２レベルラッチ機能を融合した回路構成を示す。
図６において、Ｍ１およびＭ２は差動対回路であるため、本質的に「比較演算機能」を内蔵している。Ｍ２のゲート電圧である参照電圧入力ＶＴに、電流−電圧変換後の入力Ｚに対して、必要な所望のしきい値電圧を設定すれば、しきい値電圧と比較した２レベルの状態（多値の入力がしきい値以上か以下か）が「負荷・保持部」の回路に記憶される。
図６の回路も図３と同様に、定常電流が流れない構成であるため、低消費電力化が達成されている。
図６の電流−電圧変換には、ＰＭＯＳトランジスタを用いている。これは、集積回路においては抵抗を作成するより、面積効率がよいためである。しかしながら、電流−電圧変換は非線形となるため、参照電圧に対しては、非線形性に留意する必要がある。
＜多値フリップフロップ回路＞
図７（ａ）（ｂ）は、図６のラッチ付多値比較回路を縦続に接続してフリップフロップ機能を内蔵させた多値比較回路である。
図７（ａ）は、エッジトリガ・フリップフロップ回路の機能ブロック図であり、図７（ｂ）は、その詳細回路例である。図４のエッジトリガ・フリップフロップとの違いは、マスター・ラッチの入力側にあるＩ−Ｖ変換回路（電流−電圧変換回路）と、差動対回路の一方に印加されている参照電圧ＶＴである。スレーブ・ラッチは、図４と同じである。
図７（ｂ）において、入力した多値電流Ｚを、クロック信号ＣＫＢが高レベルのときに、電流−電圧変換回路で、対応する電圧に変換した後、差動対回路によって参照電圧ＶＴと比較され、その結果（大小の結果）が、クロック信号ＣＫＴが高レベルのときにマスター・ラッチの負荷・保持部に２値で記憶される。そして、そのときの値が、スレーブ・ラッチの差動対回路を介して、相補２値（ＧＴ，ＧＴ’）として出力される。これは、図４のフリップフロップと同様の動作である。
図７（ａ）（ｂ）は、図６のラッチ付多値比較回路を縦続に接続してフリップフロップ機能を内蔵させた多値比較回路である。
図７（ａ）は、エッジトリガ・フリップフロップ回路の機能ブロック図であり、図７（ｂ）は、その詳細回路例である。図４のエッジトリガ・フリップフロップとの違いは、マスター・ラッチの入力側にあるＩ−Ｖ変換回路（電流−電圧変換回路）と、差動対回路の一方に印加されている参照電圧ＶＴである。スレーブ・ラッチは、図４と同じである。
図７（ｂ）において、入力した多値電流Ｚを、クロック信号ＣＫＢが高レベルのときに、電流−電圧変換回路で、対応する電圧に変換した後、差動対回路によって参照電圧ＶＴと比較され、その結果（大小の結果）が、クロック信号ＣＫＴが高レベルのときにマスター・ラッチの負荷・保持部に２値で記憶される。そして、そのときの値が、スレーブ・ラッチの差動対回路を介して、相補２値（ＧＴ，ＧＴ’）として出力される。これは、図４のフリップフロップと同様の動作である。
＜４値フリップフロップ回路＞
図８−１，図８−２は、図７の基本回路に基づいた４値フリップフロップ回路の構成である。差動対回路を、接続を適宜工夫することで、４状態を２値２ビットで記憶している。
図８−１（ａ）は、４値フリップフロップ回路全体のブロック図である。これで分かるように、４値フリップフロップ回路は、比較して２値に変換して記憶する比較・保持回路と、保持されている２値から多値に変換して多値出力を得る出力生成回路とで構成されている。この比較・保持回路を上述した基本ラッチ回路で構成しているのである。
比較・保持回路の部分のブロック図が図８−１（ｂ）である。図８−１（ｂ）で示すように、２つの比較・保持回路を組み合わせて、多値電流４値の入力信号Ｚを２値の２ビットに変換している。４値を０，１，２，３とすると、それを０．５＜Ｚ＜２．５の場合に１として記憶する回路と、Ｚ＞１．５の場合を１として記憶する回路の２つの回路（２ビット分）を組み合わせて４値を記憶するのである。
その詳細なブロック図を図８−２（ｃ）に、その出力を図８−２（ｄ）に示している。図８−２（ｃ）において、上側のフリップフロップのマスター・ラッチでは、２つの差動対回路で、０．５＜Ｚ＜２．５の場合を検出して、それを保持・記憶し、スレーブ・ラッチに送っている。Ｖ０．５，Ｖ２．５は、電流の多値で０．５，２．５を電流−電圧変換した場合に対応した電圧である。下側のフリップフロップのマスター・ラッチの１つの差動対回路では、１．５＜Ｚの場合を検出して、それを保持・記憶し、スレーブ・ラッチに送っている。
図８−２（ｄ）は、それぞれのスレーブ・ラッチの出力ＧＡ，ＧＡ’とＧＢ，ＧＢ’を示しており、水平軸は、入力した電流の多値（０〜３）であり、垂直軸はそのときに記憶した２値（０，１）である。図８−２（ｄ）に示すように、上側のフリップフロップでは、多値（１，２）のとき１となり、下側のフリップフロップでは多値（２，３）のとき１となる。
図８−２（ｅ）は、図８−２（ｄ）に示されている出力を入力して、多値の電流値Ｑ，Ｑ’を出力する出力生成回路を示している。出力生成回路では、２つの電流源，Ｉ０，２Ｉ０（Ｉ０：単位電流）を、スレーブ・ラッチの出力により加算することで、（０〜３）×Ｉ０の多値の電流を得ている。
図８に示した４値フリップフロップと従来ＣＭＯＳ回路２ビットフリップフロップで構成した場合とを比較した場合、遅延時間を９０％に低減、消費電力を５４％に削減、トランジスタ数は１２６％に増加する。トランジスタ数増加の原因は、出力生成回路に量子化という単純な機能しか持たせていないためである。これをフリップフロップおよびその出力に接続される演算回路という形態を考えたとき、演算回路が加算器等に多機能化されれば、一体化の効果により２値ＣＭＯＳ回路よりトランジスタ数を減少できる。
なお、図８では、４値の多値電流の値を保持する回路構成を示しているが、４値を上回る多値を同様の構成で行うこともできる。この場合、多値に対応して、フリップフロップによるビット数の増加、マスター・ラッチの複数の差動対回路のしきい値電圧の設定、多値に対応する出力生成回路の構成を行う必要がある。
図８−１，図８−２は、図７の基本回路に基づいた４値フリップフロップ回路の構成である。差動対回路を、接続を適宜工夫することで、４状態を２値２ビットで記憶している。
図８−１（ａ）は、４値フリップフロップ回路全体のブロック図である。これで分かるように、４値フリップフロップ回路は、比較して２値に変換して記憶する比較・保持回路と、保持されている２値から多値に変換して多値出力を得る出力生成回路とで構成されている。この比較・保持回路を上述した基本ラッチ回路で構成しているのである。
比較・保持回路の部分のブロック図が図８−１（ｂ）である。図８−１（ｂ）で示すように、２つの比較・保持回路を組み合わせて、多値電流４値の入力信号Ｚを２値の２ビットに変換している。４値を０，１，２，３とすると、それを０．５＜Ｚ＜２．５の場合に１として記憶する回路と、Ｚ＞１．５の場合を１として記憶する回路の２つの回路（２ビット分）を組み合わせて４値を記憶するのである。
その詳細なブロック図を図８−２（ｃ）に、その出力を図８−２（ｄ）に示している。図８−２（ｃ）において、上側のフリップフロップのマスター・ラッチでは、２つの差動対回路で、０．５＜Ｚ＜２．５の場合を検出して、それを保持・記憶し、スレーブ・ラッチに送っている。Ｖ０．５，Ｖ２．５は、電流の多値で０．５，２．５を電流−電圧変換した場合に対応した電圧である。下側のフリップフロップのマスター・ラッチの１つの差動対回路では、１．５＜Ｚの場合を検出して、それを保持・記憶し、スレーブ・ラッチに送っている。
図８−２（ｄ）は、それぞれのスレーブ・ラッチの出力ＧＡ，ＧＡ’とＧＢ，ＧＢ’を示しており、水平軸は、入力した電流の多値（０〜３）であり、垂直軸はそのときに記憶した２値（０，１）である。図８−２（ｄ）に示すように、上側のフリップフロップでは、多値（１，２）のとき１となり、下側のフリップフロップでは多値（２，３）のとき１となる。
図８−２（ｅ）は、図８−２（ｄ）に示されている出力を入力して、多値の電流値Ｑ，Ｑ’を出力する出力生成回路を示している。出力生成回路では、２つの電流源，Ｉ０，２Ｉ０（Ｉ０：単位電流）を、スレーブ・ラッチの出力により加算することで、（０〜３）×Ｉ０の多値の電流を得ている。
図８に示した４値フリップフロップと従来ＣＭＯＳ回路２ビットフリップフロップで構成した場合とを比較した場合、遅延時間を９０％に低減、消費電力を５４％に削減、トランジスタ数は１２６％に増加する。トランジスタ数増加の原因は、出力生成回路に量子化という単純な機能しか持たせていないためである。これをフリップフロップおよびその出力に接続される演算回路という形態を考えたとき、演算回路が加算器等に多機能化されれば、一体化の効果により２値ＣＭＯＳ回路よりトランジスタ数を減少できる。
なお、図８では、４値の多値電流の値を保持する回路構成を示しているが、４値を上回る多値を同様の構成で行うこともできる。この場合、多値に対応して、フリップフロップによるビット数の増加、マスター・ラッチの複数の差動対回路のしきい値電圧の設定、多値に対応する出力生成回路の構成を行う必要がある。
Claims (8)
- ＭＯＳトランジスタを用いた半導体記憶回路であって、
２つのＣＭＯＳＮＯＴ回路の入出力をリング状に接続するとともに、前記２つのＣＭＯＳＮＯＴ回路に直列に接続した、ＭＯＳトランジスタによるスイッチング回路からなる負荷・保持回路と、
前記２つのＣＭＯＳＮＯＴ回路の入出力と接続され、相補の入力信号を入力する２つのＭＯＳトランジスタによる差動対回路と、
直列に接続された２つのＭＯＳトランジスタの間にキャパシタを並列に接続して、前記差動対回路と直列に接続されたダイナミック電流源と
を備え、前記負荷・保持回路のスイッチング回路のＭＯＳトランジスタと、前記電流源を構成する前記２つのＭＯＳトランジスタとには、クロック信号とその相補の信号とを印加し、前記負荷・保持回路と前記差動対回路とは、同時には作動しないことを特徴とする半導体記憶回路。 - 請求項１に記載の半導体記憶回路により構成されたマスター・ラッチ回路と、請求項１に記載の半導体記憶回路により構成されたスレーブ・ラッチ回路とを従属接続し、
前記マスター・ラッチ回路への入力信号を、前記クロック信号により保持して、スレーブ・ラッチ回路から出力する、フリップフロップの半導体記憶回路。 - 請求項２記載のフリップフロップの半導体記憶回路において、
前記マスター・ラッチ回路及びスレーブ・ラッチ回路のダイナミック電流源と直列に、それぞれＭＯＳトランジスタによるスイッチング回路を接続し、該スイッチング回路にイネーブル信号を印加する、フリップフロップの半導体記憶回路。 - ＭＯＳトランジスタを用いた半導体記憶回路であって、
２つのＣＭＯＳＮＯＴ回路の入出力をリング状に接続するとともに、前記２つのＣＭＯＳＮＯＴ回路に直列に接続した、ＭＯＳトランジスタによるスイッチング回路からなる負荷・保持回路と、
前記２つのＣＭＯＳＮＯＴ回路の入出力と接続され、２つのＭＯＳトランジスタによる１又は複数の差動対回路と、
前記差動対回路の１方の入力に接続され、多値の電流を入力して、電流−電圧変換を行う電流−電圧変換回路と、
直列に接続された２つのＭＯＳトランジスタの間にキャパシタを並列に接続して、前記差動対回路と直列に接続されたダイナミック電流源と
を備え、前記１又は複数の差動対回路の他の１方の入力に、多値の電流を２値に変換するためのしきい値電圧を印加し、
前記負荷・保持回路のスイッチング回路のＭＯＳトランジスタと、前記ダイナミック電流源を構成する前記２つのＭＯＳトランジスタとには、クロック信号とその相補の信号とを印加し、
前記負荷・保持回路と前記差動対回路とは、同時には作動せず、多値を２値として記憶することを特徴とする半導体記憶回路。 - 請求項４に記載の半導体記憶回路により構成されたマスター・ラッチ回路と、請求項１に記載の半導体記憶回路により構成されたスレーブ・ラッチ回路とを従属接続し、
前記マスター・ラッチ回路の多値入力信号を、前記クロック信号により、２値として保持して出力することを特徴とする、フリップフロップの半導体記憶回路。 - 請求項５に記載されたフリップフロップの半導体記憶回路を、１つの電流−電圧変換回路を共有して複数並列に接続して、該電流−電圧変換回路に多値の電流を入力し、
前記複数フリップフロップの出力に応じて多値の電流を生成する出力生成回路を接続し、
多値を複数ビットの２値に変換して保持して多値を出力する、多値フリップフロップの半導体記憶回路。 - 入出力する多値は（０，１，２，３）の４値であり、複数のフリップフロップの半導体記憶回路は２つであり、２ビットで４値を保持・出力する、請求項６に記載された多値フリップフロップの半導体記憶回路において、
ある１つのフリップフロップのマスター・ラッチの差動対回路は２つであり、該２つの差動対回路にしきい値電圧を設定して、該フリップフロップでは４値の１，２のとき１を記憶し、
他のフリップフロップのマスター・ラッチの差動対回路は１つであり、該差動対回路にしきい値電圧を設定して、該フリップフロップでは４値の２以上のとき１を記憶する多値の半導体記憶回路。 - 請求項１〜７に記載の半導体記憶回路において、
前記負荷・保持回路は、電源と、前記電源より電圧が低い他の電圧とに接続され、前記ダイナミック電流源は、接地されていることを特徴とする半導体記憶回路。
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Citations (2)
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| JPH01160209A (ja) * | 1987-12-17 | 1989-06-23 | Nec Ic Microcomput Syst Ltd | Ｒｓフリップフロップ回路 |
| JPH0832414A (ja) * | 1994-07-11 | 1996-02-02 | Internatl Business Mach Corp <Ibm> | 単一位相クロックによって作動する走査可能なマスタ／スレーブ・ラッチ |
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| US20040036541A1 (en) * | 2002-08-26 | 2004-02-26 | Fang Sher Jiun | Differential CMOS latch and digital quadrature LO generator using same |
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| JPH0832414A (ja) * | 1994-07-11 | 1996-02-02 | Internatl Business Mach Corp <Ibm> | 単一位相クロックによって作動する走査可能なマスタ／スレーブ・ラッチ |
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