JPH01160209A - Ｒｓフリップフロップ回路 - Google Patents
Ｒｓフリップフロップ回路Info
- Publication number
- JPH01160209A JPH01160209A JP62320359A JP32035987A JPH01160209A JP H01160209 A JPH01160209 A JP H01160209A JP 62320359 A JP62320359 A JP 62320359A JP 32035987 A JP32035987 A JP 32035987A JP H01160209 A JPH01160209 A JP H01160209A
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- transistor
- point
- high level
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 5
- 238000005265 energy consumption Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000881 depressing effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＲＳフリップ７０ツブ回路に関するものである
。
。
従来、ＲＳＳフリップフロラ回路はセット、もしくはリ
セットされた状態をフリップフロップ回路により判定し
、１段の負荷回路を利用して電源からの電位供給により
状態を保持する形式となっている。以下に代表的な従来
例の回路図として第３図及びその動作タイミングを第４
図に示し説明する。
セットされた状態をフリップフロップ回路により判定し
、１段の負荷回路を利用して電源からの電位供給により
状態を保持する形式となっている。以下に代表的な従来
例の回路図として第３図及びその動作タイミングを第４
図に示し説明する。
第３図の従来の回路は、フリップ７０ツブを構成する第
１及び第２のトランジスタｑ及びものコモンソースを接
地電位とし、第１及び第２のトランジスタＱ１及びもの
ドレインと電源との間に夫々第１及び第２の高抵抗Ｒ１
及び烏を接続し、電源とＧＮＤ間に直列に接続した第７
及び第８のトランジスタ並びに第９及び第１０のトラン
ジスタを夫々第１及び第２のトランジスタのドレイン側
に接続し、それらの接続点Ｅ及びＦより出力信号ｅ及び
ｆを発生させる構成となっていた。
１及び第２のトランジスタｑ及びものコモンソースを接
地電位とし、第１及び第２のトランジスタＱ１及びもの
ドレインと電源との間に夫々第１及び第２の高抵抗Ｒ１
及び烏を接続し、電源とＧＮＤ間に直列に接続した第７
及び第８のトランジスタ並びに第９及び第１０のトラン
ジスタを夫々第１及び第２のトランジスタのドレイン側
に接続し、それらの接続点Ｅ及びＦより出力信号ｅ及び
ｆを発生させる構成となっていた。
さて、この回路において、第１のトランジスタのドレイ
ン側８点がハイレベル、第２のトランジスタのドレイン
側Ｆ点がロウレベルの状態を保持している場合に於いて
、第７及び第１０のトランジスタに入力するリセット信
号ψＲｓｅｔをハイレベルとすることにより、それぞれ
Ｅ点がハイレベルカラロウレベルへＦ点がロウレベルか
らハイレベルへと変化する。つまり、Ｅ点に於いては第
１のトランジスタがＯＦＦ状態になっている為、第１の
抵抗Ｒ１の電源から第８のトランジスタ間と、出力Ｅ点
のハイレベル間で電流が流れ、Ｅ点の電位が決定される
。
ン側８点がハイレベル、第２のトランジスタのドレイン
側Ｆ点がロウレベルの状態を保持している場合に於いて
、第７及び第１０のトランジスタに入力するリセット信
号ψＲｓｅｔをハイレベルとすることにより、それぞれ
Ｅ点がハイレベルカラロウレベルへＦ点がロウレベルか
らハイレベルへと変化する。つまり、Ｅ点に於いては第
１のトランジスタがＯＦＦ状態になっている為、第１の
抵抗Ｒ１の電源から第８のトランジスタ間と、出力Ｅ点
のハイレベル間で電流が流れ、Ｅ点の電位が決定される
。
又、Ｆ点に於いては、第２のトランジスタもがＯＮ状態
になっている為、第２の抵抗Ｒ２の電源から一方は出力
Ｆ点のロウレベル間で電流が流れるが、いずれＥ点がハ
イレベルからロウレベル変化する事で、第２のトランジ
スタもがＯＦＦ状態になることによってＦ点の電位が決
定される。この状態で、リセット信号ψＲｓｅｔがハイ
レベルからロウレベルへ変化するが、Ｆ点のハイレベル
は第２の抵抗島の電源より電位を供給される為、第１の
トランジスタＱ１がＯＮ状態を保持し、結局Ｅ点のロウ
レベル及びハイレベルを保持する事が出来る。
になっている為、第２の抵抗Ｒ２の電源から一方は出力
Ｆ点のロウレベル間で電流が流れるが、いずれＥ点がハ
イレベルからロウレベル変化する事で、第２のトランジ
スタもがＯＦＦ状態になることによってＦ点の電位が決
定される。この状態で、リセット信号ψＲｓｅｔがハイ
レベルからロウレベルへ変化するが、Ｆ点のハイレベル
は第２の抵抗島の電源より電位を供給される為、第１の
トランジスタＱ１がＯＮ状態を保持し、結局Ｅ点のロウ
レベル及びハイレベルを保持する事が出来る。
以上紹介した以外に本、第５図に示す様なデプレッショ
ントランジスタＱ１ｔ、Ｑｌｇで構成する場合及び第６
図に示す様なエンハンスメントトランジスタＱｓｓｔ
Ｑ１４で構成する場合も同様な動作をする事は明白であ
る。
ントランジスタＱ１ｔ、Ｑｌｇで構成する場合及び第６
図に示す様なエンハンスメントトランジスタＱｓｓｔ
Ｑ１４で構成する場合も同様な動作をする事は明白であ
る。
上述した従来のＲＳフリップフロップ回路は、データの
保持に負衝回路を利用している為、データの保持時には
常に電源と接地電位間に電流が流れる状態が出来ること
から、消費電流が大きくなってしまうという欠点があり
、またデイプレッジ嘗ントランジスタ、又は、ポリシリ
コン抵抗を利用している為、プロセスが複雑でコストが
低減できないという欠点がある。
保持に負衝回路を利用している為、データの保持時には
常に電源と接地電位間に電流が流れる状態が出来ること
から、消費電流が大きくなってしまうという欠点があり
、またデイプレッジ嘗ントランジスタ、又は、ポリシリ
コン抵抗を利用している為、プロセスが複雑でコストが
低減できないという欠点がある。
本発明のＲＳフリップフロップ回路の構成は、フリップ
フロップを構成する第１及び第２のトランジスタのコモ
ンリースを接地電位とし、前記第１のトランジスタのド
レインと電源との間に第３及び第４のトランジスタの直
列回路を接続し、前記第３のトランジスタのゲートには
第１のコントロール信号を、また前記第４のトランジス
タには前記第１のコントロール信号とは逆相の第２のコ
ントロール信号を夫々接続し、また前記第２のトランジ
スタのドレインと電源との間に第５及び第６のトランジ
スタの直列回路を接続し、前記第５のトランジスタのゲ
ートには前記第１のフントロール信号を、また前記第４
のトランジスタには前記第２のコントロール信号を夫々
接続し、前記第３及び第４のトランジスタ並びに前記第
５及び第６のトランジスタの接続部に他端を固定電位に
接続した第１及び第２のプンデンサを夫々接続し、電源
と接地電位間に直列に接続した第７及び第８のトランジ
スタ並びに第９及び第１０のトランジスタの接続点を前
記第１及び第２のトランジスタのドレインに夫々接続し
、前記第７及び第１Ｏのトランジスタのゲートにセット
信号を、また前記第８及び第９のトランジスタにリセッ
ト信号を夫々接続したことを特徴としている。
フロップを構成する第１及び第２のトランジスタのコモ
ンリースを接地電位とし、前記第１のトランジスタのド
レインと電源との間に第３及び第４のトランジスタの直
列回路を接続し、前記第３のトランジスタのゲートには
第１のコントロール信号を、また前記第４のトランジス
タには前記第１のコントロール信号とは逆相の第２のコ
ントロール信号を夫々接続し、また前記第２のトランジ
スタのドレインと電源との間に第５及び第６のトランジ
スタの直列回路を接続し、前記第５のトランジスタのゲ
ートには前記第１のフントロール信号を、また前記第４
のトランジスタには前記第２のコントロール信号を夫々
接続し、前記第３及び第４のトランジスタ並びに前記第
５及び第６のトランジスタの接続部に他端を固定電位に
接続した第１及び第２のプンデンサを夫々接続し、電源
と接地電位間に直列に接続した第７及び第８のトランジ
スタ並びに第９及び第１０のトランジスタの接続点を前
記第１及び第２のトランジスタのドレインに夫々接続し
、前記第７及び第１Ｏのトランジスタのゲートにセット
信号を、また前記第８及び第９のトランジスタにリセッ
ト信号を夫々接続したことを特徴としている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図、第２図は第１図の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
まず、イニシャル状態として、第１のコントロ−ル信号
ψがハイレベル、第２のコントロール信号Φがロウレベ
ルの時、第３及び第４のトランジスタも及びもの接続黒
人並びに第５及び第６のトランジスタも及びもの接続点
Ｂに夫々接続された第１及び第２のコンデンサＣ鳳及び
ＣＩは、ハイレベルに充電されている。また、この時、
フリップフロップを構成する第１及び第２のトランジス
タも及びものドレイン側と第４及び第６のトランジスタ
も及び偽を夫々接続した０点及びＤ点の電位は各々ハイ
レベル及びロウレベルを保持していたとする。この場合
、第１のトランジスタＱｌがＯＦＦ状態、第２のトラン
ジスタもはＯＮ状態にある。
ψがハイレベル、第２のコントロール信号Φがロウレベ
ルの時、第３及び第４のトランジスタも及びもの接続黒
人並びに第５及び第６のトランジスタも及びもの接続点
Ｂに夫々接続された第１及び第２のコンデンサＣ鳳及び
ＣＩは、ハイレベルに充電されている。また、この時、
フリップフロップを構成する第１及び第２のトランジス
タも及びものドレイン側と第４及び第６のトランジスタ
も及び偽を夫々接続した０点及びＤ点の電位は各々ハイ
レベル及びロウレベルを保持していたとする。この場合
、第１のトランジスタＱｌがＯＦＦ状態、第２のトラン
ジスタもはＯＮ状態にある。
次に、リセット信号ψＲｓｅｔをハイレベルとすること
で、０点がハイレベルからロウレベルへ、またＤ点がロ
ウレベルからハイレベルへそれぞれ変化する。つまり、
第１のトランジスタらはＯＦＦ状態からＯＮ状態へ、ま
九第２のトランジスタらはＯＮ状態からＯＦＦ状態へと
変化する。この状態で、コントロール信号φがハイレベ
ルからロウレベルへ、またΦがロウレベルからハイレベ
ルへ変化する事で、それぞれ第４及び第６のトランジス
タがＯＮ状態となり、第１のコンデンサＣＩのハイレベ
ルは第４のトランジスタらを介してロウレベルとなり、
それぞれ人魚はロウレベル、またＢ点はハイレベルが決
定される。
で、０点がハイレベルからロウレベルへ、またＤ点がロ
ウレベルからハイレベルへそれぞれ変化する。つまり、
第１のトランジスタらはＯＦＦ状態からＯＮ状態へ、ま
九第２のトランジスタらはＯＮ状態からＯＦＦ状態へと
変化する。この状態で、コントロール信号φがハイレベ
ルからロウレベルへ、またΦがロウレベルからハイレベ
ルへ変化する事で、それぞれ第４及び第６のトランジス
タがＯＮ状態となり、第１のコンデンサＣＩのハイレベ
ルは第４のトランジスタらを介してロウレベルとなり、
それぞれ人魚はロウレベル、またＢ点はハイレベルが決
定される。
そして、リセット信号φＲｓｅｔがハイレベルからロウ
レベルへ変化するが、おのおのの電位は保持されたまま
となる。つまり、第２のコンデンサＣ２のハイレベルは
Ｂ点と第６のトランジスタを介し、Ｄ点を経由して、第
１のトランジスタＱ！のＯＮ状態を保持する。この事で
０点はロウレベルを保持し、第２のトランジスタ１はＯ
ＦＦ状態のままとなり、結局、書込みデータである０点
のロウレベル及びＤ点のハイレベルを保持する事が出来
る。
レベルへ変化するが、おのおのの電位は保持されたまま
となる。つまり、第２のコンデンサＣ２のハイレベルは
Ｂ点と第６のトランジスタを介し、Ｄ点を経由して、第
１のトランジスタＱ！のＯＮ状態を保持する。この事で
０点はロウレベルを保持し、第２のトランジスタ１はＯ
ＦＦ状態のままとなり、結局、書込みデータである０点
のロウレベル及びＤ点のハイレベルを保持する事が出来
る。
以上の説明で明らかな如く、本発明のＲＳフリップ７０
ツブ回路によれば、常に電源と接地電位間に電流を流す
という事がなくなるため、消費電流が少なくなるという
効果がある。
ツブ回路によれば、常に電源と接地電位間に電流を流す
という事がなくなるため、消費電流が少なくなるという
効果がある。
第１図は本発明の一実施例のＲＳフリ、プフロップ回路
図、第２図は第１図の動作を示すタイミング図、第３図
は従来のＲ８，！ツブ７０ツブ回路の負荷回路にポリシ
リコン抵抗を利用した回路図、第４図は第３図の動作を
示すタイミング図、第５図は第３図のポリシリコン抵抗
の賓わりにディプレッシッントランジスタを利用した回
路図、第６図は第３図のポリ抵抗をＮチャネルのトラン
ジスタを利用した回路図である。 Ｑ１〜Ｑｌ（１・＝ ” ）ランジスタ、Ｑｔｔｔ Ｑ
１２ ＝” ””デイプレッジＭ／トランジスタ、Ｑｔ
ｓ＋ Ｑ１４・旧・・エンハンスメントトランジスタ、
Ｒ１，Ｒ，・・・・・・ポリシリコン抵抗。 代理人 弁理士 内 原 音 γ４図
図、第２図は第１図の動作を示すタイミング図、第３図
は従来のＲ８，！ツブ７０ツブ回路の負荷回路にポリシ
リコン抵抗を利用した回路図、第４図は第３図の動作を
示すタイミング図、第５図は第３図のポリシリコン抵抗
の賓わりにディプレッシッントランジスタを利用した回
路図、第６図は第３図のポリ抵抗をＮチャネルのトラン
ジスタを利用した回路図である。 Ｑ１〜Ｑｌ（１・＝ ” ）ランジスタ、Ｑｔｔｔ Ｑ
１２ ＝” ””デイプレッジＭ／トランジスタ、Ｑｔ
ｓ＋ Ｑ１４・旧・・エンハンスメントトランジスタ、
Ｒ１，Ｒ，・・・・・・ポリシリコン抵抗。 代理人 弁理士 内 原 音 γ４図
Claims (1)
- フリップフロップを構成する第１及び第２のトランジス
タのコモンリースを接地電位とし、前記第１のトランジ
スタのドレインと電源との間に第３及び第４のトランジ
スタの直列回路を接続し、前記第３のトランジスタのゲ
ートには第１のコントロール信号を、また前記第４のト
ランジスタには前記第１のコントロール信号とは逆相の
第２のコントロール信号を夫々接続し、また前記第２の
トランジスタのドレインと電源との間に第５及び第６の
トランジスタの直列回路を接続し、前記第５のトランジ
スタのゲートには前記第１のコントロール信号を、また
前記第４のトランジスタには前記第２のコントロール信
号を夫々接続し、前記第３及び第４のトランジスタ並び
に前記第５及び第６のトランジスタの接続部に他端を固
定電位に接続した第１及び第２のコンデンサを夫々接続
し、電源と接地電位間に直列に接続した第７及び第８の
トランジスタ並びに第９及び第１０のトランジスタの接
続点を前記第１及び第２のトランジスタのドレインに夫
々接続し、前記第７及び第１０のトランジスタのゲート
にセット信号を、また前記第８と第９のトランジスタの
ゲートにリセット信号を夫々接続したことを特徴とする
ＲＳフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320359A JPH01160209A (ja) | 1987-12-17 | 1987-12-17 | Ｒｓフリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320359A JPH01160209A (ja) | 1987-12-17 | 1987-12-17 | Ｒｓフリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01160209A true JPH01160209A (ja) | 1989-06-23 |
Family
ID=18120595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62320359A Pending JPH01160209A (ja) | 1987-12-17 | 1987-12-17 | Ｒｓフリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01160209A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007023727A1 (ja) * | 2005-08-23 | 2007-03-01 | Tohoku University | 半導体記憶回路 |
| JP2011514701A (ja) * | 2008-04-29 | 2011-05-06 | シャープ株式会社 | デジタル論理回路、シフトレジスタ、およびアクティブマトリクス装置 |
-
1987
- 1987-12-17 JP JP62320359A patent/JPH01160209A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007023727A1 (ja) * | 2005-08-23 | 2007-03-01 | Tohoku University | 半導体記憶回路 |
| JP4862161B2 (ja) * | 2005-08-23 | 2012-01-25 | 国立大学法人東北大学 | 半導体記憶回路 |
| JP2011514701A (ja) * | 2008-04-29 | 2011-05-06 | シャープ株式会社 | デジタル論理回路、シフトレジスタ、およびアクティブマトリクス装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04242317A (ja) | レベル変換回路 | |
| JPS6226604B2 (ja) | ||
| JPS6045512B2 (ja) | ダイナミック型シフトレジスタ回路 | |
| JPH01160209A (ja) | Ｒｓフリップフロップ回路 | |
| JPS62117410A (ja) | フリツプフロツプ | |
| US6307416B1 (en) | Integrated circuit for producing two output clock signals at levels which do not overlap in time | |
| JPS62135013A (ja) | 出力回路 | |
| JPS594890B2 (ja) | デイジタル回路 | |
| JPS61252707A (ja) | ラツチ回路 | |
| JPH0326105A (ja) | フリップフロップ回路 | |
| JPH098644A (ja) | 論理＆レベル変換回路及び半導体装置 | |
| JPH02266609A (ja) | セット・リセット式フリップフロップ回路 | |
| JPH02159118A (ja) | 出力回路 | |
| JPH05145385A (ja) | Ｃｍｏｓ出力バツフア回路 | |
| JPS61247123A (ja) | ３値出力回路 | |
| JPH02135815A (ja) | 高低いずれかのレベルにおいて互いに重なりのない２相の論理信号を生じる回路 | |
| JPS6390916A (ja) | アナログスイツチ | |
| JPS6170814A (ja) | フリツプフロツプ | |
| JPS6153814A (ja) | ラツチ回路 | |
| JPH0368567B2 (ja) | ||
| JPH0347609B2 (ja) | ||
| JPH01165218A (ja) | フリップフロップ回路 | |
| JPS6337645A (ja) | 半導体回路 | |
| JPH03123217A (ja) | パワーオン・リセット回路 | |
| JPH04196618A (ja) | セレクタ回路 |