WO2007023727A1 - 半導体記憶回路 - Google Patents

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WO2007023727A1
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flip
semiconductor memory
input
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Takahiro Hanyu
Akira Mochizuki
Hirokatsu Shirahama
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Tohoku University
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type
    • H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors

Definitions

  • a latch circuit is an essential basic component as a temporary storage element in a semiconductor integrated circuit, and is required to have a high-speed switching capability and low power consumption.
  • the present invention relates to this technical field and relates to a configuration of a semiconductor latch circuit having both high speed and low power consumption as compared with a configuration based on a conventional CMOS circuit technology.
  • CMOS circuits are inherently “complementary switch operation” with PMOS and NMOS transistors, and are therefore suitable for low power consumption without through current.
  • the operating frequency of the circuit increases, when the signal input is transitioning from 0 to 1 (or 1 to 0), the PMOS and NMOS transistors are both “switch-on”, and the power supply voltage is also released to ground.
  • a large current called “current” flows, resulting in significant power consumption.
  • this problem has only been dealt with indirectly such as "do not operate at a very high frequency", and an essential problem solving method has been desired.
  • FIG. 1 (a) shows a latch circuit based on CMOS circuit technology.
  • the operation timing chart is shown in Fig. 1 (b).
  • a CMOS NOT circuit (indicated as INV in the figure!) Is a CMOS type.
  • CMOS NOT circuits INV1, INV2, INV3 and transfer gates TG1, TG2 are combined to form a latch circuit.
  • Complementary clock signals CKB and CKT are generated from the gate signal G that controls the transfer gate by connecting CMOS NOT circuits in series, and applied to the transfer gates TG1 and TG2 so that they operate in reverse.
  • this latch circuit When the signal G is high (high level), the transfer gate TG1 is opened, the transfer gate TG2 is closed, the latch circuit is “passed” (T: Though), and the signal D input to the latch circuit is the output signal Q Is output as When the signal G is low (low level), the transfer gate TG1 is closed and the transfer gate TG2 is opened, and the state of the latch circuit at the time of change is “held” (H: Hold) and output as the output signal Q .
  • FIG. 2 (a) is an operation timing chart of the flip-flop.
  • FIG. 2 (a) The operation of FIG. 2 (a) will be described with reference to the timing chart of FIG. 2 (b).
  • the input gate D is input when the clock signal C is low, as shown in the master latch in the previous stage in Fig. 2 (a).
  • the master 'latch state is maintained and its output is the output signal Q because the subsequent slave's latch is passing.
  • the slave 'latch state is maintained and the output signal Q continues to be output in the same way. Then, it is input to the master 'latch in the previous stage.
  • the input signal D when the clock signal C changes to a high level even at a low level is input to the flip-flop. This is the operation of the flip-flop.
  • CMOS NOT circuit As shown in Fig. 1 (a) and Fig. 2 (a), a CMOS NOT circuit is used as a component in the realization of a CMOS circuit. For this reason, when the latch circuit and the flip-flop circuit are operated at high speed, a large number of through current paths exist in these CMOS NOT circuits, and the power consumption increases remarkably. Disclosure of the invention
  • a “differential pair circuit” As a circuit configuration capable of realizing a switching operation faster than a CMOS circuit, a “differential pair circuit” has been conventionally known. This connects the source terminals of two NMOS transistors to each other and adds a current source to that part.
  • the input signal has a circuit configuration in which complementary voltages are applied to the gate terminals of the two NMOS transistors. With this configuration, the transistor on the large voltage input side is turned on, and the gate switching operation is performed.
  • the differential pair circuit the voltage amplitude required for the switching operation is extremely small (about 0.3V) compared to the CMOS circuit, so switching at higher speed is possible. While doing
  • an object of the present invention is to realize a compact circuit that eliminates the problems of the CMOS circuit described above by using a differential pair circuit.
  • the present invention is a semiconductor memory circuit using MOS transistors, in which input / output of two CMOSNOT circuits are connected in a ring shape, and the two CMOSNOT circuits are connected to the two CMOSNOT circuits.
  • a load 'holding circuit consisting of a switching circuit using MOS transistors connected in series and a differential pair circuit consisting of two MOS transistors connected to the input and output of the two CMOSNOT circuits and receiving complementary input signals are connected in series.
  • a capacitor is connected in parallel between the two connected MOS transistors to connect the differential pair circuit.
  • a dynamic current source connected in series with the circuit, the MOS transistor of the switching circuit of the load holding circuit, and the two MOS transistors constituting the current source include a clock signal and its complementary signal The load 'holding circuit and the differential pair circuit do not operate simultaneously.
  • the master latch circuit configured by the semiconductor memory circuit described above and the slave latch circuit configured by the semiconductor memory circuit are connected in cascade, and the input signal to the master latch circuit is held by the clock signal.
  • the flip-flop circuit that outputs from the slave latch circuit is also the present invention.
  • a flip-flop circuit with an enable terminal can be provided in which a switching circuit using MOS transistors is connected in series with the dynamic current source of the master latch circuit and the slave latch circuit, and an enable signal is applied to the switching circuit.
  • the input and output of the two CMOSNOT circuits are connected in a ring shape, and the load 'holding circuit comprising a switching circuit composed of MOS transistors connected in series to the two CMOSNOT circuits, and the input and output of the two CMOSNOT circuits Connected to one or more differential pair circuits by two MOS transistors and one input of the differential pair circuit. Inputs multi-valued current to perform current-voltage conversion.
  • the other one input is applied with a threshold voltage for converting a multi-value current into a binary value, and the MOS transistor of the switching circuit of the load holding circuit and the dynamic current source are configured.
  • the clock signal and its complementary signal are applied to the two MOS transistors, and the load holding circuit and the differential pair circuit do not operate at the same time, and store multiple values as binary values.
  • a multi-value input semiconductor memory circuit can also be used.
  • the master 'latch circuit composed of the multi-value input semiconductor memory circuit and the slave' latch circuit composed of the binary input semiconductor memory circuit are connected in cascade, and the multi-value input of the master 'latch circuit
  • a flip-flop circuit that holds and outputs a signal as a binary value by the clock signal can also be used.
  • a plurality of the flip-flop circuits described above are connected in parallel by sharing one current-voltage conversion circuit, a multi-value current is input to the current-voltage conversion circuit, and a multi-value current is input according to the output of the plurality of flip-flops.
  • the multi-values to be input / output are the four values (0, 1, 2, 3), the number of multiple flip-flop circuits is two, and the above-mentioned multi-value flip-flop circuit that holds and outputs four values with two bits. Then, there are two differential pair circuits in a master flip-flop of one flip-flop, and a threshold voltage is set in the two differential pair circuits. 1 is memorized, and the master 'latch of the other flip-flop has one differential pair circuit, and a threshold voltage is set in the differential pair circuit. In this case, 1 should be memorized.
  • the load 'holding circuit described above may be connected to a power source and another voltage lower in voltage than the power source, and the dynamic current source may be grounded.
  • the above-described configuration uses a "differential pair circuit" as a basic component of the circuit, thereby enabling high-speed switching even at a very small input voltage.
  • a differential pair circuit vertically stacked, it is possible to reduce the current path to the ground and to configure a complicated logical operation function. Therefore, a significant reduction in power consumption can be achieved while maintaining high speed and compactness.
  • the power consumption can be significantly reduced.
  • FIG. 1 is an example of a latch circuit realized by a conventional CMOS.
  • A Circuit diagram
  • B Time chart
  • FIG. 2 An example of a conventional flip-flop circuit using the latch circuit of FIG.
  • A Circuit diagram
  • FIG. 3 An example of a latch circuit realized by the differential pair circuit of the present invention.
  • FIG. 4 is an example of a flip-flop circuit using the latch circuit of FIG.
  • FIG. 5 is an example of a flip-flop circuit with enable.
  • A Conventional implementation block diagram
  • b Conventional implementation block diagram
  • FIG. 6 is an example of a multi-value comparison circuit with a latch.
  • FIG. 7 shows an example of a multi-value comparison circuit with an edge trigger flip-flop.
  • A Functional block diagram
  • b Detailed circuit diagram
  • FIG. 8-2 This is an example of a 4-value edge trigger flip-flop circuit.
  • C A detailed block diagram of the comparison 'holding circuit part, (d) a detailed circuit diagram of the output generation circuit, and (e) an output signal of the comparison' holding circuit.
  • a configuration of a latch circuit based on a differential pair circuit is proposed.
  • a switching operation faster than the CMOS circuit described above is realized.
  • a circuit block that realizes each function of memory 'operation' control is arranged on one current path. Proposed configuration.
  • FIG. 3 shows an example of a latch circuit according to the present invention.
  • the differential pair circuit consists of NMOS transistors Ml and M2 (DT and DB are complementary input signals).
  • the PMOS transistors M5 and M6 function as a load resistance in the differential pair circuit.
  • the PMOS transistor M5 and NMOS transistor M7, and the PMOS transistor M6 and NMOS transistor M8 have the same configuration as the CMOS NOT circuit. By connecting the input and output of these two NOT circuits in a ring shape, the two-state static storage function and the function of amplifying the input potential difference are executed simultaneously. Furthermore, since M5 and M6 also function as the load resistance of the differential pair circuit, this part operates as a “load 'holding circuit”.
  • the clock signals CKT and CKB are complementary signals similar to those in FIG.
  • a capacitor C is connected in parallel between M3 and M4 and fully discharged to function as a virtual ground, even if M4 is cut off, M3 operates as a current source, and a ⁇ dynamic current source '' As a result, a differential pair circuit without a through current can be realized.
  • the latch circuit of FIG. 3 performs the same operation as the passing state and holding state of the latch circuit shown in FIG.
  • FIG. 4 is a configuration diagram when the flip-flop is configured by connecting the latch circuit shown in FIG. 3 in two stages.
  • the latch circuit at the front stage is a master 'latch
  • the latch circuit at the rear stage of the input is a slave' latch.
  • the differential pair circuit is activated and the master latch is in the pass state.
  • the clock signal CKT goes high and the complementary clock signal CKB goes low
  • the current state is stored and held in a circuit that connects two NOT circuits together, and the output is input to the slave 'latch. Is done.
  • the slave 'latch is in the passing state, and the output stored in the master' latch is output via the differential pair circuit.
  • the clock signal CKB becomes low and the clock signal CKB becomes high
  • the current input is held in the slave 'latch' and the output continues. This is the same operation as the edge trigger 'flip-flop described in FIG.
  • the delay time can be reduced to 36%, the power consumption can be reduced to 60%, and the number of transistors can be reduced to 85%. In other words, a significant reduction in power consumption can be achieved while maintaining high speed and compactness.By utilizing the “differential pair circuit” as a basic component of the circuit in this way, even at a small input voltage, High-speed switching is possible.
  • the differential pair circuit is constructed by stacking the basic circuits vertically, so that the current nose that goes to the ground can be reduced, and a complex logical operation function can be configured. By adding a memory function to the load section of the arithmetic circuit, an external function that combines the arithmetic function and the memory function is achieved.
  • FIG. 5 (a) shows a functional block diagram when the enable signal is added to the flip-flop.
  • an AND gate is attached to the clock terminal to suppress unnecessary power consumption related to clock control in the flip-flop when inactive (clock gating technology).
  • Such a versatile flip-flow In the proposed circuit, the configuration shown in Fig. 5 (b) can be achieved without cascading AND gates.
  • the NMOS transistors ME1 and ME2 having the enable signal EN as the gate terminal input need only be inserted into the flip-flop circuit shown in FIG.
  • an AND gate alone usually requires six transistors to realize a CMOS circuit, whereas the proposed circuit can be realized by adding only two transistors, thereby achieving compactness.
  • by incorporating a transistor controlled by the enable signal further compactness is possible.
  • Figure 6 shows a circuit configuration that combines the function to determine the magnitude of the input value (comparison function) and the two-level latch function, which is essential for realizing a multi-level latch circuit.
  • Ml and M2 are differential pair circuits, so they inherently have a “comparison operation function”.
  • the reference voltage input V which is the gate voltage of M2, is applied to the current-voltage converted
  • the desired threshold voltage is set for the input z, it is compared with the threshold voltage.
  • the circuit in Fig. 6 has a configuration in which a steady current does not flow, thus achieving low power consumption.
  • a PMOS transistor is used for the current-voltage conversion in FIG. This is because integrated circuits are more area efficient than creating resistors. However, since current-voltage conversion is nonlinear, it is necessary to pay attention to the nonlinearity with respect to the reference voltage.
  • Figures 7 (a) and 7 (b) are multi-value comparison circuits that incorporate the flip-flop function by connecting the multi-value comparison circuits with latches in Fig. 6 in cascade.
  • Figure 7 (a) is a functional block diagram of the edge trigger 'flip-flop circuit
  • Figure 7 (b) It is the detailed circuit example.
  • the difference from the edge-triggered flip-flop in Figure 4 is the IV conversion circuit (current-voltage conversion circuit) on the input side of the master 1 latch and the reference voltage V applied to one of the differential pair circuit. .
  • the slave 'latch is the same as in Figure 4.
  • the input multi-valued current Z is converted to the corresponding voltage by the current-voltage conversion circuit when the clock signal CKB is high, and then compared with the reference voltage V by the differential pair circuit.
  • the clock signal CKT is high, the result (large or small)
  • Figures 8-1 and 8-2 show the configuration of a four-value flip-flop circuit based on the basic circuit of Figure 7.
  • Figure 8-1 (a) is a block diagram of the entire four-value flip-flop circuit in which the four states are memorized in two values and two bits by appropriately devising the connection of the differential pair circuit.
  • the four-value flip-flop circuit compares and holds the comparison and storage to the binary value, and the generated binary value to generate the multi-value output by converting the binary value to the multi-value. It consists of a circuit.
  • This comparison / holding circuit is constituted by the basic latch circuit described above.
  • the block diagram of the comparison / holding circuit is shown in Figure 8-1 (b).
  • two comparison 'holding circuits are combined to convert a four-valued input signal Z into a binary 2-bit value. 4 If the values are 0, 1, 2, 3, two circuits, one that stores it as 1 if 0.5 ⁇ Z ⁇ 2.5, and one that stores 1 if Z> 1.5 The circuit (for 2 bits) is combined to store 4 values.
  • FIG. 8-2 (c) The detailed block diagram is shown in Fig. 8-2 (c) and the output is shown in Fig. 8-2 (d).
  • the upper flip-flop master 1 'latch detects the case of 0.5 ⁇ Z ⁇ 2.5 in the two differential pair circuits and holds it' stored '. Sending to the slave 'latch.
  • V and V are multi-valued currents, corresponding to current-voltage conversion of 0.5, 2.5
  • the horizontal axis is the multi-value (0-3) of the input current, and the vertical axis is the binary value (0, 1) stored at that time.
  • the upper flip-flop is 1 when the multi-value (1, 2), and the lower flip-flop is 1 when the multi-value (2, 3).
  • Fig. 8-2 (e) shows an output generation circuit that inputs the output shown in Fig. 8-2 (d) and outputs multi-value current values Q and Q '.
  • the output generation circuit two current sources, I, 21 (
  • the delay time is reduced to 90%, the power consumption is reduced to 54%, and the number of transistors is 126%.
  • the cause of the increase in the number of transistors is that the output generation circuit is made to have quantization and a simple function and power.
  • the arithmetic circuit is multi-functionalized in an adder or the like, the number of transistors can be increased from that of a binary CMOS circuit by the effect of an integrated circuit. Can be reduced. In FIG.

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Abstract

【課題】動作が速く、貫通電流が流れない、差動対回路によるラッチ回路の提供 【解決手段】ラッチ回路の差動対回路は、Ｍ１とＭ２で構成されている。入力ＤＴおよびＤＢや、クロック信号ＣＫＴとＣＫＢは、相補的信号であり、Ｍ３およびＭ４はどちらか一方しかオンしない。そのため、差動対回路における貫通電流が発生しない。Ｍ３とＭ４の間のキャパシタＣは、十分放電すると仮想グランドとして機能し、Ｍ４がカットオフでも、Ｍ３が電流源として動作する。 　Ｍ５とＭ７およびＭ６とＭ８は２個のＮＯＴ回路を構成し、この入出力をリング状に接続することで、２状態のスタティック記憶機能を実行している。さらに、Ｍ５，Ｍ６は差動対回路の負荷抵抗としても動作している。 　Ｍ９のゲート端子をＣＫＢで制御し、Ｍ３のゲート端子をＣＫＴで制御することで、差動対回路とスタティック記憶機能の動作状態を切り替えている。

Description

明 細 書
半導体記憶回路
技術分野
[0001] ラッチ回路は、半導体集積回路内の一時記憶要素として必須な基本構成要素であ り、高速スイッチング能力、低消費電力性が要求されている。この発明は、この技術 分野に関して、従来までの CMOS回路技術に基づく構成と比較し、高速性かつ低 消費電力性を共に有する半導体ラッチ回路の構成に関する発明である。
背景技術
[0002] 現在の高性能 VLSIは、 CMOS回路技術の開発に基づいて発展してきた。しかし ながら、近年の極限微細加工技術の進展に伴い、物理的サイズのスケーリングのみ ならず、電源電圧やしきい値電圧も同時にスケールダウンしなければならなくなり、電 流駆動能力が電源電圧レベルに依存する CMOS回路では、スイッチング速度の向 上が難しくなりつつある。また、 VLSI実現の要件として、基本ゲートのスイッチング速 度のみならず、回路の電力消費も重要な要素になってきている。すなわち、高速な回 路モジュールを構成しても、その消費電力が大きすぎれば同一チップに搭載できな い、という消費電力の制約も生じている。特に、組込みシステムゃモパイル機器に搭 載されるマルチメディア VLSIでは、低消費電力性が極めて重要となる。 CMOS回路 は本来 PMOSトランジスタと NMOSトランジスタによる「相補的スィッチ動作」である ため貫通電流がなぐ低消費電力化に適している。しかしながら、回路の動作周波数 の向上に伴い、信号入力が 0から 1 (もしくは 1から 0)に遷移中では、 PMOSおよび N MOSトランジスタが「ともにスィッチオン状態」となり、電源電圧力もグランドへ抜ける「 貫通電流」と呼ばれる大電流が流れてしまい、著しい電力消費を招いてしまう。この 問題に対して従来は、「周波数をあまり高くして動作させない」などの間接的な対処し かできておらず、本質的な問題解決方法が望まれて ヽた。
[0003] 図 1 (a)は、 CMOS回路技術に基づくラッチ回路を示す。また、その動作タイミング チャートを図 1 (b)に示す。 CMOS回路実現では、トランジスタコストをできるだけ低 減するために、 CMOS NOT回路（図中の INVと記載されて!、る部分）と CMOS形 転送ゲート (TG)を組み合せて構成する。
図 1 (a)に示すように、 CMOS NOT回路 INV1, INV2, INV3と、転送ゲート TG 1, TG2を組み合わせてラッチ回路を形成している。転送ゲートを制御するゲート信 号 Gから、 CMOS NOT回路の直列接続により、相補的なクロック信号 CKB, CKT を生成し、転送ゲート TG1と TG2に対して、それぞれ逆に動作するように印加してい る。
このラッチ回路の動作を、図 1 (b)に示すタイミングチャートを参照して説明する。信 号 Gが高い（高レベル）とき、転送ゲート TG1が開いて転送ゲート TG2が閉じ、ラッチ 回路は「通過」（T: Though)となり、ラッチ回路に入力している信号 Dが、出力信号 Q として出力される。信号 Gが低い (低レベル）ときは、転送ゲート TG1が閉じて転送ゲ ート TG2が開き、変化時のラッチ回路の状態が「保持」（H :Hold)され、出力信号 Q として出力される。
このラッチ回路を 2個縦続接続することで、図 2 (a)に示すように、レジスタの構成要 素であるフリップフロップが構成される。図 2 (b)は、フリップフロップの動作タイミング チャートである。
図 2 (b)のタイミングチャートを参照しながら、図 2 (a)の動作を説明する。図 2 (a)の 前段のマスター ·ラッチに低レベル ·ラッチと記載して 、るように、クロック信号 Cが低レ ベルのとき、転送ゲートが開いており入力信号 Dを入力する。クロック信号 Cが高レべ ルとなると、マスター 'ラッチの状態は保持となり、その出力が、後段のスレーブ'ラッ チは通過状態なので、出力信号 Qとなる。そして、クロック信号 Cが低レベルとなると、 スレーブ 'ラッチの状態は保持となり、出力信号 Qは同じ出力を継続する。そして、前 段のマスター 'ラッチに入力される。このように、クロック信号 Cが低レベル力も高レべ ルに変化するとき（図 2 (b)の丸印参照）の入力信号 Dが、フリップフロップに入力され ることになり、所謂エッジトリガ'フリップフロップの動作である。
図 1 (a)および図 2 (a)で示すように、 CMOS回路実現では構成要素として CMOS NOT回路を用いている。このため、ラッチ回路およびフリップフロップ回路を高速に 動作させたとき、これらの CMOS NOT回路に貫通電流パスが多数存在することと なり、消費電力が著しく増大する。 発明の開示
発明が解決しょうとする課題
[0005] CMOS回路技術の利点は、
(1)高速スイッチング機能
(2)コンパクトな実現
である。これらの利点は同程度、もしくはさらに向上させつつ、欠点の
(3)貫通電流パスにより電力消費が増大する
問題を解決することが重要な課題である。
さて、 CMOS回路よりも高速なスイッチング動作を実現できる回路構成として、従来 より「差動対回路」が知られている。これは、 2個の NMOSトランジスタのソース端子を 互いに接続し、その部分に電流源を付加する。入力信号は 2個の NMOSトランジス タのゲート端子にそれぞれ相補的な電圧を印加する回路構成である。この構成で、 大きい電圧入力側のトランジスタがオンし、ゲートのスイッチング動作が行われる。差 動対回路では、スイッチング動作に必要な電圧振幅が CMOS回路と比べ極めて小 さい（0. 3V程度）ため、より高速なスイッチングができる。し力しながら、
(1)電流源にて定常電流が流れ続ける
(2)入力が 2つ必要となり、回路規模が CMOS回路実現と比べ、 2倍程度大きくなる などの問題点があった。このため、差動対回路はスーパーコンピュータなど高速性だ けを重要視する応用分野に限定して、今まで開発がなされてきた。
したがって、本願発明の目的は、差動対回路を用いて、上述した CMOS回路の問 題点がなぐコンパクトな回路を実現することである。
課題を解決するための手段
[0006] 上述の目的を達成するために、本発明は、 MOSトランジスタを用いた半導体記憶 回路であって、 2つの CMOSNOT回路の入出力をリング状に接続するとともに、前 記 2つの CMOSNOT回路に直列に接続した、 MOSトランジスタによるスイッチング 回路からなる負荷'保持回路と、前記 2つの CMOSNOT回路の入出力と接続され、 相補の入力信号を入力する 2つの MOSトランジスタによる差動対回路と、直列に接 続された 2つの MOSトランジスタの間にキャパシタを並列に接続して、前記差動対回 路と直列に接続されたダイナミック電流源とを備え、前記負荷'保持回路のスィッチン グ回路の MOSトランジスタと、前記電流源を構成する前記 2つの MOSトランジスタと には、クロック信号とその相補の信号とを印加し、前記負荷'保持回路と前記差動対 回路とは、同時には作動しないことを特徴とする。
上述の半導体記憶回路により構成されたマスター 'ラッチ回路と、同半導体記憶回 路により構成されたスレーブ ·ラッチ回路とを従属接続し、前記マスター ·ラッチ回路 への入力信号を、前記クロック信号により保持して、スレーブ 'ラッチ回路から出力す る、フリップフロップ回路も本発明である。
前記マスター ·ラッチ回路及びスレーブ ·ラッチ回路のダイナミック電流源と直列に、 それぞれ MOSトランジスタによるスイッチング回路を接続し、該スイッチング回路にィ ネーブル信号を印加する、ィネーブル端子付きフリップフロップ回路とすることもでき る。
また、 2つの CMOSNOT回路の入出力をリング状に接続するとともに、前記 2つの CMOSNOT回路に直列に接続した、 MOSトランジスタによるスイッチング回路から なる負荷'保持回路と、前記 2つの CMOSNOT回路の入出力と接続され、 2つの M OSトランジスタによる 1又は複数の差動対回路と、前記差動対回路の 1方の入力に 接続され、多値の電流を入力して、電流 電圧変換を行う電流 電圧変換回路と、 直列に接続された 2つの MOSトランジスタの間にキャパシタを並列に接続して、前記 差動対回路と直列に接続されたダイナミック電流源とを備え、前記 1又は複数の差動 対回路の他の 1方の入力に、多値の電流を 2値に変換するためのしきい値電圧を印 加し、前記負荷'保持回路のスイッチング回路の MOSトランジスタと、前記ダイナミツ ク電流源を構成する前記 2つの MOSトランジスタとには、クロック信号とその相補の 信号とを印加し、前記負荷'保持回路と前記差動対回路とは、同時には作動せず、 多値を 2値として記憶して、多値入力の半導体記憶回路とすることもできる。
前記多値入力の半導体記憶回路により構成されたマスター 'ラッチ回路と、 2値入 力の半導体記憶回路により構成されたスレーブ 'ラッチ回路とを従属接続し、前記マ スター'ラッチ回路の多値入力信号を、前記クロック信号により、 2値として保持して出 力するフリップフロップ回路とすることもできる。 前述のフリップフロップ回路を、 1つの電流 電圧変換回路を共有して複数並列に 接続して、該電流 電圧変換回路に多値の電流を入力し、前記複数フリップフロッ プの出力に応じて多値の電流を生成する出力生成回路を接続し、多値を複数ビット の 2値に変換して保持して多値を出力する、多値フリップフロップ回路を構成すること ちでさる。
入出力する多値は（0, 1, 2, 3)の 4値であり、複数のフリップフロップ回路は 2つで あり、 2ビットで 4値を保持'出力する、前述の多値フリップフロップ回路では、ある 1つ のフリップフロップのマスタ一'ラッチの差動対回路は 2つであり、該 2つの差動対回 路にしきい値電圧を設定して、該フリップフロップでは 4値の 1, 2のとき 1を記憶し、他 のフリップフロップのマスター 'ラッチの差動対回路は 1つであり、該差動対回路にし きい値電圧を設定して、該フリップフロップ回路では 4値の 2以上のとき 1を記憶すると よい。
上述の前記負荷'保持回路は、電源と、前記電源より電圧が低い他の電圧とに接 続し、前記ダイナミック電流源は、接地するとよい。
発明の効果
[0008] 上述の構成は、回路の基本構成要素として「差動対回路」を活用することで、微小 な入力電圧時でも高速スイッチングを可能としている。また、差動対回路は、基本縦 に積み上げて構成することで、グランドへ抜ける電流パスを減らせると共に、複雑な 論理演算機能が構成できる。このため、高速性とコンパクト性を維持したまま、大幅な 低消費電力化が達成できる。
また、電流パスに容量を挿入すると共に、電流源をクロック制御し、ダイナミック動作 する電流源を構成することで、消費電力の大幅な削減を可能として 、る。
このような半導体記憶回路に、「差動対回路」を比較回路として用いることで、多値 の入力を 2値ィ匕して、保持することにも禾 IJ用することができる。
図面の簡単な説明
[0009] [図 1]従来の CMOSで実現したラッチ回路例である。（a)回路図、（b)タイムチャート [図 2]図 1のラッチ回路を用いた従来のフリップフロップ回路例である。（a)回路図、（b )タイムチャート [図 3]本発明の差動対回路で実現したラッチ回路例である。
[図 4]図 3のラッチ回路を用いたフリップフロップ回路例である。
[図 5]ィネーブル付きフリップフロップ回路例である。（a)従来の実現のブロック図、（b
)本願のフリップフロップ回路図
[図 6]ラッチ付き多値比較回路例である。
[図 7]エッジトリガ'フリップフロップ付き多値比較回路例である。（a)機能ブロック図、（ b)詳細回路図
[図 8- 1]4値エッジトリガ'フリップフロップ回路例である。（a)全体構成のブロック図、（ b)比較'保持回路部分のブロック図
[図 8-2]4値エッジトリガ'フリップフロップ回路例である。（c)比較'保持回路部分の詳 細ブロック図、（d)出力生成回路の詳細回路図、（e)比較'保持回路の出力信号を示 す図である。
発明を実施するための最良の形態
[0010] 本発明では、差動対回路を基本にしたラッチ回路の構成を提案する。すなわち、差 動対回路構成を活用することで、上述した CMOS回路よりも高速なスイッチング動作 を実現する。また、 CMOS回路の欠点として取り上げた貫通電流を徹底的に削減す るために、発明した回路では、記憶 '演算'制御の各機能を実現する回路ブロックを、 1つの電流パス上に配置する回路構成を提案している。
[0011] <基本ラッチ回路 >
図 3は、本願発明のラッチ回路例である。図 3のラッチ回路では、差動対回路は、 N MOSトランジスタ Mlと M2で構成されている（DTおよび DBは、相補入力信号であ る）。 PMOSトランジスタ M5, M6は、差動対回路中の負荷抵抗として機能している。
PMOSトランジスタ M5と NMOSトランジスタ M7、および PMOSトランジスタ M6と NMOSトランジスタ M8の部分は共に CMOS NOT回路と同じ構成である。これら 2 個の NOT回路の入出力をリング状に接続することで、 2状態のスタティック記憶機能 と入力電位差を増幅する機能を同時に実行している。さらに、 M5, M6は差動対回 路の負荷抵抗としても機能しているので、この部分は「負荷'保持回路」として動作し ている。 クロック信号 CKTと CKBは、図 2と同様の相補的信号である。
NMOSトランジスタ M9のゲート端子をクロック信号 CKBで制御し、 M3のゲート端 子をクロック信号 CKTで制御することで、差動対回路とスタティック記憶機能の動作 状態を切り替えて、スタティック記憶機能が記憶状態にあるときはデータを保持してい る。
クロック信号 CKTと CKBは相補的信号なので、 NMOSトランジスタ M3および M4 はどちらか一方し力オンしない。そのため、差動対回路における貫通電流が発生しな くなる。
M3と M4の間にキャパシタ Cを並列に接続し、十分放電して仮想グランドとして機 能させれば、 M4がカットオフされた場合でも、 M3が電流源として動作し、「ダイナミツ ク電流源」として動作することとなり、貫通電流のない差動対回路が実現できることと なる。
[0012] 図 3のラッチ回路全体の動作を説明する。クロック信号 CKBが低レベルで、クロック 信号 CKTが高レベルのとき、 M9はカットオフ、 M3は導通している。この状態では、 M5, Mlと M6, M2で構成される差動対回路が作動し、差動対回路に対する相補 入力信号 DT, DBの出力信号 QB, QTが出力される。クロック信号 CKBが高レベル のときは、 M9は導通しており、クロック信号 CKTにより M3はカットオフ状態であるの で、 M5, M7と M6, M8の「負荷.保持部」に 2状態で記憶されている状態力 QB, QTに出力される。
このように、図 3のラッチ回路は、図 1に示したラッチ回路の通過状態，保持状態と 同様の動作を行っている。
なお、図 3の回路では、 2個の NOT回路の入出力をリング状 (互い違い）に接続し、 これらに直列にトランジスタ M9を接続後、 V /2の電源に接続している力 これは、
DD
電源電圧 V との電位差を得て、 2状態のスタティック記憶機能を得るためであり、動
DD
作電圧や素子の定数により、必ずしも V Z2の電源である必要はない。
DD
[0013] <フリップフロップ回路 >
図 4は、図 3で示したラッチ回路を 2段に従属接続してフリップフロップを構成した際 の構成図である。 前段のラッチ回路はマスター 'ラッチであり、入力の後段のラッチ回路はスレーブ'ラ ツチである。クロック信号 CKTが低ぐそれと相補のクロック信号 CKBが高いとき、差 動対回路が作動して、マスター 'ラッチは通過状態である。クロック信号 CKTが高くな り、それと相補のクロック信号 CKBが低くなると、そのときの状態が、 2個の NOT回路 を互いに接続した回路に記憶されて保持され、その出力が、スレーブ 'ラッチに入力 される。スレーブ 'ラッチは通過状態であり、マスター 'ラッチに記憶された出力が、差 動対回路を介して出力される。そして、クロック信号 CKTが低ぐクロック信号 CKBが 高くなると、スレーブ 'ラッチにその時の入力が記憶 '保持され、出力が継続する。 これは、図 2で説明したエッジトリガ'フリップフロップと同じ動作である。
[0014] 図 4で提案した回路と同等機能のものを従来の CMOS回路で実現した場合、遅延 時間を 36%に低減、消費電力を 60%に削減、トランジスタ数を 85%に削減できる。 すなわち、高速性とコンパクト性を維持したまま、大幅な低消費電力化が達成できる このように、回路の基本構成要素として「差動対回路」を活用することで、微小な入 力電圧時でも高速スイッチングが可能となる。また、差動対回路は、基本回路を縦に 積み上げて構成することで、グランドへ抜ける電流ノ スを減らせるとともに、複雑な論 理演算機能が構成できるため、低電力化を実現するとともに、演算回路の負荷部に 記憶機能を付加することで、演算機能と記憶機能の一体ィ匕によるコンパ外ィ匕を達成 している。
さらに、電流パスに容量を挿入すると共に、電流源をクロック制御し、ダイナミック動 作する電流源を構成することで、消費電力の大幅な削減を可能としている。すなわち 、容量を仮想接地とみなした電流源として動作させることにより、大幅な低消費電力 化を達成している。
[0015] また、フリップフロップは通常、ィネーブル信号に同期して動作させるなど各種の制 御信号を付加する必要がある。図 5 (a)は、ィネーブル信号をフリップフロップに付カロ した際の機能ブロック図を示す。通常のフリップフロップには、クロック端子に ANDゲ ートを付カ卩し、非アクティブ時のフリップフロップ内のクロック制御に関わる無駄な消 費電力を抑制している（クロック'ゲーティング技術)。このような多機能なフリップフロ ップを実現する場合、提案の回路では、 ANDゲートを縦続接続せずに、図 5 (b)のよ うな構成で実現できる。
すなわち、図 5 (b)において、ィネーブル信号 ENをゲート端子入力とする NMOSト ランジスタ ME1と ME2を、図 4に示したフリップフロップ回路に挿入するだけでよい。 このように、 ANDゲート単体は通常 CMOS回路実現で 6個のトランジスタが必要とな るのに対し、提案回路では、 2個の追加のみで実現できることとなり、コンパクト化が 達成できる。このように、ィネーブル信号により制御されるトランジスタを組み込むこと により、更なるコンパクト化が可能である。
[0016] <多値ラッチ回路 >
さて、 0と 1の 2状態信号しか用いない 2値ラッチ回路だけでなぐ提案回路は、電流 の多値ラッチ回路の構成にも有用となる。図 6は、多値ラッチ回路を実現する上で必 須な、入力値の大きさを判定する機能 (比較機能)と 2レベルラッチ機能を融合した回 路構成を示す。
図 6において、 Mlおよび M2は差動対回路であるため、本質的に「比較演算機能」 を内蔵している。 M2のゲート電圧である参照電圧入力 Vに、電流—電圧変換後の
T
入力 zに対して、必要な所望のしきい値電圧を設定すれば、しきい値電圧と比較した
2レベルの状態（多値の入力がしき!/、値以上か以下か）が「負荷'保持部」の回路に
SC fedれる。
図 6の回路も図 3と同様に、定常電流が流れない構成であるため、低消費電力化が 達成されている。
図 6の電流—電圧変換には、 PMOSトランジスタを用いている。これは、集積回路 においては抵抗を作成するより、面積効率がよいためである。しかしながら、電流— 電圧変換は非線形となるため、参照電圧に対しては、非線形性に留意する必要があ る。
[0017] く多値フリップフロップ回路 >
図 7 (a) (b)は、図 6のラッチ付多値比較回路を縦続に接続してフリップフロップ機 能を内蔵させた多値比較回路である。
図 7 (a)は、エッジトリガ'フリップフロップ回路の機能ブロック図であり、図 7 (b)は、 その詳細回路例である。図 4のエッジトリガ'フリップフロップとの違いは、マスタ一'ラ ツチの入力側にある I V変換回路 (電流 電圧変換回路)と、差動対回路の一方に 印加されている参照電圧 Vである。スレーブ 'ラッチは、図 4と同じである。
T
図 7 (b)において、入力した多値電流 Zを、クロック信号 CKBが高レベルのときに、 電流 電圧変換回路で、対応する電圧に変換した後、差動対回路によって参照電 圧 Vと比較され、その結果（大小の結果）が、クロック信号 CKTが高レベルのときに
T
マスター 'ラッチの負荷'保持部に 2値で記憶される。そして、そのときの値力 スレー ブ 'ラッチの差動対回路を介して、相補 2値 (G , G ' )として出力される。これは、図 4
T T
のフリップフロップと同様の動作である。
く 4値フリップフロップ回路 >
図 8— 1,図 8— 2は、図 7の基本回路に基づいた 4値フリップフロップ回路の構成で ある。差動対回路を、接続を適宜工夫することで、 4状態を 2値 2ビットで記憶している 図 8—1 (a)は、 4値フリップフロップ回路全体のブロック図である。これで分かるよう に、 4値フリップフロップ回路は、比較して 2値に変換して記憶する比較'保持回路と、 保持されている 2値力 多値に変換して多値出力を得る出力生成回路とで構成され ている。この比較'保持回路を上述した基本ラッチ回路で構成しているのである。 比較 ·保持回路の部分のブロック図が図 8— 1 (b)である。図 8— 1 (b)で示すように 、 2つの比較'保持回路を組み合わせて、多値電流 4値の入力信号 Zを 2値の 2ビット に変換して ヽる。 4値を 0, 1, 2, 3とすると、それを 0. 5<Z< 2. 5の場合に 1として 記憶する回路と、 Z> 1. 5の場合を 1として記憶する回路の 2つの回路（2ビット分)を 組み合わせて 4値を記憶するのである。
その詳細なブロック図を図 8— 2 (c)に、その出力を図 8— 2 (d)に示している。図 8 - 2 (c)において、上側のフリップフロップのマスタ一'ラッチでは、 2つの差動対回路 で、 0. 5<Z< 2. 5の場合を検出して、それを保持'記憶し、スレーブ'ラッチに送つ ている。 V , V は、電流の多値で 0. 5, 2. 5を電流—電圧変換した場合に対応
0. 5 2. 5
した電圧である。下側のフリップフロップのマスタ一'ラッチの 1つの差動対回路では、 1. 5く Zの場合を検出して、それを保持'記憶し、スレーブ 'ラッチに送っている。 図 8— 2 (d)は、それぞれのスレーブ 'ラッチの出力 G , G G , G ，を示しており
A A B B
、水平軸は、入力した電流の多値 (0〜3)であり、垂直軸はそのときに記憶した 2値（ 0, 1)である。図 8— 2 (d)に示すように、上側のフリップフロップでは、多値（1, 2)の とき 1となり、下側のフリップフロップでは多値（2, 3)のとき 1となる。
図 8— 2 (e)は、図 8— 2 (d)に示されている出力を入力して、多値の電流値 Q, Q' を出力する出力生成回路を示している。出力生成回路では、 2つの電流源， I , 21 (
0 0
I ：単位電流）を、スレーブ'ラッチの出力により加算することで、（0〜3) X Iの多値の
0 0 電流を得ている。
図 8に示した 4値フリップフロップと従来 CMOS回路 2ビットフリップフロップで構成し た場合とを比較した場合、遅延時間を 90%に低減、消費電力を 54%に削減、トラン ジスタ数は 126%に増加する。トランジスタ数増加の原因は、出力生成回路に量子 化と 、う単純な機能し力持たせて 、な 、ためである。これをフリップフロップおよびそ の出力に接続される演算回路という形態を考えたとき、演算回路が加算器等に多機 能化されれば、一体ィ匕の効果により 2値 CMOS回路よりトランジスタ数を減少できる。 なお、図 8では、 4値の多値電流の値を保持する回路構成を示している力 4値を上 回る多値を同様の構成で行うこともできる。この場合、多値に対応して、フリップフロッ プによるビット数の増力！]、マスター 'ラッチの複数の差動対回路のしきい値電圧の設 定、多値に対応する出力生成回路の構成を行う必要がある。

Claims

請求の範囲
[1] MOSトランジスタを用いた半導体記憶回路であって、
2つの CMOSNOT回路の入出力をリング状に接続するとともに、前記 2つの CMO SNOT回路に直列に接続した、 MOSトランジスタによるスイッチング回路力もなる負 荷 ·保持回路と、
前記 2つの CMOSNOT回路の入出力と接続され、相補の入力信号を入力する 2 つの MOSトランジスタによる差動対回路と、
直列に接続された 2つの MOSトランジスタの間にキャパシタを並列に接続して、前 記差動対回路と直列に接続されたダイナミック電流源と
を備え、前記負荷'保持回路のスイッチング回路の MOSトランジスタと、前記電流 源を構成する前記 2つの MOSトランジスタとには、クロック信号とその相補の信号とを 印加し、前記負荷'保持回路と前記差動対回路とは、同時には作動しないことを特徴 とする半導体記憶回路。
[2] 請求項 1に記載の半導体記憶回路により構成されたマスター ·ラッチ回路と、請求項 1に記載の半導体記憶回路により構成されたスレーブ 'ラッチ回路とを従属接続し、 前記マスター 'ラッチ回路への入力信号を、前記クロック信号により保持して、スレ ーブ 'ラッチ回路から出力する、フリップフロップの半導体記憶回路。
[3] 請求項 2記載のフリップフロップの半導体記憶回路にぉ 、て、
前記マスター ·ラッチ回路及びスレーブ ·ラッチ回路のダイナミック電流源と直列に、 それぞれ MOSトランジスタによるスイッチング回路を接続し、該スイッチング回路にィ ネーブル信号を印加する、フリップフロップの半導体記憶回路。
[4] MOSトランジスタを用いた半導体記憶回路であって、
2つの CMOSNOT回路の入出力をリング状に接続するとともに、前記 2つの CMO SNOT回路に直列に接続した、 MOSトランジスタによるスイッチング回路力もなる負 荷 ·保持回路と、
前記 2つの CMOSNOT回路の入出力と接続され、 2つの MOSトランジスタによる 1 又は複数の差動対回路と、
前記差動対回路の 1方の入力に接続され、多値の電流を入力して、電流 電圧変 換を行う電流 電圧変換回路と、
直列に接続された 2つの MOSトランジスタの間にキャパシタを並列に接続して、前 記差動対回路と直列に接続されたダイナミック電流源と
を備え、前記 1又は複数の差動対回路の他の 1方の入力に、多値の電流を 2値に 変換するためのしき 、値電圧を印加し、
前記負荷'保持回路のスイッチング回路の MOSトランジスタと、前記ダイナミック電 流源を構成する前記 2つの MOSトランジスタとには、クロック信号とその相補の信号 とを印加し、
前記負荷'保持回路と前記差動対回路とは、同時には作動せず、多値を 2値として 記憶することを特徴とする半導体記憶回路。
[5] 請求項 4に記載の半導体記憶回路により構成されたマスター ·ラッチ回路と、請求項 1に記載の半導体記憶回路により構成されたスレーブ 'ラッチ回路とを従属接続し、 前記マスター ·ラッチ回路の多値入力信号を、前記クロック信号により、 2値として保 持して出力することを特徴とする、フリップフロップの半導体記憶回路。
[6] 請求項 5に記載されたフリップフロップの半導体記憶回路を、 1つの電流—電圧変換 回路を共有して複数並列に接続して、該電流 電圧変換回路に多値の電流を入力 し、
前記複数フリップフロップの出力に応じて多値の電流を生成する出力生成回路を 接続し、
多値を複数ビットの 2値に変換して保持して多値を出力する、多値フリップフロップ の半導体記憶回路。
[7] 入出力する多値は（0, 1, 2, 3)の 4値であり、複数のフリップフロップの半導体記憶 回路は 2つであり、 2ビットで 4値を保持 ·出力する、請求項 6に記載された多値フリツ プフロップの半導体記憶回路において、
ある 1つのフリップフロップのマスタ一'ラッチの差動対回路は 2つであり、該 2つの 差動対回路にしきい値電圧を設定して、該フリップフロップでは 4値の 1, 2のとき 1を し し、
他のフリップフロップのマスター 'ラッチの差動対回路は 1つであり、該差動対回路 にしきい値電圧を設定して、該フリップフロップでは 4値の 2以上のとき 1を記憶する多 値の半導体記憶回路。
[8] 請求項 1〜7に記載の半導体記憶回路において、
前記負荷'保持回路は、電源と、前記電源より電圧が低い他の電圧とに接続され、 前記ダイナミック電流源は、接地されて 、ることを特徴とする半導体記憶回路。
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