JPH0326105A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
- Publication number
- JPH0326105A JPH0326105A JP1161685A JP16168589A JPH0326105A JP H0326105 A JPH0326105 A JP H0326105A JP 1161685 A JP1161685 A JP 1161685A JP 16168589 A JP16168589 A JP 16168589A JP H0326105 A JPH0326105 A JP H0326105A
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- Japan
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- output
- high level
- nand gate
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- Granted
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- 230000007257 malfunction Effects 0.000 abstract description 3
- 229910052982 molybdenum disulfide Inorganic materials 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000005669 field effect Effects 0.000 description 5
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はフリップフロップ回路に関し、特にナンドゲー
トで構戒したセット・リセット型フリップフロップ回路
（以下，Ｒ−Ｓフリップフロップ回路と言う）に関する
． 〔従来の技術〕 従来のＲ−Ｓフリップフロップ回路の一例を第５図に示
す。この回路は２つの２人力ナンドゲートＧｌ，Ｇ２で
構成されており、第１のナンドゲ−｝Ｇｌの入力にセッ
ト人力Ｓと第２のナンドゲートＧ２の出力を接続し、か
つ第２のナンドゲートＧ２の人力にリセットＲ入力と第
１のナンドゲ−トＧｌの出力を接続している．そして、
各ナンドゲートの出力をそれぞれ第１の出力端子０１，
第２の出力端子０２としている。
トで構戒したセット・リセット型フリップフロップ回路
（以下，Ｒ−Ｓフリップフロップ回路と言う）に関する
． 〔従来の技術〕 従来のＲ−Ｓフリップフロップ回路の一例を第５図に示
す。この回路は２つの２人力ナンドゲートＧｌ，Ｇ２で
構成されており、第１のナンドゲ−｝Ｇｌの入力にセッ
ト人力Ｓと第２のナンドゲートＧ２の出力を接続し、か
つ第２のナンドゲートＧ２の人力にリセットＲ入力と第
１のナンドゲ−トＧｌの出力を接続している．そして、
各ナンドゲートの出力をそれぞれ第１の出力端子０１，
第２の出力端子０２としている。
このＲ−Ｓフリップフロップ回路では、第６図のタイミ
ングチャートに示すように、セット人力Ｒはアクティブ
ロウでロウ（低）レベルの信号が入ると、フリップフロ
ップがセットされ、第１の出力端子０１はハイ（高）レ
ベルになり、第２の出力端子０２はロウレベルとなる． また、リセット人力Ｒもアクティブロウでロウレベルの
信号が入るとフリップフロップがリセットされ、第１の
出力端子０１はロウレベルになり、第２の出力端子０２
はハイレベルになる。セット人力ｄ． リセット人力
Ｒが共にハイレベルの時は前の状態を保持する。
ングチャートに示すように、セット人力Ｒはアクティブ
ロウでロウ（低）レベルの信号が入ると、フリップフロ
ップがセットされ、第１の出力端子０１はハイ（高）レ
ベルになり、第２の出力端子０２はロウレベルとなる． また、リセット人力Ｒもアクティブロウでロウレベルの
信号が入るとフリップフロップがリセットされ、第１の
出力端子０１はロウレベルになり、第２の出力端子０２
はハイレベルになる。セット人力ｄ． リセット人力
Ｒが共にハイレベルの時は前の状態を保持する。
上述した従来のフリンブフロップ回路は、タイミングの
ずれ等によりセット入力信号とリセット入力信号が重な
り、同時にロウレベルになると、第１の出力端子０１と
第２の出力端子０２が共にハイレベルになる．仮に、こ
れらの出力信号をデータセレクタ回路のセレクト信号に
使用すれば、データが競合して誤動作を起こすという問
題が生じる． 本発明は第１及び第２の出力端子が同時にハイレベルに
なることを防止したフリップフロップ回路を提供するこ
とを目的とする． 〔課題を解決するための手段〕 本発明のフリップフロップ回路は、２つのナンドゲート
で構成されたリセット・セット型フリップフロップ回路
の第１及び第２の出力にそれぞれＰチャネルＭＯＳＦＥ
Ｔのソース・ドレインを接続するとともに、各Ｐチャネ
ルＭＯＳＦＥＴのゲートを前記フリップフロップ回路の
異なる出力に接続し、かつ前記第１及び第２の出力には
それぞれ低電位にプルダウンされた負荷素子を接続して
いる。
ずれ等によりセット入力信号とリセット入力信号が重な
り、同時にロウレベルになると、第１の出力端子０１と
第２の出力端子０２が共にハイレベルになる．仮に、こ
れらの出力信号をデータセレクタ回路のセレクト信号に
使用すれば、データが競合して誤動作を起こすという問
題が生じる． 本発明は第１及び第２の出力端子が同時にハイレベルに
なることを防止したフリップフロップ回路を提供するこ
とを目的とする． 〔課題を解決するための手段〕 本発明のフリップフロップ回路は、２つのナンドゲート
で構成されたリセット・セット型フリップフロップ回路
の第１及び第２の出力にそれぞれＰチャネルＭＯＳＦＥ
Ｔのソース・ドレインを接続するとともに、各Ｐチャネ
ルＭＯＳＦＥＴのゲートを前記フリップフロップ回路の
異なる出力に接続し、かつ前記第１及び第２の出力には
それぞれ低電位にプルダウンされた負荷素子を接続して
いる。
この構或では、ＰチャネルＭＯＳＦＥＴのオン，オフ動
作と、負荷素子のプルダウン動作によって第１及び第２
の出力端子が同時にハイレベルになることを防止する。
作と、負荷素子のプルダウン動作によって第１及び第２
の出力端子が同時にハイレベルになることを防止する。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例の回路図である。
図において、Ｇ１は第１のナンドゲート、Ｇ２は第２の
ナンドゲートであり、第１のナンドゲートＧ１の入力に
セット人力Ｓと第２のナンドゲートＧ２の出力を接続し
、第２のナンドゲートＧ２の入力にリセットＲ入力と第
１のナンドゲートＧ１の出力を接続している。
ナンドゲートであり、第１のナンドゲートＧ１の入力に
セット人力Ｓと第２のナンドゲートＧ２の出力を接続し
、第２のナンドゲートＧ２の入力にリセットＲ入力と第
１のナンドゲートＧ１の出力を接続している。
また、第１のナンドゲートＧ１の出力と第ｌの出力端子
０１との間には第ｌのＰチャネルＭＯＳ型電界効果トラ
ンジスタＰ−ＭＯＳＩのソース・ドレインを接続し、第
２のナンドゲー｝Ｇ２の出力と第２の出力端子０２との
間には第１のＰチャネルＭＯＳ型電界効果トランジスタ
Ｐ−ＭＯＳ２のソース・ドレインを接続している． そして、これら各トランジスタＰ−Ｍｏｓｔ，２のゲー
トはそれぞれ第２，第ｌのナンドゲートＧ２，ＣＩの出
力に接続し、また第１，第２の出力端子０１，０２には
それぞれ第１の抵抗Ｒｌ，第２の抵抗Ｒ２を介して低電
位■，を印加している． この回路では、第２図のタイミングチャートに示すよう
に、セット人力Ｓがロウレベルになると、第１のナンド
ゲー｝Ｇｌの出力Ｐ１はハイレベルになり、第２のナン
ドゲートＧ２の出力Ｐ２はロウレベルになる．したがっ
て、第１のトランジスタＰ−Ｍｏｓｔはオンし、第２の
トランジスタＰ−ＭＯＳ２はオフになり、第１の出力端
子０１はハイレベルに、第２の出力端子０２は第２の抵
抗Ｒ２でプルダウンされ、ロウレベルになる。
０１との間には第ｌのＰチャネルＭＯＳ型電界効果トラ
ンジスタＰ−ＭＯＳＩのソース・ドレインを接続し、第
２のナンドゲー｝Ｇ２の出力と第２の出力端子０２との
間には第１のＰチャネルＭＯＳ型電界効果トランジスタ
Ｐ−ＭＯＳ２のソース・ドレインを接続している． そして、これら各トランジスタＰ−Ｍｏｓｔ，２のゲー
トはそれぞれ第２，第ｌのナンドゲートＧ２，ＣＩの出
力に接続し、また第１，第２の出力端子０１，０２には
それぞれ第１の抵抗Ｒｌ，第２の抵抗Ｒ２を介して低電
位■，を印加している． この回路では、第２図のタイミングチャートに示すよう
に、セット人力Ｓがロウレベルになると、第１のナンド
ゲー｝Ｇｌの出力Ｐ１はハイレベルになり、第２のナン
ドゲートＧ２の出力Ｐ２はロウレベルになる．したがっ
て、第１のトランジスタＰ−Ｍｏｓｔはオンし、第２の
トランジスタＰ−ＭＯＳ２はオフになり、第１の出力端
子０１はハイレベルに、第２の出力端子０２は第２の抵
抗Ｒ２でプルダウンされ、ロウレベルになる。
次に、セット人力Ｓとリセット人力Ｒが同時にロウレベ
ルになると、第１及び第２の各ナンドゲ−トＧｌ，Ｇ２
は共にハイレベルになる。したがって、第１及び第２の
トランジスタＰ−ＭＯＳＬ，２は共にオフになり、第ｌ
及び第２の出力端子Ｏｆ，０２は抵抗によりプルダウン
され、共にロウになる。
ルになると、第１及び第２の各ナンドゲ−トＧｌ，Ｇ２
は共にハイレベルになる。したがって、第１及び第２の
トランジスタＰ−ＭＯＳＬ，２は共にオフになり、第ｌ
及び第２の出力端子Ｏｆ，０２は抵抗によりプルダウン
され、共にロウになる。
次に、リセット人力Ｒのみ口ウレベルになると、第１の
ナンドゲートＧ１の出力はロウレヘルになり、第２のナ
ンドゲートＧ２の出力はハイレベルになる。したがって
、第１のトランジスタＰ−ＭＯＳＩはオフになり、第２
のトランジスタＰ−ＭＯＳ２はオンして第ｌの出力端子
Ｏｆは第ｌの抵抗Ｒ１によりプルダウンされてロウレベ
ルになり、第２の出力端子０２はハイレベルになる。
ナンドゲートＧ１の出力はロウレヘルになり、第２のナ
ンドゲートＧ２の出力はハイレベルになる。したがって
、第１のトランジスタＰ−ＭＯＳＩはオフになり、第２
のトランジスタＰ−ＭＯＳ２はオンして第ｌの出力端子
Ｏｆは第ｌの抵抗Ｒ１によりプルダウンされてロウレベ
ルになり、第２の出力端子０２はハイレベルになる。
セット人力Ｓとリセット人力Ｒが同時にハイレベルの時
は、第１及び第２の出力端子０１，０２は前の状態を保
持する。
は、第１及び第２の出力端子０１，０２は前の状態を保
持する。
このように、セット人力Ｓとリセット人力Ｒが同時に入
力されても、２つの出力端子０１，０２に同時にハイレ
ベルが出力されることはない。
力されても、２つの出力端子０１，０２に同時にハイレ
ベルが出力されることはない。
第３図は本発明の第２実施例の回路図である。
ここでは、第１実施例の第１，第２の抵抗Ｒｌ，Ｒ２の
代わりに第ｌのＮチャネルＭＯＳ型電界効果トランジス
タＮ−ＭＯＳ １と第２のＮチャネルＭＯＳ型電界効果
トランジスタＮ−ＭＯＳ２を使用し、かつ各トランジス
タのゲートをそれぞれ第１及び第２のＰチャネルＭＯＳ
型電界効果トランジスタＰ−ＭＯＳＩ，２のゲートに接
続している．この回路では、第４図のタイ【ングチャー
トに示すように、セット人力Ｓがロウレベルになると、
第１のナンドゲートＧ１の出力はハイレベルになり、第
２のナンドゲートＧ２の出力はロウレベルになる．した
がって、第１のＰチャネルトランジスタＰ−ＭＯＳＩと
第２のＮチャネルトランジスタＮ−ＭＯＳ２はオンし、
第１のＮチャネルトランジスタＮ−ＭＯＳ １と第２の
ＰチャネルトランジスタＰ−ＭＯＳ２がオフになり、第
１の出力端子０１はハイレベルに、第２の出力端子０２
はロウレベルになる。
代わりに第ｌのＮチャネルＭＯＳ型電界効果トランジス
タＮ−ＭＯＳ １と第２のＮチャネルＭＯＳ型電界効果
トランジスタＮ−ＭＯＳ２を使用し、かつ各トランジス
タのゲートをそれぞれ第１及び第２のＰチャネルＭＯＳ
型電界効果トランジスタＰ−ＭＯＳＩ，２のゲートに接
続している．この回路では、第４図のタイ【ングチャー
トに示すように、セット人力Ｓがロウレベルになると、
第１のナンドゲートＧ１の出力はハイレベルになり、第
２のナンドゲートＧ２の出力はロウレベルになる．した
がって、第１のＰチャネルトランジスタＰ−ＭＯＳＩと
第２のＮチャネルトランジスタＮ−ＭＯＳ２はオンし、
第１のＮチャネルトランジスタＮ−ＭＯＳ １と第２の
ＰチャネルトランジスタＰ−ＭＯＳ２がオフになり、第
１の出力端子０１はハイレベルに、第２の出力端子０２
はロウレベルになる。
次に、セット人力Ｓとリセット人力Ｒが同時にロウレベ
ルになると、第ｌのナンドゲートＧ１の出力と第２のナ
ンドゲートＧ２の出力は共にハイレベルとなる。したが
って、第１，第２のＮチャネルトランジスタＮ−ＭＯＳ
Ｉ，２はオンし、第１．第２のＰチャネルトランジスタ
Ｐ−ＭＯＳＩ．２はオフになり、第ｌ，第２の出力端子
０１，０２はロウレベルになる． 次に、リセット人力Ｒのみロウレベルになると、第１の
ナンドゲートＧｌの出力はロウレベルになり、第２のナ
ンドゲートＧ２の出力はハイレベルになる。したがって
、第２のＰチャネルトランジスタＰ−ＭＯＳ２と第１の
ＮチャネルトランジスタＮ−ＭＯＳ １はオンし、第ｌ
のＰチャネルトランジスタＰ−ＭＯＳＩと第２のＮチャ
ネルトランジスタＮ−ＭＯＳ２はオフになり、第ｌの出
力端子０１はロウレベルになり、第２の出力端子０２は
ハイレベルになる。
ルになると、第ｌのナンドゲートＧ１の出力と第２のナ
ンドゲートＧ２の出力は共にハイレベルとなる。したが
って、第１，第２のＮチャネルトランジスタＮ−ＭＯＳ
Ｉ，２はオンし、第１．第２のＰチャネルトランジスタ
Ｐ−ＭＯＳＩ．２はオフになり、第ｌ，第２の出力端子
０１，０２はロウレベルになる． 次に、リセット人力Ｒのみロウレベルになると、第１の
ナンドゲートＧｌの出力はロウレベルになり、第２のナ
ンドゲートＧ２の出力はハイレベルになる。したがって
、第２のＰチャネルトランジスタＰ−ＭＯＳ２と第１の
ＮチャネルトランジスタＮ−ＭＯＳ １はオンし、第ｌ
のＰチャネルトランジスタＰ−ＭＯＳＩと第２のＮチャ
ネルトランジスタＮ−ＭＯＳ２はオフになり、第ｌの出
力端子０１はロウレベルになり、第２の出力端子０２は
ハイレベルになる。
セット人力Ｓとリセット人力Ｒが同時にハイレベルの時
は、第１及び第２の出力端子０１，０２は前の状態を保
持する。
は、第１及び第２の出力端子０１，０２は前の状態を保
持する。
この実施例においても、セット人力Ｓとリセット人力Ｒ
が同時に入力されたときに２つの出力端子Ｏｆ，０２に
同時にハイレベルが出力されることはない。
が同時に入力されたときに２つの出力端子Ｏｆ，０２に
同時にハイレベルが出力されることはない。
以上説明したように本発明は、リセット・セット型フリ
ップフロップ回路の第１及び第２の出力にそれぞれＰチ
ャネルＭＯ Ｓ Ｆ ＥＴと低電位にプルダウンされた
負荷素子を接続しているので、各ＰチャネルＭＯＳＦＥ
Ｔのオン，オフ動作と、負荷素子のプルダウン動作によ
り、セット入力とリセット入力が同時に入力された場合
でも、第１及び第２の出力端子に同時にハイレベルが出
力されることはなく、回路の誤動作を防止することがで
きる。
ップフロップ回路の第１及び第２の出力にそれぞれＰチ
ャネルＭＯ Ｓ Ｆ ＥＴと低電位にプルダウンされた
負荷素子を接続しているので、各ＰチャネルＭＯＳＦＥ
Ｔのオン，オフ動作と、負荷素子のプルダウン動作によ
り、セット入力とリセット入力が同時に入力された場合
でも、第１及び第２の出力端子に同時にハイレベルが出
力されることはなく、回路の誤動作を防止することがで
きる。
第１図は本発明の第１実施例の回路図、第２図は第１図
の回路の各部の信号波形を示すタイミングチャート、第
３図は本発明の第２実施例の回路図、第４図は第３図の
回路の各部の信号波形を示すタイ稟ングチャート、第５
図は従来のフリップフロップ回路の回路図、第６図は第
５図の回路の各部の信号波形を示すタイミングチャート
である。 Ｇ１・・・第１のナンドゲート、Ｇ２・・・第２のナン
ドゲート、Ｓ・・・セット入力、Ｒ・・・リセット入力
、○ｌ・・・第１の出力端子、０２・・・第２の出力端
子、Ｐ−ＭＯＳ １・・・第ｌのＰチャネルＭＯ Ｓ
Ｆ ＥＴ，Ｐ−ＭＯＳ２・・・第２のＰチャネルＭＯ
Ｓ Ｆ ＥＴ、Ｎ−ＭＯＳ １・・・第ｌのＮチャネル
ＭＯＳＦＥＴ，Ｎ−ＭＯＳ２・・・第２のＮチャネルＭ
ＯＳＦＥＴ，Ｒ１・・・第１の抵抗、Ｒ２・・・第２の
抵抗。 第 ｌ 図 第２ 図 ０２−１−一一Ｆ一一一 第３ 図 第４ 図 Ｏ２ 一］一一一Ｆ一一一
の回路の各部の信号波形を示すタイミングチャート、第
３図は本発明の第２実施例の回路図、第４図は第３図の
回路の各部の信号波形を示すタイ稟ングチャート、第５
図は従来のフリップフロップ回路の回路図、第６図は第
５図の回路の各部の信号波形を示すタイミングチャート
である。 Ｇ１・・・第１のナンドゲート、Ｇ２・・・第２のナン
ドゲート、Ｓ・・・セット入力、Ｒ・・・リセット入力
、○ｌ・・・第１の出力端子、０２・・・第２の出力端
子、Ｐ−ＭＯＳ １・・・第ｌのＰチャネルＭＯ Ｓ
Ｆ ＥＴ，Ｐ−ＭＯＳ２・・・第２のＰチャネルＭＯ
Ｓ Ｆ ＥＴ、Ｎ−ＭＯＳ １・・・第ｌのＮチャネル
ＭＯＳＦＥＴ，Ｎ−ＭＯＳ２・・・第２のＮチャネルＭ
ＯＳＦＥＴ，Ｒ１・・・第１の抵抗、Ｒ２・・・第２の
抵抗。 第 ｌ 図 第２ 図 ０２−１−一一Ｆ一一一 第３ 図 第４ 図 Ｏ２ 一］一一一Ｆ一一一
Claims (1)
- １、２つのナンドゲートで構成されたリセット・セット
型フリップフロップ回路の第１及び第２の出力にそれぞ
れＰチャネルＭＯＳＦＥＴのソース・ドレインを接続す
るとともに、各ＰチャネルＭＯＳＦＥＴのゲートを前記
フリップフロップ回路の異なる出力に接続し、かつ前記
第１及び第２の出力にはそれぞれ低電位にプルダウンさ
れた負荷素子を接続したことを特徴とするフリップフロ
ップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161685A JP2775859B2 (ja) | 1989-06-23 | 1989-06-23 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161685A JP2775859B2 (ja) | 1989-06-23 | 1989-06-23 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0326105A true JPH0326105A (ja) | 1991-02-04 |
| JP2775859B2 JP2775859B2 (ja) | 1998-07-16 |
Family
ID=15739904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161685A Expired - Lifetime JP2775859B2 (ja) | 1989-06-23 | 1989-06-23 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2775859B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508908A (en) * | 1991-03-31 | 1996-04-16 | Mitsubishi Denki Kabushiki Kaisha | Motor control unit with thermal structure |
| JP2002280661A (ja) * | 2001-03-16 | 2002-09-27 | Furukawa Electric Co Ltd:The | レーザダイオードモジュールからなる光源 |
| JP2003533009A (ja) * | 1999-09-02 | 2003-11-05 | インテル・コーポレーション | ２重格納部光電子パッケージ |
-
1989
- 1989-06-23 JP JP1161685A patent/JP2775859B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508908A (en) * | 1991-03-31 | 1996-04-16 | Mitsubishi Denki Kabushiki Kaisha | Motor control unit with thermal structure |
| JP2003533009A (ja) * | 1999-09-02 | 2003-11-05 | インテル・コーポレーション | ２重格納部光電子パッケージ |
| JP2002280661A (ja) * | 2001-03-16 | 2002-09-27 | Furukawa Electric Co Ltd:The | レーザダイオードモジュールからなる光源 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2775859B2 (ja) | 1998-07-16 |
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