JP2775859B2 - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JP2775859B2 JP2775859B2 JP1161685A JP16168589A JP2775859B2 JP 2775859 B2 JP2775859 B2 JP 2775859B2 JP 1161685 A JP1161685 A JP 1161685A JP 16168589 A JP16168589 A JP 16168589A JP 2775859 B2 JP2775859 B2 JP 2775859B2
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- Japan
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- output
- input
- nand gate
- output terminal
- flip
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はフリップフロップ回路に関し、特にナンドゲ
ートで構成したセット・リセット型フリップフロップ回
路（以下,R−Ｓフリップフロップ回路と言う）に関す
る。
ートで構成したセット・リセット型フリップフロップ回
路（以下,R−Ｓフリップフロップ回路と言う）に関す
る。
従来のＲ−Ｓフリップフロップ回路の一例を第５図に
示す。この回路は２つの２入力ナンドゲートG1,G2で構
成されており、第１のナンドゲートG1の入力にセット入
力Ｓと第２のナンドゲートG2の出力を接続し、かつ第２
のナンドゲートG2の入力にリセットＲ入力と第１のナン
ドゲートG1の出力を接続している。そして、各ナンドゲ
ートの出力をそれぞれ第１の出力端子O1,第２の出力端
子O2としている。
示す。この回路は２つの２入力ナンドゲートG1,G2で構
成されており、第１のナンドゲートG1の入力にセット入
力Ｓと第２のナンドゲートG2の出力を接続し、かつ第２
のナンドゲートG2の入力にリセットＲ入力と第１のナン
ドゲートG1の出力を接続している。そして、各ナンドゲ
ートの出力をそれぞれ第１の出力端子O1,第２の出力端
子O2としている。
このＲ−Ｓフリップフロップ回路では、第６図のタイ
ミングチャートに示すように、セット入力Ｓはアクティ
ブロウでロウ（低）レベルの信号が入ると、フリップフ
ロップがセットされ、第１の出力端子O1はハイ（高）レ
ベルになり、第２の出力端子O2はロウレベルとなる。
ミングチャートに示すように、セット入力Ｓはアクティ
ブロウでロウ（低）レベルの信号が入ると、フリップフ
ロップがセットされ、第１の出力端子O1はハイ（高）レ
ベルになり、第２の出力端子O2はロウレベルとなる。
また、リセット入力Ｒもアクティブロウでロウレベル
の信号が入るとフリップフロップがリセットされ、第１
の出力端子O1はロウレベルになり、第２の出力端子O2は
ハイレベルになる。セット入力S,リセット入力Ｒが共に
ハイレベルの時は前の状態を保持する。
の信号が入るとフリップフロップがリセットされ、第１
の出力端子O1はロウレベルになり、第２の出力端子O2は
ハイレベルになる。セット入力S,リセット入力Ｒが共に
ハイレベルの時は前の状態を保持する。
上述した従来のフリップフロップ回路は、タイミング
のずれ等によりセット入力信号とリセット入力信号が重
なり、同時にロウレベルになると、第１の出力端子O1と
第２の出力端子O2が共にハイレベルになる。仮に、これ
らの出力信号をデータセレクタ回路のセレクト信号に使
用すれば、データが競合して誤動作を起こすという問題
が生じる。
のずれ等によりセット入力信号とリセット入力信号が重
なり、同時にロウレベルになると、第１の出力端子O1と
第２の出力端子O2が共にハイレベルになる。仮に、これ
らの出力信号をデータセレクタ回路のセレクト信号に使
用すれば、データが競合して誤動作を起こすという問題
が生じる。
本発明は第１及び第２の出力端子が同時にハイレベル
になることを防止したフリップフロップ回路を提供する
ことを目的とする。
になることを防止したフリップフロップ回路を提供する
ことを目的とする。
本発明のフリップフロップ回路は、２入力１出力構成
の第１及び第２のナンドゲートを有し、前記第１のナン
ドゲートの一方の入力がセット入力とされ、他方の入力
に前記第２のナンドゲートの出力が接続され、前記第２
のナンドゲートの一方の入力がリセット入力とされ、他
方の入力に前記第１のナンドゲートの出力が接続された
フリップフロップ回路において、前記第１のナンドゲー
トの出力にソース・ドレイン電極の一方が接続され、他
方の電極が第１の出力端子に接続され、ゲート電極が前
記第２のナンドゲートの出力に接続された第１のＰチャ
ネルMOSFETと、前記第２のナンドゲートの出力にソース
・ドレイン電極の一方が接続され、他方の電極が第２の
出力端子に接続され、ゲート電極が前記第１のナンドゲ
ートの出力に接続された第２のＰチャネルMOSFETと、前
記第１出力端子に接続されて低電位にプルダウンされた
第１の負荷素子と、前記第２出力端子に接続されて低電
位にプルダウンされた第２の負荷素子とを備えている。
の第１及び第２のナンドゲートを有し、前記第１のナン
ドゲートの一方の入力がセット入力とされ、他方の入力
に前記第２のナンドゲートの出力が接続され、前記第２
のナンドゲートの一方の入力がリセット入力とされ、他
方の入力に前記第１のナンドゲートの出力が接続された
フリップフロップ回路において、前記第１のナンドゲー
トの出力にソース・ドレイン電極の一方が接続され、他
方の電極が第１の出力端子に接続され、ゲート電極が前
記第２のナンドゲートの出力に接続された第１のＰチャ
ネルMOSFETと、前記第２のナンドゲートの出力にソース
・ドレイン電極の一方が接続され、他方の電極が第２の
出力端子に接続され、ゲート電極が前記第１のナンドゲ
ートの出力に接続された第２のＰチャネルMOSFETと、前
記第１出力端子に接続されて低電位にプルダウンされた
第１の負荷素子と、前記第２出力端子に接続されて低電
位にプルダウンされた第２の負荷素子とを備えている。
この構成では、ＰチャネルMOSFETのオン，オフ動作
と、負荷素子のプルダウン動作によって第１及び第２の
出力端子が同時にハイレベルになることを防止する。
と、負荷素子のプルダウン動作によって第１及び第２の
出力端子が同時にハイレベルになることを防止する。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例の回路図である。図にお
いて、G1は第１のナンドゲート、G2は第２のナンドゲー
トであり、第１のナンドゲートG1の入力にセット入力Ｓ
と第２のナンドゲートG2の出力を接続し、第２のナンド
ゲートG2の入力にリセットＲ入力と第１のナンドゲート
G1の出力を接続している。
いて、G1は第１のナンドゲート、G2は第２のナンドゲー
トであり、第１のナンドゲートG1の入力にセット入力Ｓ
と第２のナンドゲートG2の出力を接続し、第２のナンド
ゲートG2の入力にリセットＲ入力と第１のナンドゲート
G1の出力を接続している。
また、第１のナンドゲートG1の出力と第１の出力端子
O1との間には第１のＰチャネルMOS型電界効果トランジ
スタＰ−MOS1のソース・ドレインを接続し、第２のナン
ドゲートG2の出力と第２の出力端子O2との間には第２の
ＰチャネルMOS型電界効果トランジスタＰ−MOS2のソー
ス・ドレインを接続している。
O1との間には第１のＰチャネルMOS型電界効果トランジ
スタＰ−MOS1のソース・ドレインを接続し、第２のナン
ドゲートG2の出力と第２の出力端子O2との間には第２の
ＰチャネルMOS型電界効果トランジスタＰ−MOS2のソー
ス・ドレインを接続している。
そして、これら各トランジスタＰ−MOS1,2のゲートは
それぞれ第2,第１のナンドゲートG2,G1の出力に接続
し、また第1,第２の出力端子O1,O2にはそれぞれ第１の
抵抗R1,第２の抵抗R2を介して低電位VLを印加してい
る。
それぞれ第2,第１のナンドゲートG2,G1の出力に接続
し、また第1,第２の出力端子O1,O2にはそれぞれ第１の
抵抗R1,第２の抵抗R2を介して低電位VLを印加してい
る。
この回路では、第２図のタイミングチャートに示すよ
うに、セット入力Ｓがロウレベルになると、第１のナン
ドゲートG1の出力P1はハイレベルになり、第２のナンド
ゲートG2の出力P2はロウレベルになる。したがって、第
１のトランジスタＰ−MOS1はオンし、第２のトランジス
タＰ−MOS2はオフになり、第１の出力端子O1はハイレベ
ルに、第２の出力端子O2は第２の抵抗R2でプルダウンさ
れ、ロウレベルになる。
うに、セット入力Ｓがロウレベルになると、第１のナン
ドゲートG1の出力P1はハイレベルになり、第２のナンド
ゲートG2の出力P2はロウレベルになる。したがって、第
１のトランジスタＰ−MOS1はオンし、第２のトランジス
タＰ−MOS2はオフになり、第１の出力端子O1はハイレベ
ルに、第２の出力端子O2は第２の抵抗R2でプルダウンさ
れ、ロウレベルになる。
次に、セット入力Ｓとリセット入力Ｒが同時にロウレ
ベルになると、第１及び第２の各ナンドゲートG1,G2は
共にハイレベルになる。したがって、第１及び第２のト
ランジスタＰ−MOS1,2は共にオフになり、第１及び第２
の出力端子O1,O2は抵抗によりプルダウンされ、共にロ
ウになる。
ベルになると、第１及び第２の各ナンドゲートG1,G2は
共にハイレベルになる。したがって、第１及び第２のト
ランジスタＰ−MOS1,2は共にオフになり、第１及び第２
の出力端子O1,O2は抵抗によりプルダウンされ、共にロ
ウになる。
次に、リセット入力Ｒのみロウレベルになると、第１
のナンドゲートG1の出力はロウレベルになり、第２のナ
ンドゲートG2の出力はハイレベルになる。したがって、
第１のトランジスタＰ−MOS1はオフになり、第２のトラ
ンジスタＰ−MOS2はオンして第１の出力端子O1は第１の
抵抗R1によりプルダウンされてロウレベルになり、第２
の出力端子O2はハイレベルになる。
のナンドゲートG1の出力はロウレベルになり、第２のナ
ンドゲートG2の出力はハイレベルになる。したがって、
第１のトランジスタＰ−MOS1はオフになり、第２のトラ
ンジスタＰ−MOS2はオンして第１の出力端子O1は第１の
抵抗R1によりプルダウンされてロウレベルになり、第２
の出力端子O2はハイレベルになる。
セット入力Ｓとリセット入力Ｒが同時にハイレベルの
時は、第１及び第２の出力端子O1,O2は前の状態を保持
する。
時は、第１及び第２の出力端子O1,O2は前の状態を保持
する。
このように、セット入力Ｓとリセット入力Ｒが同時に
入力されても、２つの出力端子O1,O2に同時にハイレベ
ルが出力されることはない。
入力されても、２つの出力端子O1,O2に同時にハイレベ
ルが出力されることはない。
第３図は本発明の第２実施例の回路図である。ここで
は、第１実施例の第1,第２の抵抗R1,R2の代わりに第１
のＮチャネルMOS型電界効果トランジスタＮ−MOS1と第
２のＮチャネルMOS型電界効果トランジスタＮ−MOS2を
使用し、かつ各トランジスタのゲートをそれぞれ第１及
び第２のＰチャネルMOS型電界効果トランジスタＰ−MOS
1,2のゲートに接続している。
は、第１実施例の第1,第２の抵抗R1,R2の代わりに第１
のＮチャネルMOS型電界効果トランジスタＮ−MOS1と第
２のＮチャネルMOS型電界効果トランジスタＮ−MOS2を
使用し、かつ各トランジスタのゲートをそれぞれ第１及
び第２のＰチャネルMOS型電界効果トランジスタＰ−MOS
1,2のゲートに接続している。
この回路では、第４図のタイミングチャートに示すよ
うに、セット入力Ｓがロウレベルになると、第１のナン
ドゲートG1の出力はハイレベルになり、第２のナンドゲ
ートG2の出力はロウレベルになる。したがって、第１の
ＰチャネルトランジスタＰ−MOS1と第２のＮチャネルト
ランジスタＮ−MOS2はオンし、第１のＮチャネルトラン
ジスタＮ−MOS1と第２のＰチャネルトランジスタＰ−MO
S2がオフになり、第１の出力端子O1はハイレベルに、第
２の出力端子O2はロウレベルになる。
うに、セット入力Ｓがロウレベルになると、第１のナン
ドゲートG1の出力はハイレベルになり、第２のナンドゲ
ートG2の出力はロウレベルになる。したがって、第１の
ＰチャネルトランジスタＰ−MOS1と第２のＮチャネルト
ランジスタＮ−MOS2はオンし、第１のＮチャネルトラン
ジスタＮ−MOS1と第２のＰチャネルトランジスタＰ−MO
S2がオフになり、第１の出力端子O1はハイレベルに、第
２の出力端子O2はロウレベルになる。
次に、セット入力Ｓとリセット入力Ｒが同時にロウレ
ベルになると、第１のナンドゲートG1の出力と第２のナ
ンドゲートG2の出力は共にハイレベルとなる。したがっ
て、第1,第２のＮチャネルトランジスタＮ−MOS1,2はオ
ンし、第1,第２のＰチャネルトランジスタＰ−MOS1,2は
オフになり、第1,第２の出力端子O1,O2はロウレベルに
なる。
ベルになると、第１のナンドゲートG1の出力と第２のナ
ンドゲートG2の出力は共にハイレベルとなる。したがっ
て、第1,第２のＮチャネルトランジスタＮ−MOS1,2はオ
ンし、第1,第２のＰチャネルトランジスタＰ−MOS1,2は
オフになり、第1,第２の出力端子O1,O2はロウレベルに
なる。
次に、リセット入力Ｒのみロウレベルになると、第１
のナンドゲートG1の出力はロウレベルにり、第２のナン
ドゲートG2の出力はハイレベルになる。したがって、第
２のＰチャネルトランジスタＰ−MOS2と第１のＮチャネ
ルトランジスタＮ−MOS1はオンし、第１のＰチャネルト
ランジスタＰ−MOS1と第２のＮチャネルトランジスタＮ
−MOS2はオフになり、第１の出力端子O1はロウレベルに
なり、第２の出力端子O2はハイレベルになる。
のナンドゲートG1の出力はロウレベルにり、第２のナン
ドゲートG2の出力はハイレベルになる。したがって、第
２のＰチャネルトランジスタＰ−MOS2と第１のＮチャネ
ルトランジスタＮ−MOS1はオンし、第１のＰチャネルト
ランジスタＰ−MOS1と第２のＮチャネルトランジスタＮ
−MOS2はオフになり、第１の出力端子O1はロウレベルに
なり、第２の出力端子O2はハイレベルになる。
セット入力Ｓとリセット入力Ｒが同時にハイレベルの
時は、第１及び第２の出力端子O1,O2は前の状態を保持
する。
時は、第１及び第２の出力端子O1,O2は前の状態を保持
する。
この実施例においても、セット入力Ｓとリセット入力
Ｒが同時に入力されたときに２つの出力端子O1,O2に同
時にハイレベルが出力されることはない。
Ｒが同時に入力されたときに２つの出力端子O1,O2に同
時にハイレベルが出力されることはない。
以上説明したように本発明は、リセット・セット型フ
リップフロップ回路を構成する第１及び第２のナンドゲ
ートの各出力と第１及び第２の出力端子の間にそれぞれ
ゲートがたすき掛け接続された第１及び第２のＰチャネ
ルMOSFETを接続し、かつ第１及び第２の出力端子にはそ
れぞれ低電位にプルダウンされた第１及び第２の負荷素
子を接続しているので、各ＰチャネルMOSFETのオン，オ
フ動作と、負荷素子のプルダウン動作により、セット入
力とリセット入力が同時に入力された場合でも、第１及
び第２の出力端子に同時にハイレベルが出力されること
はなく、回路の誤動作を防止することができる。
リップフロップ回路を構成する第１及び第２のナンドゲ
ートの各出力と第１及び第２の出力端子の間にそれぞれ
ゲートがたすき掛け接続された第１及び第２のＰチャネ
ルMOSFETを接続し、かつ第１及び第２の出力端子にはそ
れぞれ低電位にプルダウンされた第１及び第２の負荷素
子を接続しているので、各ＰチャネルMOSFETのオン，オ
フ動作と、負荷素子のプルダウン動作により、セット入
力とリセット入力が同時に入力された場合でも、第１及
び第２の出力端子に同時にハイレベルが出力されること
はなく、回路の誤動作を防止することができる。
第１図は本発明の第１実施例の回路図、第２図は第１図
の回路の各部の信号波形を示すタイミングチャート、第
３図は本発明の第２実施例の回路図、第４図は第３図の
回路の各部の信号波形を示すタイミングチャート、第５
図は従来のフリップフロップ回路の回路図、第６図は第
５図の回路の各部の信号波形を示すタイミングチャート
である。 G1……第１のナンドゲート、G2……第２のナンドゲー
ト、Ｓ……セット入力、Ｒ……リセット入力、O1……第
１の出力端子、O2……第２の出力端子、Ｐ−MOS1……第
１のＰチャネルMOSFET、Ｐ−MOS2……第２のＰチャネル
MOSFET、Ｎ−MOS1……第１のＮチャネルMOSFET、Ｎ−MO
S2……第２のＮチャネルMOSFET、R1……第１の抵抗、R2
……第２の抵抗。
の回路の各部の信号波形を示すタイミングチャート、第
３図は本発明の第２実施例の回路図、第４図は第３図の
回路の各部の信号波形を示すタイミングチャート、第５
図は従来のフリップフロップ回路の回路図、第６図は第
５図の回路の各部の信号波形を示すタイミングチャート
である。 G1……第１のナンドゲート、G2……第２のナンドゲー
ト、Ｓ……セット入力、Ｒ……リセット入力、O1……第
１の出力端子、O2……第２の出力端子、Ｐ−MOS1……第
１のＰチャネルMOSFET、Ｐ−MOS2……第２のＰチャネル
MOSFET、Ｎ−MOS1……第１のＮチャネルMOSFET、Ｎ−MO
S2……第２のＮチャネルMOSFET、R1……第１の抵抗、R2
……第２の抵抗。
Claims (1)
- 【請求項１】２入力１出力構成の第１及び第２のナンド
ゲートを有し、前記第１のナンドゲートの一方の入力が
セット入力とされ、他方の入力に前記第２のナンドゲー
トの出力が接続され、前記第２のナンドゲートの一方の
入力がリセット入力とされ、他方の入力に前記第１のナ
ンドゲートの出力が接続されたフリップフロップ回路に
おいて、前記第１のナンドゲートの出力にソース・ドレ
イン電極の一方が接続され、他方の電極が第１の出力端
子に接続され、ゲート電極が前記第２のナンドゲートの
出力に接続された第１のＰチャネルMOSFETと、前記第２
のナンドゲートの出力にソース・ドレイン電極の一方が
接続され、他方の電極が第２の出力端子に接続され、ゲ
ート電極が前記第１のナンドゲートの出力に接続された
第２のＰチャネルMOSFETと、前記第１出力端子に接続さ
れて低電位にプルダウンされた第１の負荷素子と、前記
第２出力端子に接続されて低電位にプルダウンされた第
２の負荷素子とを備えることを特徴とするフリップフロ
ップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161685A JP2775859B2 (ja) | 1989-06-23 | 1989-06-23 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161685A JP2775859B2 (ja) | 1989-06-23 | 1989-06-23 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0326105A JPH0326105A (ja) | 1991-02-04 |
| JP2775859B2 true JP2775859B2 (ja) | 1998-07-16 |
Family
ID=15739904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161685A Expired - Lifetime JP2775859B2 (ja) | 1989-06-23 | 1989-06-23 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2775859B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2626326B2 (ja) * | 1991-07-31 | 1997-07-02 | 三菱電機株式会社 | モータ制御ユニット |
| US6252726B1 (en) * | 1999-09-02 | 2001-06-26 | Lightlogic, Inc. | Dual-enclosure optoelectronic packages |
| JP2002280661A (ja) * | 2001-03-16 | 2002-09-27 | Furukawa Electric Co Ltd:The | レーザダイオードモジュールからなる光源 |
-
1989
- 1989-06-23 JP JP1161685A patent/JP2775859B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0326105A (ja) | 1991-02-04 |
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