JPH11163686A - Ｒｓフリップフロップ - Google Patents

Ｒｓフリップフロップ

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JPH11163686A
JPH11163686A JP10277767A JP27776798A JPH11163686A JP H11163686 A JPH11163686 A JP H11163686A JP 10277767 A JP10277767 A JP 10277767A JP 27776798 A JP27776798 A JP 27776798A JP H11163686 A JPH11163686 A JP H11163686A
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Abstract

(57)【要約】 【課題】 きわめて短い走行時間を有し、かつ迅速にパ
ルスを形成可能なＲＳフリップフロップを構成すること
である。 【解決手段】 ＮＯＲゲートの出力側は第１のトランジ
スタのゲート区間を介して第３のトランジスタのゲート
電極に接続されており、ＮＡＮＤゲートの出力側は第２
のトランジスタのゲート区間を介して第４のトランジス
タのゲート電極に接続されており、第３のトランジスタ
および第４のトランジスタの２つのトランジスタは直列
に接続されてラッチ素子を形成しており、第３のトラン
ジスタと第４のトランジスタの共通の接続点はインバー
タの出力側とフリップフロップの出力端子とに接続され
ているように構成して解決される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、入力端子に接続さ
れているインバータと、イネーブルセット端子に接続さ
れているＮＯＲゲートと、イネーブルリセット端子に接
続されているＮＡＮＤゲートと、それぞれインバータに
接続されている第１のトランジスタと第２のトランジス
タとを有する、ＲＳフリップフロップに関する。
【０００２】
【従来の技術】イネーブル入力側を有する従来のＲＳフ
リップフロップは例えば図２に示されているように構成
されている。すなわち、ＲＳフリップフロップの入力端
子ＩＮはインバータ１の入力側に接続されており、イン
バータ１の出力側はＡＮＤゲート２の入力側に接続され
ている。ＡＮＤゲート２の別の入力側は入力端子または
イネーブルセット端子ＥＮＳに接続されている。ＡＮＤ
ゲート２の出力側はフリップフロップ３のセット端子に
接続されている。さらに入力端子ＩＮは第２のＡＮＤゲ
ート４の入力側に接続されており、この第２のＡＮＤゲ
ートの別の入力側に、イネーブルリセット信号に対する
入力端子ＥＮＲが接続されている。第２のＡＮＤゲート
４の出力側はフリップフロップ３のリセット入力側に接
続されている。
【０００３】
【外１】
【０００４】図３にはフリップフロップ３を有する回路
の具体的な構成が示されている。この場合にはＡＮＤゲ
ート２、４の代わりにＮＡＮＤゲート５、６が使用され
ており、別の２つのＮＡＮＤゲート７、８から成る本来
のフリップフロップ３が存在する。２つのＮＡＮＤゲー
ト７、８のうちＮＡＮＤゲートの出力端子はそれぞれ他
方のＮＡＮＤゲートの入力端子に帰還結合されている。
【０００５】具体的な回路構成とは無関係に、図２、図
３のＲＳフリップフロップでは、信号が入力端子ＩＮか
らフリップフロップ３の出力端子Ｑにいたるまで、全部
で３つのゲートを通過する（例えば図３の実施例ではＮ
ＡＮＤゲート１、５、７を通過する）。ただしこれによ
り、比較的長い走行時間のため、従来のＲＳフリップフ
ロップはかなり緩慢に動作し、迅速にパルスを形成する
ことができない。
【０００６】
【発明が解決しようとする課題】本発明の課題は、きわ
めて短い走行時間を有し、かつ迅速にパルスを形成可能
なＲＳフリップフロップを構成することである。
【０００７】
【課題を解決するための手段】この課題は本発明によ
り、ＮＯＲゲートの出力側は第１のトランジスタのゲー
ト区間を介して第３のトランジスタのゲート電極に接続
されており、ＮＡＮＤゲートの出力側は第２のトランジ
スタのゲート区間を介して第４のトランジスタのゲート
電極に接続されており、第３のトランジスタおよび第４
のトランジスタの２つのトランジスタは直列に接続され
てラッチ素子を形成しており、第３のトランジスタと第
４のトランジスタの共通の接続点はインバータの出力側
とフリップフロップの出力端子とに接続されているよう
に構成して解決される。
【０００８】
【発明の実施の形態】本発明のＲＳフリップフロップの
第１の重要な利点は、従来のフリップフロップよりも僅
かな４つのトランジスタで構成できる点である。さら
に、本発明の構成によれば、ＲＳフリップフロップの入
力端子と出力端子との間で信号がゲートを１つ通過すれ
ばよいだけである。これはインバータの出力側がラッチ
素子の共通の接続点を介して直接にＲＳフリップフロッ
プの出力端子に接続されているからである。これにより
走行時間がきわめて短くなり、ＲＳフリップフロップが
きわめて迅速に動作する。ラッチ素子の第３のトランジ
スタをＮＯＲゲートを介して制御し、第４のトランジス
タをＮＡＮＤゲートを介して制御することにより、この
直列接続された第３のトランジスタおよび第４のトラン
ジスタの“使用禁止状態”が排除されるので、これらの
トランジスタが動作電圧ＶＤＤを基準電圧ＶＳＳに短絡
することが回避される。
【０００９】インバータは通常ＰチャネルＭＯＳトラン
ジスタから成り、このトランジスタはＮチャネルＭＯＳ
トランジスタに直列に接続されている。ＮＯＲゲートを
介して駆動される第１のトランジスタはこの場合同様に
ＰチャネルＭＯＳトランジスタであり、動作電圧とイン
バータのＰチャネルＭＯＳトランジスタのドレインまた
はソースとの間に接続されている。同様にＮＡＮＤゲー
トを介して駆動される第２のトランジスタはＮチャネル
ＭＯＳトランジスタであり、基準電圧ＶＳＳとインバー
タのＮチャネルＭＯＳトランジスタのドレインまたはソ
ースとの間に直列接続されている。第１のトランジスタ
のゲートは第３のトランジスタのゲートに接続されてお
り、この第３のトランジスタはＮチャネルＭＯＳトラン
ジスタである。同様に第２のトランジスタのゲートは第
４のトランジスタのゲートに接続されており、この第４
のトランジスタはこの場合ＰチャネルＭＯＳトランジス
タにより構成されている。第３のトランジスタおよび第
４のトランジスタは基準電圧と動作電圧との間に直列に
接続されている。
【００１０】
【実施例】以下に本発明を図に則して詳細に説明する。
【００１１】図２、図３については既に詳細に説明し
た。図１には図２、図３の素子に相当する素子は同じ参
照番号で示されている。
【００１２】図１では、ＲＳフリップフロップの入力端
子ＩＮが相互に直列接続された２つのＭＯＳトランジス
タ１０、１１のゲート電極に接続されており、これらの
トランジスタがインバータを構成しており、かつこれら
のトランジスタのうちトランジスタ１０がＰチャネルＭ
ＯＳトランジスタであり、トランジスタ１１がＮチャネ
ルＭＯＳトランジスタである。ＰチャネルＭＯＳトラン
ジスタ１０に直列に別のＰチャネルＭＯＳトランジスタ
１２が接続されており、ＮチャネルＭＯＳトランジスタ
１１に直列に別のＮチャネルＭＯＳトランジスタ１３が
接続されている。トランジスタ１０、１１はインバータ
１４を構成しており、このインバータの出力側はトラン
ジスタ１０、１１の接続点で直接にＲＳフリップフロッ
プの出力端子Ｑに接続されている。
【００１３】トランジスタ１０、１１、１２、１３は動
作電圧ＶＤＤと基準電圧ＶＳＳとの間に直列に接続され
ている。
【００１４】ＮＯＲゲート１５の入力端子ＥＮＳにイネ
ーブルセット信号が印加される。一方ＮＯＲゲート１５
の別の入力側は出力端子Ｑに接続されている。ＮＯＲゲ
ート１５の出力端子はトランジスタ１２のゲート電極を
介してＮチャネルＭＯＳトランジスタ１６のゲート電極
に接続されている。
【００１５】
【外２】
【００１６】トランジスタ１８、１６は動作電圧ＶＤＤ
と基準電圧ＶＳＳとの間に直列に接続されており、これ
らのトランジスタの共通の接続点は出力端子Ｑ、および
トランジスタ１０、１１の接続点に接続されている。
【００１７】表１ではフリップフロップの種々の状態が
示されている。すなわち、端子ＥＮＳのセット信号ｅｎ
ｓ、端子ＥＮＲのリセット信号ｅｎｒ、スイッチング前
の状態に対する出力端子Ｑの信号ｑ-1、入力端子ＩＮの
信号“ｉｎ”、スイッチング後の状態に対する出力端子
Ｑの信号ｑに対するフリップフロップの状態である。こ
の表では“ｘ”は任意の信号、Ｄはデータを意味し、通
常“１”は“イネーブル”を表しており、“０”は“デ
ィスエーブル”を表している。
【００１８】第１の状態ではフリップフロップはリセッ
ト準備状態にあり（対応するコラムの左側の半分を参
照）、リセットされたフリップフロップは値“０”を記
憶する（コラムの右側の半分を参照）。第２の状態で端
子ＥＮＳに信号“０”が印加され、かつ出力端子Ｑも値
“０”を有する場合には、どんな信号“ｘ”が端子ＥＮ
ＲおよびＩＮに供給されるかに無関係に“０”が記憶さ
れる。第３の状態ではフリップフロップはセット準備状
態にあり（対応するコラムの左側の半分を参照）、セッ
トされたフリップフロップは値“１”を記憶する（コラ
ムの右側の半分を参照）。
【００１９】
【外３】
【００２０】第５の状態ではフリップフロップはデータ
Ｄを記憶し、第６の状態ではフリップフロップは“トラ
ンスペアレント”となり、インバータの機能を行う。
【００２１】
【表１】
【００２２】図１から明らかなように、入力端子ＩＮに
印加される信号は、トランジスタ１０、１１から成る１
つのゲート回路だけを通過して出力端子Ｑに供給され
る。このため信号の走行時間はきわめて短い。本発明に
よるＲＳフリップフロップはパルスをきわめて迅速に形
成することができる。
【図面の簡単な説明】
【図１】本発明のＲＳフリップフロップの実施例を示す
回路図である。
【図２】従来のＲＳフリップフロップを示すブロック回
路図である。
【図３】図２に示されたフリップフリップの別の構成を
示す回路図である。
【符号の説明】
１、１４ インバータ ２、４ ＡＮＤゲート ３ フリップフロップ ５、６、７、８、１７ ＮＡＮＤゲート １０、１１、１２、１３、１６、１８ トランジスタ １５ ＮＯＲゲート ＶＤＤ 動作電圧 ＶＳＳ 基準電圧 ＩＮ 入力端子 Ｑ 出力端子 ＥＮＳ、ＥＮＲ 端子

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 入力端子（ＩＮ）に接続されているイン
    バータ（１４）と、 イネーブルセット端子（ＥＮＳ）を有するＮＯＲゲート
    （１５）と、 イネーブルリセット端子（ＥＮＲ）を有するＮＡＮＤゲ
    ート（１７）と、 それぞれインバータ（１４）に接続されている第１のト
    ランジスタ（１２）と第２のトランジスタ（１３）とを
    有する、ＲＳフリップフロップにおいて、 ＮＯＲゲート（１５）の出力側は第１のトランジスタ
    （１２）のゲート区間を介して第３のトランジスタ（１
    ６）のゲート電極に接続されており、ＮＡＮＤゲート
    （１７）の出力側は第２のトランジスタ（１３）のゲー
    ト区間を介して第４のトランジスタ（１８）のゲート電
    極に接続されており、 第３のトランジスタ（１６）および第４のトランジスタ
    （１８）の２つのトランジスタは直列に接続されてラッ
    チ素子を形成しており、 該第３のトランジスタ（１６）と第４のトランジスタ
    （１８）の共通の接続点はインバータ（１４）の出力側
    とフリップフロップの出力端子（Ｑ）とに接続されてい
    る、ことを特徴とするＲＳフリップフロップ。
  2. 【請求項２】 第１のトランジスタ（１２）はＰチャネ
    ルＭＯＳトランジスタであり、該第１のトランジスタ
    （１２）はインバータ（１４）のＰチャネルＭＯＳトラ
    ンジスタ（１０）に直列に接続されている、請求項１記
    載のＲＳフリップフロップ。
  3. 【請求項３】 第２のトランジスタ（１３）はＮチャネ
    ルＭＯＳトランジスタであり、該第２のトランジスタ
    （１３）はインバータ（１４）のＮチャネルＭＯＳトラ
    ンジスタ（１１）に直列に接続されている、請求項１ま
    たは２記載のＲＳフリップフロップ。
  4. 【請求項４】 第１のトランジスタ（１２）、インバー
    タ（１４）、および第２のトランジスタ（１３）は、動
    作電圧（ＶＤＤ）と基準電圧（ＶＳＳ）との間に直列に
    接続されている、請求項３記載のＲＳフリップフロッ
    プ。
  5. 【請求項５】 第３のトランジスタ（１６）はＮチャネ
    ルＭＯＳトランジスタである、請求項１から４までのい
    ずれか１項記載のＲＳフリップフロップ。
  6. 【請求項６】 第４のトランジスタ（１８）はＰチャネ
    ルＭＯＳトランジスタである、請求項１から５までのい
    ずれか１項記載のＲＳフリップフロップ。
  7. 【請求項７】 第３のトランジスタ（１６）および第４
    のトランジスタ（１８）は、基準電圧（ＶＳＳ）と動作
    電圧（ＶＤＤ）との間に直列に接続されている、請求項
    １から６までのいずれか１項記載のＲＳフリップフロッ
    プ。
  8. 【請求項８】 出力端子（Ｑ）はＮＯＲゲート（１５）
    の別の入力端子およびＮＡＮＤゲート（１７）の別の入
    力端子に接続されている、請求項１から７までのいずれ
    か１項記載のＲＳフリップフロップ。
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