JP2002026693A - シュミット回路 - Google Patents
シュミット回路Info
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Abstract
(57)【要約】
【課題】 集積面積を小さくできるシュミット回路を提
供する。 【解決手段】 信号入力端子７に入力ＣＭＯＳインバー
タ１の入力端子が接続され、入力ＣＭＯＳインバータ１
の出力端子に出力ＣＭＯＳインバータ２の入力端子が接
続され、出力ＣＭＯＳインバータ２の出力端子に信号出
力端子８が接続されている。出力ＣＭＯＳインバータ２
の出力端子には、ＰチャネルＭＯＳトランジスタ３およ
びＮチャネルＭＯＳトランジスタ４のゲートがそれぞれ
接続されている。ＰチャネルＭＯＳトランジスタ３は、
ソースが電源（ＶDD）端子に接続され、ドレインが抵抗
５を介して入力ＣＭＯＳインバータ１の出力端子に接続
されている。ＮチャネルＭＯＳトランジスタ４はソース
がグラウンド（ＶSS）端子に接続され、ドレインが抵抗
６を介して入力ＣＭＯＳインバータ１の出力端子に接続
されている。
供する。 【解決手段】 信号入力端子７に入力ＣＭＯＳインバー
タ１の入力端子が接続され、入力ＣＭＯＳインバータ１
の出力端子に出力ＣＭＯＳインバータ２の入力端子が接
続され、出力ＣＭＯＳインバータ２の出力端子に信号出
力端子８が接続されている。出力ＣＭＯＳインバータ２
の出力端子には、ＰチャネルＭＯＳトランジスタ３およ
びＮチャネルＭＯＳトランジスタ４のゲートがそれぞれ
接続されている。ＰチャネルＭＯＳトランジスタ３は、
ソースが電源（ＶDD）端子に接続され、ドレインが抵抗
５を介して入力ＣＭＯＳインバータ１の出力端子に接続
されている。ＮチャネルＭＯＳトランジスタ４はソース
がグラウンド（ＶSS）端子に接続され、ドレインが抵抗
６を介して入力ＣＭＯＳインバータ１の出力端子に接続
されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タを用いて作られたシュミット回路に関し、特にＣＭＯ
Ｓトランジスタと単体ＭＯＳトランジスタおよび抵抗と
で構成することのできるシュミット回路に関するもので
ある。
タを用いて作られたシュミット回路に関し、特にＣＭＯ
Ｓトランジスタと単体ＭＯＳトランジスタおよび抵抗と
で構成することのできるシュミット回路に関するもので
ある。
【０００２】
【従来の技術】従来、大規模集積回路（ＬＳＩ）等にシ
ュミット回路を集積する場合、このシュミット回路は図
７に示すように構成されていた。
ュミット回路を集積する場合、このシュミット回路は図
７に示すように構成されていた。
【０００３】図７に示されたシュミット回路は、電源
（ＶDD）端子とグラウンド（ＶSS）端子間に第１、第２
および第３の抵抗２１，２２，２３が直列に接続され、
信号入力端子２６にコンパレータ２４の非反転入力端子
が接続され、第１および第２の抵抗２１，２２の接続点
にコンパレータ２４の反転入力端子が接続され、コンパ
レータ２４の出力端子に信号出力端子２７が接続されて
いる。コンパレータ２４の出力端子には、ソース接地さ
れたＮチャネルＭＯＳトランジスタ２５のゲートが接続
され、このＮチャネルＭＯＳトランジスタ２５のドレイ
ンが第２および第３の抵抗２２，２３の接続点に接続さ
れている。第１、第２および第３の抵抗２１，２２，２
３の抵抗値はそれぞれＲ1 ，Ｒ2 ，Ｒ3 である。
（ＶDD）端子とグラウンド（ＶSS）端子間に第１、第２
および第３の抵抗２１，２２，２３が直列に接続され、
信号入力端子２６にコンパレータ２４の非反転入力端子
が接続され、第１および第２の抵抗２１，２２の接続点
にコンパレータ２４の反転入力端子が接続され、コンパ
レータ２４の出力端子に信号出力端子２７が接続されて
いる。コンパレータ２４の出力端子には、ソース接地さ
れたＮチャネルＭＯＳトランジスタ２５のゲートが接続
され、このＮチャネルＭＯＳトランジスタ２５のドレイ
ンが第２および第３の抵抗２２，２３の接続点に接続さ
れている。第１、第２および第３の抵抗２１，２２，２
３の抵抗値はそれぞれＲ1 ，Ｒ2 ，Ｒ3 である。
【０００４】このように構成された従来のシュミット回
路は、図８に示す波形図のように動作する。信号入力端
子２６に入力信号ＩＮとして例えば三角波が入力される
と、時刻ｔ1 より前の状態では、コンパレータ２４の出
力はローレベルとなっており、ＮチャネルＭＯＳトラン
ジスタ２５が遮断しているので、第１および第２の抵抗
２１，２２の接続点、すなわちコンパレータ２４の反転
入力端子の電圧ＶB は電圧ＶBHとなっている。ただし、
電圧ＶBHは、 ＶBH＝ＶDD×（Ｒ2 ＋Ｒ3 ）／（Ｒ1 ＋Ｒ2 ＋Ｒ3 ） で表される。
路は、図８に示す波形図のように動作する。信号入力端
子２６に入力信号ＩＮとして例えば三角波が入力される
と、時刻ｔ1 より前の状態では、コンパレータ２４の出
力はローレベルとなっており、ＮチャネルＭＯＳトラン
ジスタ２５が遮断しているので、第１および第２の抵抗
２１，２２の接続点、すなわちコンパレータ２４の反転
入力端子の電圧ＶB は電圧ＶBHとなっている。ただし、
電圧ＶBHは、 ＶBH＝ＶDD×（Ｒ2 ＋Ｒ3 ）／（Ｒ1 ＋Ｒ2 ＋Ｒ3 ） で表される。
【０００５】時刻ｔ1 で入力信号ＩＮのレベルが電圧Ｖ
B （＝ＶBH）を上回ると、コンパレータ２４の出力すな
わち出力信号ＯＵＴはローレベルからハイレベルへ移行
し、ＮチャネルＭＯＳトランジスタ２５が導通してＮチ
ャネルＭＯＳトランジスタ２５のドレインはほぼ接地さ
れた状態になる。その結果、電圧ＶB が電圧ＶBHから電
圧ＶBLへ移行する。ただし、電圧ＶBLは、 電圧ＶBL＝ＶDD×Ｒ2 ／（Ｒ1 ＋Ｒ2 ） で表される。
B （＝ＶBH）を上回ると、コンパレータ２４の出力すな
わち出力信号ＯＵＴはローレベルからハイレベルへ移行
し、ＮチャネルＭＯＳトランジスタ２５が導通してＮチ
ャネルＭＯＳトランジスタ２５のドレインはほぼ接地さ
れた状態になる。その結果、電圧ＶB が電圧ＶBHから電
圧ＶBLへ移行する。ただし、電圧ＶBLは、 電圧ＶBL＝ＶDD×Ｒ2 ／（Ｒ1 ＋Ｒ2 ） で表される。
【０００６】つぎに、時刻ｔ2 で入力信号ＩＮのレベル
が電圧ＶB （＝ＶBL）を下回ると、コンパレータ２４の
出力すなわち出力信号ＯＵＴはハイレベルからローレベ
ルへ移行し、ＮチャネルＭＯＳトランジスタ２５が遮断
してＮチャネルＭＯＳトランジスタ２５のドレインは開
放された状態になる。その結果、電圧ＶB が電圧ＶBLか
ら電圧ＶBHへ移行する。
が電圧ＶB （＝ＶBL）を下回ると、コンパレータ２４の
出力すなわち出力信号ＯＵＴはハイレベルからローレベ
ルへ移行し、ＮチャネルＭＯＳトランジスタ２５が遮断
してＮチャネルＭＯＳトランジスタ２５のドレインは開
放された状態になる。その結果、電圧ＶB が電圧ＶBLか
ら電圧ＶBHへ移行する。
【０００７】以後、時刻ｔ3 ，ｔ5 では時刻ｔ1 と同様
の動作を行い、時刻ｔ4 ，ｔ6 では時刻ｔ2 と同様の動
作を行う。
の動作を行い、時刻ｔ4 ，ｔ6 では時刻ｔ2 と同様の動
作を行う。
【０００８】従来のシュミット回路はこのような動作を
繰り返すので、信号入力端子２６に印加される入力信号
ＩＮのレベルの変化に対してヒステリシス特性ををもっ
てレベルが反転する出力信号ＯＵＴを得ることができ
る。
繰り返すので、信号入力端子２６に印加される入力信号
ＩＮのレベルの変化に対してヒステリシス特性ををもっ
てレベルが反転する出力信号ＯＵＴを得ることができ
る。
【０００９】図９に上記のコンパレータ２４の具体的な
回路の一例を示す。このコンパレータ２４は５個のＰチ
ャネルＭＯＳトランジスタと６個のＮチャネルＭＯＳト
ランジスタとで構成されている。ＩＮ（−）およびＩＮ
（＋）はそれぞれ差動の入力端子、ＯＵＴは出力端子で
ある。
回路の一例を示す。このコンパレータ２４は５個のＰチ
ャネルＭＯＳトランジスタと６個のＮチャネルＭＯＳト
ランジスタとで構成されている。ＩＮ（−）およびＩＮ
（＋）はそれぞれ差動の入力端子、ＯＵＴは出力端子で
ある。
【００１０】
【発明が解決しようとする課題】上記したように従来の
シュミット回路は、第１、第２および第３の抵抗２１，
２２，２３の抵抗値Ｒ1 ，Ｒ2 ，Ｒ3 の選択により、ヒ
ステリシス幅を容易に設定できるという利点を有してい
るが、構成回路内に回路構成の複雑なコンパレータ２４
を必要としており、シュミット回路を集積回路化する場
合に集積面積を小さくできないという問題があった。上
記した従来例では、コンパレータ２４が１１素子である
ので、シュミット回路の素子数は１５となる。
シュミット回路は、第１、第２および第３の抵抗２１，
２２，２３の抵抗値Ｒ1 ，Ｒ2 ，Ｒ3 の選択により、ヒ
ステリシス幅を容易に設定できるという利点を有してい
るが、構成回路内に回路構成の複雑なコンパレータ２４
を必要としており、シュミット回路を集積回路化する場
合に集積面積を小さくできないという問題があった。上
記した従来例では、コンパレータ２４が１１素子である
ので、シュミット回路の素子数は１５となる。
【００１１】したがって、本発明の目的は、集積回路化
した場合に集積面積を小さくできるシュミット回路を提
供することである。
した場合に集積面積を小さくできるシュミット回路を提
供することである。
【００１２】
【課題を解決するための手段】本発明のシュミット回路
は、信号入力端子に入力端子が接続された入力インバー
タと、入力インバータの出力端子に入力端子が接続され
るとともに信号出力端子に出力端子が接続された出力イ
ンバータと、出力インバータの出力端子にゲートが接続
されたＰチャネルＭＯＳトランジスタと、ＰチャネルＭ
ＯＳトランジスタのドレインと入力インバータの出力端
子との間に接続された第１の抵抗と、出力インバータの
出力端子にゲートが接続されたＮチャネルＭＯＳトラン
ジスタと、ＮチャネルＭＯＳトランジスタのドレインと
入力インバータの出力端子との間に接続された第２の抵
抗とを備えている。
は、信号入力端子に入力端子が接続された入力インバー
タと、入力インバータの出力端子に入力端子が接続され
るとともに信号出力端子に出力端子が接続された出力イ
ンバータと、出力インバータの出力端子にゲートが接続
されたＰチャネルＭＯＳトランジスタと、ＰチャネルＭ
ＯＳトランジスタのドレインと入力インバータの出力端
子との間に接続された第１の抵抗と、出力インバータの
出力端子にゲートが接続されたＮチャネルＭＯＳトラン
ジスタと、ＮチャネルＭＯＳトランジスタのドレインと
入力インバータの出力端子との間に接続された第２の抵
抗とを備えている。
【００１３】上記の入力インバータおよび出力インバー
タは、それぞれ例えばドレイン同士を共通接続するとと
もにゲート同士を共通接続したＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタで構成されたＣ
ＭＯＳインバータである。
タは、それぞれ例えばドレイン同士を共通接続するとと
もにゲート同士を共通接続したＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタで構成されたＣ
ＭＯＳインバータである。
【００１４】この構成によれば、出力インバータの出力
がローレベルのときには、ＰチャネルＭＯＳトランジス
タおよび第１の抵抗が、入力インバータの出力電位すな
わち出力インバータの入力電位を入力インバータのみの
場合よりも引き上げるように作用し、入力信号のレベル
がより高い状態にならないと出力インバータが反転しな
いようになる。また、出力インバータの出力がハイレベ
ルのときには、ＮチャネルＭＯＳトランジスタおよび第
２の抵抗が、入力インバータの出力電位すなわち出力イ
ンバータの入力電位を入力インバータのみの場合よりも
引き下げるように作用し、入力信号のレベルがより低い
状態にならないと出力インバータが反転しないようにな
る。これによって、入力信号のレベル変化と出力信号の
レベル反転との間にヒステリシス特性を持たせることが
できる。したがって、コンパレータを使用せずに、イン
バータとＰチャネルＭＯＳトランジスタおよびＮチャネ
ルＭＯＳトランジスタと抵抗とだけの少ない素子数でシ
ュミット回路を実現することができる。その結果、シュ
ミット回路を集積回路化する場合に、集積面積を小さく
できる。
がローレベルのときには、ＰチャネルＭＯＳトランジス
タおよび第１の抵抗が、入力インバータの出力電位すな
わち出力インバータの入力電位を入力インバータのみの
場合よりも引き上げるように作用し、入力信号のレベル
がより高い状態にならないと出力インバータが反転しな
いようになる。また、出力インバータの出力がハイレベ
ルのときには、ＮチャネルＭＯＳトランジスタおよび第
２の抵抗が、入力インバータの出力電位すなわち出力イ
ンバータの入力電位を入力インバータのみの場合よりも
引き下げるように作用し、入力信号のレベルがより低い
状態にならないと出力インバータが反転しないようにな
る。これによって、入力信号のレベル変化と出力信号の
レベル反転との間にヒステリシス特性を持たせることが
できる。したがって、コンパレータを使用せずに、イン
バータとＰチャネルＭＯＳトランジスタおよびＮチャネ
ルＭＯＳトランジスタと抵抗とだけの少ない素子数でシ
ュミット回路を実現することができる。その結果、シュ
ミット回路を集積回路化する場合に、集積面積を小さく
できる。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１６】図１は、本発明の実施の形態に係るシュミ
ット回路の基本構成を示すブロック図である。
ット回路の基本構成を示すブロック図である。
【００１７】図１に示すシュミット回路は、信号入力端
子７に入力インバータ１の入力端子が接続され、入力イ
ンバータ１の出力端子に出力インバータ２の入力端子が
接続され、出力インバータ２の出力端子に信号出力端子
８が接続されている。出力インバータ２の出力端子に
は、ＰチャネルＭＯＳトランジスタ３のゲートおよびＮ
チャネルＭＯＳトランジスタ４のゲートがそれぞれ接続
されている。入力インバータ１および出力インバータ２
は、それぞれＣＭＯＳインバータからなる。
子７に入力インバータ１の入力端子が接続され、入力イ
ンバータ１の出力端子に出力インバータ２の入力端子が
接続され、出力インバータ２の出力端子に信号出力端子
８が接続されている。出力インバータ２の出力端子に
は、ＰチャネルＭＯＳトランジスタ３のゲートおよびＮ
チャネルＭＯＳトランジスタ４のゲートがそれぞれ接続
されている。入力インバータ１および出力インバータ２
は、それぞれＣＭＯＳインバータからなる。
【００１８】ＰチャネルＭＯＳトランジスタ３は、ソー
スが電源（ＶDD）端子に接続され、ドレインが抵抗５を
介して入力インバータ１の出力端子すなわち出力インバ
ータ２の入力端子に接続されている。ＮチャネルＭＯＳ
トランジスタ４はソースがグラウンド（ＶSS）端子に接
続され、ドレインが抵抗６を介して入力インバータ１の
出力端子すなわち出力インバータ２の入力端子に接続さ
れている。抵抗５，６の抵抗値は、それぞれＲP ，ＲN
である。
スが電源（ＶDD）端子に接続され、ドレインが抵抗５を
介して入力インバータ１の出力端子すなわち出力インバ
ータ２の入力端子に接続されている。ＮチャネルＭＯＳ
トランジスタ４はソースがグラウンド（ＶSS）端子に接
続され、ドレインが抵抗６を介して入力インバータ１の
出力端子すなわち出力インバータ２の入力端子に接続さ
れている。抵抗５，６の抵抗値は、それぞれＲP ，ＲN
である。
【００１９】このように構成された実施例の動作につい
て図２から図６を用いて説明する。
て図２から図６を用いて説明する。
【００２０】図２は図１のシュミット回路における動作
波形図であり、図３から図６はその補足説明のための回
路図である。図３から図６において、１−１，１−１′
は入力インバータ１を構成するＰチャネルＭＯＳトラン
ジスタであり、１−２，１−２′は入力インバータ１を
構成するＮチャネルＭＯＳトランジスタである。出力イ
ンバータ２についても入力インバータ１と同様にＰチャ
ネルＭＯＳトランジスタとＮチャネルＭＯＳトランジス
タで構成されている。
波形図であり、図３から図６はその補足説明のための回
路図である。図３から図６において、１−１，１−１′
は入力インバータ１を構成するＰチャネルＭＯＳトラン
ジスタであり、１−２，１−２′は入力インバータ１を
構成するＮチャネルＭＯＳトランジスタである。出力イ
ンバータ２についても入力インバータ１と同様にＰチャ
ネルＭＯＳトランジスタとＮチャネルＭＯＳトランジス
タで構成されている。
【００２１】図２において、時刻ｔ1 までは出力インバ
ータ２の出力はローレベルであり、ＮチャネルＭＯＳト
ランジスタ４は遮断状態であるが、ＰチャネルＭＯＳト
ランジスタ３は図４に示すように導通状態であり、抵抗
５が入力インバータ１の出力端子すなわち出力インバー
タ２の入力端子と電源（ＶDD）端子間に挿入されるとい
う状態である。
ータ２の出力はローレベルであり、ＮチャネルＭＯＳト
ランジスタ４は遮断状態であるが、ＰチャネルＭＯＳト
ランジスタ３は図４に示すように導通状態であり、抵抗
５が入力インバータ１の出力端子すなわち出力インバー
タ２の入力端子と電源（ＶDD）端子間に挿入されるとい
う状態である。
【００２２】このような状態で図２の時刻ｔ0 が到来す
ると、入力インバータ１は信号入力端子７に加わる入力
電圧ＩＮが既にスレッシュホールド電圧（例えば、ＶDD
／２）に達しているので、入力インバータ１の出力をロ
ーレベルへ遷移させようとするが、抵抗５がＰチャネル
ＭＯＳトランジスタ３を介して電源（ＶDD）端子に接続
されており、このときに抵抗５に流れる電流は少なく、
したがって抵抗５による電圧降下も少なく、入力インバ
ータ１の出力端子の電位ＶA は入力インバータ１のみの
場合に比べて引き上げられた状態にある。このときには
ローレベルへの移行は行われない。
ると、入力インバータ１は信号入力端子７に加わる入力
電圧ＩＮが既にスレッシュホールド電圧（例えば、ＶDD
／２）に達しているので、入力インバータ１の出力をロ
ーレベルへ遷移させようとするが、抵抗５がＰチャネル
ＭＯＳトランジスタ３を介して電源（ＶDD）端子に接続
されており、このときに抵抗５に流れる電流は少なく、
したがって抵抗５による電圧降下も少なく、入力インバ
ータ１の出力端子の電位ＶA は入力インバータ１のみの
場合に比べて引き上げられた状態にある。このときには
ローレベルへの移行は行われない。
【００２３】入力インバータ１への入力電圧ＩＮがさら
に上昇すると、抵抗５に流れる電流Ｉ2 が増加し、した
がって抵抗５による電圧降下も増大し、入力インバータ
１の出力端子の電位ＶA は徐々に低下してくる。そし
て、時刻ｔ1 になると、電流Ｉ 2 による抵抗５の電圧降
下（Ｉ2 ・ＲP ）が、出力インバータ２のスレッシュホ
ールド電圧をＶDD／２とすると、 Ｉ2 ・ＲP ≧ＶDD／２ の状態になり、入力インバータ１の出力端子の電圧ＶA
はハイレベルからローレベルへ移行する。すなわち、電
圧ＶA がＶDD／２より低くなる。
に上昇すると、抵抗５に流れる電流Ｉ2 が増加し、した
がって抵抗５による電圧降下も増大し、入力インバータ
１の出力端子の電位ＶA は徐々に低下してくる。そし
て、時刻ｔ1 になると、電流Ｉ 2 による抵抗５の電圧降
下（Ｉ2 ・ＲP ）が、出力インバータ２のスレッシュホ
ールド電圧をＶDD／２とすると、 Ｉ2 ・ＲP ≧ＶDD／２ の状態になり、入力インバータ１の出力端子の電圧ＶA
はハイレベルからローレベルへ移行する。すなわち、電
圧ＶA がＶDD／２より低くなる。
【００２４】上記のように、電圧ＶA がハイレベルから
ローレベルへ移行すると、出力インバータ２の出力端子
の電圧すなわち信号出力端子８の電圧ＯＵＴはローレベ
ルからハイレベルへ移行することになる。
ローレベルへ移行すると、出力インバータ２の出力端子
の電圧すなわち信号出力端子８の電圧ＯＵＴはローレベ
ルからハイレベルへ移行することになる。
【００２５】つぎに、時刻ｔ1 で出力インバータ２の出
力がハイレベルになると、ＰチャネルＭＯＳトランジス
タ３は遮断状態となるが、ＮチャネルＭＯＳトランジス
タ４は図３に示すように導通状態となり、抵抗６が入力
インバータ１の出力端子すなわち出力インバータ２の入
力端子とグラウンド（ＶSS）端子間に挿入されるという
状態になる。
力がハイレベルになると、ＰチャネルＭＯＳトランジス
タ３は遮断状態となるが、ＮチャネルＭＯＳトランジス
タ４は図３に示すように導通状態となり、抵抗６が入力
インバータ１の出力端子すなわち出力インバータ２の入
力端子とグラウンド（ＶSS）端子間に挿入されるという
状態になる。
【００２６】このような状態で図２の時刻ｔ2 以前に、
入力インバータ１へ加わる入力電圧ＩＮがスレッシュホ
ールド電圧（ＶDD／２）に達して入力インバータ１の出
力をハイレベルへ遷移させようとするが、抵抗６がＮチ
ャネルＭＯＳトランジスタ４を介してグラウンド
（ＶSS）端子に接続されており、このときに抵抗６に流
れる電流は少なく、したがって抵抗６による電圧降下も
少なく、入力インバータ１の出力端子の電位ＶA は入力
インバータ１のみの場合に比べて引き下げられた状態と
なる。このときにはハイレベルへの移行は行われない。
入力インバータ１へ加わる入力電圧ＩＮがスレッシュホ
ールド電圧（ＶDD／２）に達して入力インバータ１の出
力をハイレベルへ遷移させようとするが、抵抗６がＮチ
ャネルＭＯＳトランジスタ４を介してグラウンド
（ＶSS）端子に接続されており、このときに抵抗６に流
れる電流は少なく、したがって抵抗６による電圧降下も
少なく、入力インバータ１の出力端子の電位ＶA は入力
インバータ１のみの場合に比べて引き下げられた状態と
なる。このときにはハイレベルへの移行は行われない。
【００２７】入力インバータ１への入力電圧ＩＮがさら
に下降すると、抵抗６に流れる電流Ｉ1 が増加し、した
がって抵抗６による電圧降下も増大し、入力インバータ
１の出力端子の電位ＶA は徐々に上昇してくる。そし
て、時刻ｔ2 になると、電流Ｉ 1 による抵抗６の電圧降
下（Ｉ1 ・ＲN ）が、出力インバータ２のスレッシュホ
ールド電圧をＶDD／２とすると、 Ｉ1 ・ＲN ≧ＶDD／２ の状態になり、入力インバータ１の出力端子の電圧ＶA
はローレベルからハイレベルへ移行する。すなわち、電
圧ＶA がＶDD／２より高くなる。
に下降すると、抵抗６に流れる電流Ｉ1 が増加し、した
がって抵抗６による電圧降下も増大し、入力インバータ
１の出力端子の電位ＶA は徐々に上昇してくる。そし
て、時刻ｔ2 になると、電流Ｉ 1 による抵抗６の電圧降
下（Ｉ1 ・ＲN ）が、出力インバータ２のスレッシュホ
ールド電圧をＶDD／２とすると、 Ｉ1 ・ＲN ≧ＶDD／２ の状態になり、入力インバータ１の出力端子の電圧ＶA
はローレベルからハイレベルへ移行する。すなわち、電
圧ＶA がＶDD／２より高くなる。
【００２８】上記のように、電圧ＶA がローレベルから
ハイレベルへ移行すると、出力インバータ２の出力端子
の電圧すなわち信号出力端子８の電圧ＯＵＴはハイレベ
ルからローレベルへ移行することになる。
ハイレベルへ移行すると、出力インバータ２の出力端子
の電圧すなわち信号出力端子８の電圧ＯＵＴはハイレベ
ルからローレベルへ移行することになる。
【００２９】つぎに、時刻ｔ2 で出力インバータ２の出
力がローレベルになると、ＮチャネルＭＯＳトランジス
タ４は遮断状態となるが、ＰチャネルＭＯＳトランジス
タ３は図４に示すように導通状態になり、抵抗５が入力
インバータ１の出力端子すなわち出力インバータ２の入
力端子と電源（ＶDD）端子間に挿入されるという状態に
なる。つまり時刻ｔ1 以前の状態に戻ることになる。
力がローレベルになると、ＮチャネルＭＯＳトランジス
タ４は遮断状態となるが、ＰチャネルＭＯＳトランジス
タ３は図４に示すように導通状態になり、抵抗５が入力
インバータ１の出力端子すなわち出力インバータ２の入
力端子と電源（ＶDD）端子間に挿入されるという状態に
なる。つまり時刻ｔ1 以前の状態に戻ることになる。
【００３０】以後、時刻ｔ3 ，ｔ5 では時刻ｔ1 での動
作と同様の動作が行われ、時刻ｔ4，ｔ6 では時刻ｔ2
での動作と同様の動作が行われる。
作と同様の動作が行われ、時刻ｔ4，ｔ6 では時刻ｔ2
での動作と同様の動作が行われる。
【００３１】つまり、時刻ｔ1 ，ｔ3 ，ｔ5 ではその直
前状態（図４の状態）は、図６に示すように、入力イン
バータ１を構成するＰチャネルＭＯＳトランジスタ１−
１′のサイズがＮチャネルＭＯＳトランジスタ１−２
（もしくは図４のＰチャネルＭＯＳトランジスタ１−
１）に比べて大きくなった場合と等価であり、時刻
ｔ2 ，ｔ4 ，ｔ6 ではその直前状態（図３の状態）は図
５に示すように入力インバータ１を構成するＮチャネル
ＭＯＳトランジスタ１−２′のサイズがＰチャネルＭＯ
Ｓトランジスタ１−１（もしくは図３のＮチャネルＭＯ
Ｓトランジスタ１−２）に比べて大きくなった場合と等
価な状態になっている。したがって、入力信号ＩＮのレ
ベル変化に対してヒステリシスをもってレベルが反転す
る出力信号ＯＵＴが得られることになる。
前状態（図４の状態）は、図６に示すように、入力イン
バータ１を構成するＰチャネルＭＯＳトランジスタ１−
１′のサイズがＮチャネルＭＯＳトランジスタ１−２
（もしくは図４のＰチャネルＭＯＳトランジスタ１−
１）に比べて大きくなった場合と等価であり、時刻
ｔ2 ，ｔ4 ，ｔ6 ではその直前状態（図３の状態）は図
５に示すように入力インバータ１を構成するＮチャネル
ＭＯＳトランジスタ１−２′のサイズがＰチャネルＭＯ
Ｓトランジスタ１−１（もしくは図３のＮチャネルＭＯ
Ｓトランジスタ１−２）に比べて大きくなった場合と等
価な状態になっている。したがって、入力信号ＩＮのレ
ベル変化に対してヒステリシスをもってレベルが反転す
る出力信号ＯＵＴが得られることになる。
【００３２】上記のＭＯＳトランジスタのサイズという
のは、ゲート幅とゲート長の比（Ｗ／Ｌ）のことであ
る。入力インバータ１を構成するＰチャネルＭＯＳトラ
ンジスタとＮチャネルＭＯＳトランジスタとで、Ｎチャ
ネルＭＯＳトランジスタの方が駆動能力が大きい（Ｗ／
Ｌが大きい）と入力インバータ１のスレッシュホールド
電圧がＶDD／２より下がり、逆にＰチャネルＭＯＳトラ
ンジスタの電流駆動能力の方が大きいと、入力側インバ
ータ１のスレッシュホールド電圧がＶDD／２より上がる
ことになる。本発明では、実際にＷ／Ｌを変えることな
く、回路構成で等価的にＷ／Ｌを変えることを実現して
いる。
のは、ゲート幅とゲート長の比（Ｗ／Ｌ）のことであ
る。入力インバータ１を構成するＰチャネルＭＯＳトラ
ンジスタとＮチャネルＭＯＳトランジスタとで、Ｎチャ
ネルＭＯＳトランジスタの方が駆動能力が大きい（Ｗ／
Ｌが大きい）と入力インバータ１のスレッシュホールド
電圧がＶDD／２より下がり、逆にＰチャネルＭＯＳトラ
ンジスタの電流駆動能力の方が大きいと、入力側インバ
ータ１のスレッシュホールド電圧がＶDD／２より上がる
ことになる。本発明では、実際にＷ／Ｌを変えることな
く、回路構成で等価的にＷ／Ｌを変えることを実現して
いる。
【００３３】この実施の形態によれば、従来のようなコ
ンパレータを使用することなくシュミット回路を構成す
ることができ、しかも通常のＣＭＯＳインバータを入力
インバータ１および出力インバータ２に用いる他、Ｐチ
ャネルＭＯＳトランジスタ３およびＮチャネルＭＯＳト
ランジスタ４と抵抗５，６とだけでシュミット回路を構
成でき、シュミット回路を集積回路化する場合に集積面
積を小さくできる。
ンパレータを使用することなくシュミット回路を構成す
ることができ、しかも通常のＣＭＯＳインバータを入力
インバータ１および出力インバータ２に用いる他、Ｐチ
ャネルＭＯＳトランジスタ３およびＮチャネルＭＯＳト
ランジスタ４と抵抗５，６とだけでシュミット回路を構
成でき、シュミット回路を集積回路化する場合に集積面
積を小さくできる。
【００３４】この実施の形態の回路では、インバータが
２素子で構成されるとすると、全部で８素子となり、従
来例の１５素子に比べて半減することになる。
２素子で構成されるとすると、全部で８素子となり、従
来例の１５素子に比べて半減することになる。
【００３５】
【発明の効果】本発明によれば、従来のようなコンパレ
ータを使用することなくシュミット回路を構成すること
ができ、しかも通常のＣＭＯＳインバータを入力インバ
ータおよび出力インバータに用いる他、ＰチャネルＭＯ
ＳトランジスタおよびＮチャネルＭＯＳトランジスタと
抵抗とだけで少ない素子数でシュミット回路を構成でき
る。したがって、シュミット回路を集積回路化する場合
に集積面積を小さくできる。
ータを使用することなくシュミット回路を構成すること
ができ、しかも通常のＣＭＯＳインバータを入力インバ
ータおよび出力インバータに用いる他、ＰチャネルＭＯ
ＳトランジスタおよびＮチャネルＭＯＳトランジスタと
抵抗とだけで少ない素子数でシュミット回路を構成でき
る。したがって、シュミット回路を集積回路化する場合
に集積面積を小さくできる。
【図１】本発明の実施の形態におけるシュミット回路の
構成を示す回路図である。
構成を示す回路図である。
【図２】図１のシュミット回路の動作を示す波形図であ
る。
る。
【図３】図１のシュミット回路の動作状態を示す回路図
である。
である。
【図４】図１のシュミット回路の動作状態を示す回路図
である。
である。
【図５】図１のシュミット回路の等価回路図である。
【図６】図１のシュミット回路の等価回路図である。
【図７】従来のシュミット回路の構成を示す回路図であ
る。
る。
【図８】図７の回路の動作を示す波形図である。
【図９】コンパレータの具体例を示す回路図である。
１ 入力インバータ ２ 出力インバータ ３ ＰチャネルＭＯＳトランジスタ ４ ＮチャネルＭＯＳトランジスタ ５，６ 抵抗 ７ 信号入力端子 ８ 信号出力端子
Claims (2)
- 【請求項１】 信号入力端子に入力端子が接続された入
力インバータと、前記入力インバータの出力端子に入力
端子が接続されるとともに信号出力端子に出力端子が接
続された出力インバータと、前記出力インバータの出力
端子にゲートが接続されたＰチャネルＭＯＳトランジス
タと、前記ＰチャネルＭＯＳトランジスタのドレインと
前記入力インバータの出力端子との間に接続された第１
の抵抗と、前記出力インバータの出力端子にゲートが接
続されたＮチャネルＭＯＳトランジスタと、前記Ｎチャ
ネルＭＯＳトランジスタのドレインと前記入力インバー
タの出力端子との間に接続された第２の抵抗とを備えた
シュミット回路。 - 【請求項２】 入力インバータおよび出力インバータ
は、それぞれドレイン同士を共通接続するとともにゲー
ト同士を共通接続したＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタからなるＣＭＯＳインバ
ータである請求項１記載のシュミット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000203158A JP2002026693A (ja) | 2000-07-05 | 2000-07-05 | シュミット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000203158A JP2002026693A (ja) | 2000-07-05 | 2000-07-05 | シュミット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002026693A true JP2002026693A (ja) | 2002-01-25 |
Family
ID=18700596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000203158A Pending JP2002026693A (ja) | 2000-07-05 | 2000-07-05 | シュミット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002026693A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008512918A (ja) * | 2004-09-08 | 2008-04-24 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 入力ヒステリシスを有する高速スイッチング回路 |
| CN113225050A (zh) * | 2021-05-18 | 2021-08-06 | 芜湖麦可威电磁科技有限公司 | 一种基于GaAs HEMT工艺的施密特触发器 |
-
2000
- 2000-07-05 JP JP2000203158A patent/JP2002026693A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008512918A (ja) * | 2004-09-08 | 2008-04-24 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 入力ヒステリシスを有する高速スイッチング回路 |
| CN113225050A (zh) * | 2021-05-18 | 2021-08-06 | 芜湖麦可威电磁科技有限公司 | 一种基于GaAs HEMT工艺的施密特触发器 |
| CN113225050B (zh) * | 2021-05-18 | 2024-01-23 | 芜湖麦可威电磁科技有限公司 | 一种基于GaAs HEMT工艺的施密特触发器 |
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Legal Events
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|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051222 |
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070605 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071016 |