JPH0683051B2 - 出力回路 - Google Patents
出力回路Info
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- JPH0683051B2 JPH0683051B2 JP60212833A JP21283385A JPH0683051B2 JP H0683051 B2 JPH0683051 B2 JP H0683051B2 JP 60212833 A JP60212833 A JP 60212833A JP 21283385 A JP21283385 A JP 21283385A JP H0683051 B2 JPH0683051 B2 JP H0683051B2
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- input
- inverter
- inverter chain
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はトライステイト出力回路に関し、特に金属酸化
物半導体電界効果トランジスタ（以下MOS FETと略記す
る）を用いた出力回路に関する。
物半導体電界効果トランジスタ（以下MOS FETと略記す
る）を用いた出力回路に関する。
従来用いられていたトライステイト回路を第３図に示
す。第３図は相補型MOS（CMOSと略記する）技術を用い
て構成されており、１は入力端子,2は高インピーダンス
制御端子,3は出力端子Q1,Q2は出力MOS FETである。MOS
FETQ7〜Q10は入力端子と，高インピーダンス制御端子を
入力とする２入力NOR回路を構成しており、一方Q3〜Q6
は入力端子と高インピーダンス制御端子の反転信号とを
入力とする２入力NAND回路を構成している。
す。第３図は相補型MOS（CMOSと略記する）技術を用い
て構成されており、１は入力端子,2は高インピーダンス
制御端子,3は出力端子Q1,Q2は出力MOS FETである。MOS
FETQ7〜Q10は入力端子と，高インピーダンス制御端子を
入力とする２入力NOR回路を構成しており、一方Q3〜Q6
は入力端子と高インピーダンス制御端子の反転信号とを
入力とする２入力NAND回路を構成している。
次に、この回路の動作について説明する。
高インピーダンス制御端子２に高レベルが印加された場
合Q6,Q7はオフ,Q4,Q10はオンして、出力MOS FETQ1のゲ
ートは高レベル,Q2のゲートは低レベルになるのでQ1,Q2
はともにオフして、出力端子３は、高インピーダンス状
態になる。高インピーダンス制御端子２に低レベルが印
加されるとQ6,Q7はオン,Q4,Q10はオフするので出力MOS
FETQ1,Q2のゲート電位は入力端子が低レベルの時は、と
もに高レベルになってQ1がオフ,Q2がオンして出力端子
３には低レベルが出力され、逆に入力端子が高レベルの
時は、出力MOS FETQ1,Q2のゲート電位はともに低レベル
になってQ1がオン,Q2がオフして、出力端子３には高レ
ベルが出力される。
合Q6,Q7はオフ,Q4,Q10はオンして、出力MOS FETQ1のゲ
ートは高レベル,Q2のゲートは低レベルになるのでQ1,Q2
はともにオフして、出力端子３は、高インピーダンス状
態になる。高インピーダンス制御端子２に低レベルが印
加されるとQ6,Q7はオン,Q4,Q10はオフするので出力MOS
FETQ1,Q2のゲート電位は入力端子が低レベルの時は、と
もに高レベルになってQ1がオフ,Q2がオンして出力端子
３には低レベルが出力され、逆に入力端子が高レベルの
時は、出力MOS FETQ1,Q2のゲート電位はともに低レベル
になってQ1がオン,Q2がオフして、出力端子３には高レ
ベルが出力される。
上述した従来の出力回路は，出力端子を高インピーダン
ス状態にするために、２入力NAND回路や、２入力NOR回
路を用いていたため動作速度が遅いという欠点があるこ
とを以下に説明する。
ス状態にするために、２入力NAND回路や、２入力NOR回
路を用いていたため動作速度が遅いという欠点があるこ
とを以下に説明する。
一般に回路の動作速度は、回路内の各節点の静電容量と
その静電容量を充放電するMOSFETの内部抵抗とで決定さ
れる。回路内の各節点の容量は主にその節点に接続され
ているMOSFETのソース，ドレイン拡散層と基板との間の
接合容量と、ゲート容量とで決まり一方MOSFETの内部抵
抗は主にゲート長とゲート幅で決まる、ここで注意すべ
きことは、MOSFETを直列に接続した場合は等価的に内部
抵抗が２つの直列接続されたMOSFETの内部抵抗の和で表
わされるMOSFETと見なされるという点である。
その静電容量を充放電するMOSFETの内部抵抗とで決定さ
れる。回路内の各節点の容量は主にその節点に接続され
ているMOSFETのソース，ドレイン拡散層と基板との間の
接合容量と、ゲート容量とで決まり一方MOSFETの内部抵
抗は主にゲート長とゲート幅で決まる、ここで注意すべ
きことは、MOSFETを直列に接続した場合は等価的に内部
抵抗が２つの直列接続されたMOSFETの内部抵抗の和で表
わされるMOSFETと見なされるという点である。
従来回路で用いられている２入力NANDや２入力NOR回路
はQ1,Q2をオンさせるためにはQ1,Q2のゲートが接続され
ている節点の静電容量をQ5,Q6又はQ7,Q8の２つのMOSFET
の直列接続によつて、充放電しなければならない。しか
もQ1,Q2のゲートが接続されている節点にはQ3,Q4,Q5の
３個のMOSFETのドレイン拡散層があるため接合容量も大
きい。このためにQ1,Q2のゲート電位が入力端子電位の
変化に応答するのに時間がかかるわけである。
はQ1,Q2をオンさせるためにはQ1,Q2のゲートが接続され
ている節点の静電容量をQ5,Q6又はQ7,Q8の２つのMOSFET
の直列接続によつて、充放電しなければならない。しか
もQ1,Q2のゲートが接続されている節点にはQ3,Q4,Q5の
３個のMOSFETのドレイン拡散層があるため接合容量も大
きい。このためにQ1,Q2のゲート電位が入力端子電位の
変化に応答するのに時間がかかるわけである。
本発明の出力回路は、入力端子に入力が接続され奇数個
のインバーターを直列に接続してなる第１インバーター
チェーンと、前記第１のインバーターチェーンの入力と
出力の間に接続され高インピーダンス制御信号によって
前記第１のインバーターチェーンの入力と出力の間の導
通、非導通を制御するスイッチング手段と、前記入力端
子に入力が接続され奇数個のインバーターを直列に接続
してなる第２のインバーターチェーンと、前記入力端子
に入力が接続され奇数個のインバーターを直列に接続し
てなる第３のインバーターチェーンと、第１の電源ライ
ンと出力端子との間に接続されゲートに前記第２のイン
バーターチェーンの出力が接続された一導電型の第１ト
ランジスタと、第２の電源ラインと前記出力端子との間
に接続されゲートに前記第３のインバーターチェーンの
出力が接続された第二導電型の第２のトランジスタとを
有し、前記第２のインバーターチェーンの閾値を前記第
１のインバーターチェーンの閾値より大きく設定し、前
記第３のインバータチェーンの閾値を前記第１のインバ
ーターチェーンの閾値より小さく設定したことを特徴と
する。
のインバーターを直列に接続してなる第１インバーター
チェーンと、前記第１のインバーターチェーンの入力と
出力の間に接続され高インピーダンス制御信号によって
前記第１のインバーターチェーンの入力と出力の間の導
通、非導通を制御するスイッチング手段と、前記入力端
子に入力が接続され奇数個のインバーターを直列に接続
してなる第２のインバーターチェーンと、前記入力端子
に入力が接続され奇数個のインバーターを直列に接続し
てなる第３のインバーターチェーンと、第１の電源ライ
ンと出力端子との間に接続されゲートに前記第２のイン
バーターチェーンの出力が接続された一導電型の第１ト
ランジスタと、第２の電源ラインと前記出力端子との間
に接続されゲートに前記第３のインバーターチェーンの
出力が接続された第二導電型の第２のトランジスタとを
有し、前記第２のインバーターチェーンの閾値を前記第
１のインバーターチェーンの閾値より大きく設定し、前
記第３のインバータチェーンの閾値を前記第１のインバ
ーターチェーンの閾値より小さく設定したことを特徴と
する。
次に本発明について図面を参照して説明する。第１図
は、本発明の実施例の出力回路図である。第１図におい
て１は入力端子、２は高インピーダンス制御端子、３は
出力端子、Q1,Q2は出力MOSFET、Q3,Q4は入力端子を入力
とし、出力がQ1のゲートに接続された第１のインバータ
ー、Q5,Q6は入力端子を入力とし出力がQ2のゲートに接
続された第２のインバーター、Q7,Q8は入力端子を入力
とし出力がスイッチングMOSFETQ9の他端は入力端子に接
続され、ゲートに高インピーダンス制御信号が印加され
るように構成されている。また、Q3,Q4から成るインバ
ーターとQ5,Q6から成るインバーターとQ7,Q8から成るイ
ンバーターの各々の入力閾値電圧をVT1,VT2,VT3とする
とVT1＞VT3＞VT2という関係を満たすようにされてい
る。より具体的にはQ3,Q4,Q5,Q6,Q7,Q8の各MOSFETのコ
ンダクタンスをそれぞれg3,g4,g5,g6,g7,g8と表わせばg
3/g4/とg5/g6とg7/g8の値がg3/g4＜g7/g8＜g5/g6となる
様にQ3〜Q8のMOSFETのサイズが決められているものとす
る。
は、本発明の実施例の出力回路図である。第１図におい
て１は入力端子、２は高インピーダンス制御端子、３は
出力端子、Q1,Q2は出力MOSFET、Q3,Q4は入力端子を入力
とし、出力がQ1のゲートに接続された第１のインバータ
ー、Q5,Q6は入力端子を入力とし出力がQ2のゲートに接
続された第２のインバーター、Q7,Q8は入力端子を入力
とし出力がスイッチングMOSFETQ9の他端は入力端子に接
続され、ゲートに高インピーダンス制御信号が印加され
るように構成されている。また、Q3,Q4から成るインバ
ーターとQ5,Q6から成るインバーターとQ7,Q8から成るイ
ンバーターの各々の入力閾値電圧をVT1,VT2,VT3とする
とVT1＞VT3＞VT2という関係を満たすようにされてい
る。より具体的にはQ3,Q4,Q5,Q6,Q7,Q8の各MOSFETのコ
ンダクタンスをそれぞれg3,g4,g5,g6,g7,g8と表わせばg
3/g4/とg5/g6とg7/g8の値がg3/g4＜g7/g8＜g5/g6となる
様にQ3〜Q8のMOSFETのサイズが決められているものとす
る。
次に第１図の回路の動作について第２図を用いて説明す
る。
る。
第２図は第１図に於るQ3,Q4から成るインバーターと、Q
5,Q6からインバーターと、Q7,Q8から成るインバーター
の入出力特性を表わしたもので横軸に入力電圧を縦軸に
出力電圧をとっている。第２図において21はQ5,Q6から
成るインバーターの入出力特性曲線23はQ7,Q8から成る
インバーターの入出力特性曲線、24は入力電圧の出力電
圧が等しい点を結んだ直線である。いま高インピーダン
ス制御端子２が高レベルになるとスイッチングMOSFETQ9
がオンして、Q7,Q8から成るインバーターの入力と出力
を短絡させる。するとQ7,Q8から成るインバーターの入
力電圧と出力電圧は等しくなるのでQ3,Q4及びQ5,Q6から
成るインバーターの入力電圧は第２図の曲線23と直線24
との交点で与えられる電圧にする。すると、Q3,Q4から
成るインバーターの出力電圧は曲線23と直線24の交点を
通り縦軸に平行に引いた直線25と曲線22との交点で与え
られ、また、Q5,Q6から成るインバーターの出力電圧
は、やはり曲線23と直線24を通り縦軸に平行に引いた直
線25と、曲線21の交点で与えられる。既に述べた様に前
記３つのインバーターの入力閾値電圧はVT1＞VT3＞VT2
となる様に定めてあるのでQ3,Q4から成るインバーター
の出力は高レベルになり、逆にQ5,Q6から成るインバー
ターの出力は低レベルになる。従って出力MOSFETQ1,Q2
はともにオフして出力端子は高インピーダンス状態にな
る。
5,Q6からインバーターと、Q7,Q8から成るインバーター
の入出力特性を表わしたもので横軸に入力電圧を縦軸に
出力電圧をとっている。第２図において21はQ5,Q6から
成るインバーターの入出力特性曲線23はQ7,Q8から成る
インバーターの入出力特性曲線、24は入力電圧の出力電
圧が等しい点を結んだ直線である。いま高インピーダン
ス制御端子２が高レベルになるとスイッチングMOSFETQ9
がオンして、Q7,Q8から成るインバーターの入力と出力
を短絡させる。するとQ7,Q8から成るインバーターの入
力電圧と出力電圧は等しくなるのでQ3,Q4及びQ5,Q6から
成るインバーターの入力電圧は第２図の曲線23と直線24
との交点で与えられる電圧にする。すると、Q3,Q4から
成るインバーターの出力電圧は曲線23と直線24の交点を
通り縦軸に平行に引いた直線25と曲線22との交点で与え
られ、また、Q5,Q6から成るインバーターの出力電圧
は、やはり曲線23と直線24を通り縦軸に平行に引いた直
線25と、曲線21の交点で与えられる。既に述べた様に前
記３つのインバーターの入力閾値電圧はVT1＞VT3＞VT2
となる様に定めてあるのでQ3,Q4から成るインバーター
の出力は高レベルになり、逆にQ5,Q6から成るインバー
ターの出力は低レベルになる。従って出力MOSFETQ1,Q2
はともにオフして出力端子は高インピーダンス状態にな
る。
一方、高インピーダンス制御端子２が低レベルの時はス
イッチングMOSFETQ9がオフしているので入力端子レベル
に対応して出力端子には高レベル又は低レベルが出力さ
れる。
イッチングMOSFETQ9がオフしているので入力端子レベル
に対応して出力端子には高レベル又は低レベルが出力さ
れる。
以上が、第１図の回路の動作であるが、ここで重要なの
は、出力MOSFETQ1,Q2のゲートを駆動する回路が単純な
インバーターであるということである。従来例の説明で
述べた様に、従来は出力MOSFETQ1,Q2のゲートを駆動す
る回路が２入力NORや２入力NAND回路であったため接合
容量が大きい上に、MOSFETの直列接続回路で、充放電が
行なわれていたため動作速度が遅いという欠点があっ
た。
は、出力MOSFETQ1,Q2のゲートを駆動する回路が単純な
インバーターであるということである。従来例の説明で
述べた様に、従来は出力MOSFETQ1,Q2のゲートを駆動す
る回路が２入力NORや２入力NAND回路であったため接合
容量が大きい上に、MOSFETの直列接続回路で、充放電が
行なわれていたため動作速度が遅いという欠点があっ
た。
しかし、本発明では、これらの２入力NORや２入力NAND
回路が不要で単純なインバーターのみで良いから、従来
回路にくらべて接合容量が小さく、また、充放電が１個
のMOSFETで行なわれるため動作速度が高速にできる。
回路が不要で単純なインバーターのみで良いから、従来
回路にくらべて接合容量が小さく、また、充放電が１個
のMOSFETで行なわれるため動作速度が高速にできる。
また、２入力NORや２入力NANDを使う場合より使用する
トランジスタの数が少なくて済むため基板上の面積を小
さくすることができる。
トランジスタの数が少なくて済むため基板上の面積を小
さくすることができる。
以上説明したように本発明は出力MOSFETのゲートを単純
なインバーターで駆動させることができるようになるの
で、動作速度が高速にできる上に、基板上の面積が小さ
くできるという効果がある。
なインバーターで駆動させることができるようになるの
で、動作速度が高速にできる上に、基板上の面積が小さ
くできるという効果がある。
以上述べた実施例ではすべてCMOSを用いたとして説明し
たが、本発明はこれに限らずＮチャンネルMOSFET又はＰ
チャンネルMOSFETのみで構成しても同様の効果が得られ
ることは言うまでもない。また、入力端子と出力MOSFET
のゲートとの間には、インバーターが１段のみとして説
明しているが、これは出力MOSFETのサイズ等により複数
のインバーターを縦続接続することもできる。また、高
インピーダンス制御用のインバーターについても一段と
して説明したが、奇数段であれば複数のインバーターの
縦続接続でも良い。更に高インバーター制御用のスイッ
チングトランジスタもＮチャンネル型MOSFETとして説明
してきたが、Ｐチャンネル型MOSFET又は、Ｎチャンネル
型のMOSFETとＰチャンネル型MOSFETのソース，ドレイン
を相互に接続し、ゲートに互いに逆相の高インピーダン
ス制御信号を印加しても良い。
たが、本発明はこれに限らずＮチャンネルMOSFET又はＰ
チャンネルMOSFETのみで構成しても同様の効果が得られ
ることは言うまでもない。また、入力端子と出力MOSFET
のゲートとの間には、インバーターが１段のみとして説
明しているが、これは出力MOSFETのサイズ等により複数
のインバーターを縦続接続することもできる。また、高
インピーダンス制御用のインバーターについても一段と
して説明したが、奇数段であれば複数のインバーターの
縦続接続でも良い。更に高インバーター制御用のスイッ
チングトランジスタもＮチャンネル型MOSFETとして説明
してきたが、Ｐチャンネル型MOSFET又は、Ｎチャンネル
型のMOSFETとＰチャンネル型MOSFETのソース，ドレイン
を相互に接続し、ゲートに互いに逆相の高インピーダン
ス制御信号を印加しても良い。
第１図は本発明の一実施例によるトライステイト出力回
路の回路図，第２図は第１図の回路の動作を説明するた
めのインバーターの入出力特性を表わす図、第３図は従
来のトライステイト出力回路の回路図である。第１図，
第３図に共通に １……入力端子、２……高インピーダンス制御端子、３
……出力端子、Q1……Ｐチャンネル出力MOSFET、Q2……
Ｎチャンネル出力MOSFET、第１図において Q3,Q5,Q7……ＰチャンネルMOSFET、Q4,Q6,Q8,Q9……Ｎ
チャンネルMOSFET、第２図において 21……Q5とQ6から成るインバーターの入出力特性曲線、
22……Q3とQ4から成るインバーターの入出力特性曲線、
23……Q7とQ8から成るインバーターの入出力特性曲線、
24……入力電圧と出力電圧とが等しい点を結んだ直線、
25……曲線23と直線24の交点を通り縦軸に平行に引いた
直線、第３図において、 Q3,Q4,Q7,Q8……ＰチャンネルMOSFET、Q5,Q6,Q9,Q10…
…ＮチャンネルMOSFET、Ｉ……高インピーダンス制御信
号２の反転信号を生成するインバーター。
路の回路図，第２図は第１図の回路の動作を説明するた
めのインバーターの入出力特性を表わす図、第３図は従
来のトライステイト出力回路の回路図である。第１図，
第３図に共通に １……入力端子、２……高インピーダンス制御端子、３
……出力端子、Q1……Ｐチャンネル出力MOSFET、Q2……
Ｎチャンネル出力MOSFET、第１図において Q3,Q5,Q7……ＰチャンネルMOSFET、Q4,Q6,Q8,Q9……Ｎ
チャンネルMOSFET、第２図において 21……Q5とQ6から成るインバーターの入出力特性曲線、
22……Q3とQ4から成るインバーターの入出力特性曲線、
23……Q7とQ8から成るインバーターの入出力特性曲線、
24……入力電圧と出力電圧とが等しい点を結んだ直線、
25……曲線23と直線24の交点を通り縦軸に平行に引いた
直線、第３図において、 Q3,Q4,Q7,Q8……ＰチャンネルMOSFET、Q5,Q6,Q9,Q10…
…ＮチャンネルMOSFET、Ｉ……高インピーダンス制御信
号２の反転信号を生成するインバーター。
Claims (1)
- 【請求項１】入力端子に入力が接続され奇数個のインバ
ーターを直列に接続してなる第１インバーターチェーン
と、前記第１のインバーターチェーンの入力と出力の間
に接続され高インピーダンス制御信号によって前記第１
のインバーターチェーンの入力と出力の間の導通、非導
通を制御するスイッチング手段と、前記入力端子に入力
が接続され奇数個のインバーターを直列に接続してなる
第２のインバーターチェーンと、前記入力端子に入力が
接続され奇数個のインバーターを直列に接続してなる第
３のインバーターチェーンと、第１の電源ラインと出力
端子との間に接続されゲートに前記第２のインバーター
チェーンの出力が接続された一導電型の第１のトランジ
スタと、第２の電源ラインと前記出力端子との間に接続
されゲートに前記第３のインバーターチェーンの出力が
接続された第二導電型の第２のトランジスタとを有し、
前記第２のインバーターチェーンの閾値を前記第１のイ
ンバーターチェーンの閾値より大きく設定し、前記第３
のインバーターチェーンの閾値を前記第１のインバータ
ーチェーンの閾値より小さく設定したことを特徴とする
出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212833A JPH0683051B2 (ja) | 1985-09-25 | 1985-09-25 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212833A JPH0683051B2 (ja) | 1985-09-25 | 1985-09-25 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6272220A JPS6272220A (ja) | 1987-04-02 |
| JPH0683051B2 true JPH0683051B2 (ja) | 1994-10-19 |
Family
ID=16629109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60212833A Expired - Lifetime JPH0683051B2 (ja) | 1985-09-25 | 1985-09-25 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683051B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0215486A (ja) * | 1988-07-01 | 1990-01-19 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1985
- 1985-09-25 JP JP60212833A patent/JPH0683051B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6272220A (ja) | 1987-04-02 |
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