JPH04192808A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPH04192808A JPH04192808A JP2321057A JP32105790A JPH04192808A JP H04192808 A JPH04192808 A JP H04192808A JP 2321057 A JP2321057 A JP 2321057A JP 32105790 A JP32105790 A JP 32105790A JP H04192808 A JPH04192808 A JP H04192808A
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- JP
- Japan
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- mos transistor
- type mos
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Links
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 241000190020 Zelkova serrata Species 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
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- 230000003111 delayed effect Effects 0.000 description 1
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- 230000003287 optical effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
この発明は、論理回路の出力バッファ回路に関する。
従来、論理回路の出力バッファ回路は、第３図に示すよ
うに、トランジスタサイズの小さいプリバッファとして
のインバータ１０１ と、出力バッファとしてのインバ
ータ１０２とを直列接続した回路で構成されている。そ
して各インバータ１０１．１０２は、第４図に示すよう
に、Ｐ型ＭＯＳトランジスタ１１１ とＮ型ＭＯＳトラ
ンジスタ１１２の各ドレインを共通接続して出力端子１
１４とし、前記Ｐ型ＭＯＳトランジスタ１１１のソース
を電源■。。にｉｌ［し、Ｎ型ＭＯＳトランジスタ１１
２のソースをグランドに接続し、両トランジスタ１１１
．１１２のゲートを共通接続した入力端子１１３に、回
路への入力信号を直接入力するように構成されている。
うに、トランジスタサイズの小さいプリバッファとして
のインバータ１０１ と、出力バッファとしてのインバ
ータ１０２とを直列接続した回路で構成されている。そ
して各インバータ１０１．１０２は、第４図に示すよう
に、Ｐ型ＭＯＳトランジスタ１１１ とＮ型ＭＯＳトラ
ンジスタ１１２の各ドレインを共通接続して出力端子１
１４とし、前記Ｐ型ＭＯＳトランジスタ１１１のソース
を電源■。。にｉｌ［し、Ｎ型ＭＯＳトランジスタ１１
２のソースをグランドに接続し、両トランジスタ１１１
．１１２のゲートを共通接続した入力端子１１３に、回
路への入力信号を直接入力するように構成されている。
ところで、前記第４図に示したインバータよりなるバッ
ファ回路の場合、入力信号がＨｉｇｈからＬｏｗ及びＬ
ｏ−から旧ｇｈにスイッチする際、入力電圧がＶＴ、Ｉ
Ｎ（Ｎ型ＭＯＳトランジスタの闇値電圧）から、Ｖ、、
−ＶアＨＰＣＰ型ＭＯ５トランジスタの閾値電圧）の間
では、Ｐ型ＭＯ５トランジスタとＮ型ＭＯＳトランジス
タが同時にＯＮ状態となる。
ファ回路の場合、入力信号がＨｉｇｈからＬｏｗ及びＬ
ｏ−から旧ｇｈにスイッチする際、入力電圧がＶＴ、Ｉ
Ｎ（Ｎ型ＭＯＳトランジスタの闇値電圧）から、Ｖ、、
−ＶアＨＰＣＰ型ＭＯ５トランジスタの閾値電圧）の間
では、Ｐ型ＭＯ５トランジスタとＮ型ＭＯＳトランジス
タが同時にＯＮ状態となる。
このように従来のバッファ回路では、Ｐ型ＭＯＳトラン
ジスタとＮ型ＭＯＳトランジスタが同時にＯＮする状態
が生じるため、電源からグランドへ貫通電流が流れ、駆
動能力の大きい出力バッファ回路の場合には、電源−グ
ランド間の電圧が瞬間的に落ち込み、グランドの電位が
上昇して艙理回路の回路閾値電圧が変化するため、回路
が誤動作を起こす場合があるという問題点があった。
ジスタとＮ型ＭＯＳトランジスタが同時にＯＮする状態
が生じるため、電源からグランドへ貫通電流が流れ、駆
動能力の大きい出力バッファ回路の場合には、電源−グ
ランド間の電圧が瞬間的に落ち込み、グランドの電位が
上昇して艙理回路の回路閾値電圧が変化するため、回路
が誤動作を起こす場合があるという問題点があった。
本発明は、従来の出力バッフ７回路における上記問題点
を解消するためになされたもので、貫通電流の少ない出
力バッファ回路を提供することを目的とする。
を解消するためになされたもので、貫通電流の少ない出
力バッファ回路を提供することを目的とする。
〔課題を解決するための手段及び作用〕上記問題点を解
決するため、本発明は、Ｐ型ＭＯＳトランジスタのドレ
インとＮ型ＭＯＳトランジスタのドレインを共通接続し
て出力端子とし、前記Ｐ型ＭＯ５トランジスタのソース
を１ｉ源に、Ｎ型ＭＯＳトランジスタのソースをグラン
ドに接続したＣＭＯ３出力回路と、該ＣＭＯ３出力回路
のＰ型ＭＯＳトランジスタのゲートに出力端子を接続し
た２入力のＮＡＮＤ回路と、前記ＣＭＯＳ出力回路のＮ
型ＭＯＳトランジスタのゲートに出力端子を接続した２
入力のＮＯＲ回路とを備え、前記ＮＡＮＤ回路及びＮＯ
Ｒ回路の第１の入力端子には入力信号を直接印加し、第
２の入力端子には前記入力信号を遅延回路を介して印加
するようにして出力バッファ回路を構成するものである
。
決するため、本発明は、Ｐ型ＭＯＳトランジスタのドレ
インとＮ型ＭＯＳトランジスタのドレインを共通接続し
て出力端子とし、前記Ｐ型ＭＯ５トランジスタのソース
を１ｉ源に、Ｎ型ＭＯＳトランジスタのソースをグラン
ドに接続したＣＭＯ３出力回路と、該ＣＭＯ３出力回路
のＰ型ＭＯＳトランジスタのゲートに出力端子を接続し
た２入力のＮＡＮＤ回路と、前記ＣＭＯＳ出力回路のＮ
型ＭＯＳトランジスタのゲートに出力端子を接続した２
入力のＮＯＲ回路とを備え、前記ＮＡＮＤ回路及びＮＯ
Ｒ回路の第１の入力端子には入力信号を直接印加し、第
２の入力端子には前記入力信号を遅延回路を介して印加
するようにして出力バッファ回路を構成するものである
。
このように構成した出力バッファ回路においては、ＣＭ
Ｏ５出力回路を構成するＰ型ＭＯＳトランジスタとＮ型
ＭＯＳトランジスタが同時にＯＮすることがなくなり、
これにより貫通電流を減少させることができる。
Ｏ５出力回路を構成するＰ型ＭＯＳトランジスタとＮ型
ＭＯＳトランジスタが同時にＯＮすることがなくなり、
これにより貫通電流を減少させることができる。
次に実施例について説明する。第１図は、本発明に係る
出力バッファ回路の一実施例の回路構成図である０図に
おいて、ｌはＮ型ＭＯＳトランジスタで、２はＰ型ＭＯ
Ｓトランジスタであり、Ｎ型ＭＯＳトランジスタ１とＰ
型ＭＯＳトランジスタ２の各ドレインは共通に接続され
て出力端子ＯＵＴとなっており、またＰ型ＭＯＳトラン
ジスタ２のソースは電源■、に、Ｎ型ＭＯＳトランジス
タ１のソースはグランドに接続されていてＣＭＯ５出力
回路を構成している。３は２入力ＮＡＮＤ回路で、その
出力端子は前記Ｐ型ＭＯＳトランジスタ２のゲートに接
続されている。４は２入力ＮＯＲ回路で、その出力端子
は前記Ｎ型ＭＯＳトランジスタ１のゲートに接続されて
いる。そして前記２入力ＮＡＮＤ回路３及び２入力ＮＯ
Ｒ回路４の第１の入力端子はバッファ回路の入力端子Ｉ
Ｎに接続され、第２の入力端子は遅延回路５を介して前
記入力端子ＩＮに接続されている。
出力バッファ回路の一実施例の回路構成図である０図に
おいて、ｌはＮ型ＭＯＳトランジスタで、２はＰ型ＭＯ
Ｓトランジスタであり、Ｎ型ＭＯＳトランジスタ１とＰ
型ＭＯＳトランジスタ２の各ドレインは共通に接続され
て出力端子ＯＵＴとなっており、またＰ型ＭＯＳトラン
ジスタ２のソースは電源■、に、Ｎ型ＭＯＳトランジス
タ１のソースはグランドに接続されていてＣＭＯ５出力
回路を構成している。３は２入力ＮＡＮＤ回路で、その
出力端子は前記Ｐ型ＭＯＳトランジスタ２のゲートに接
続されている。４は２入力ＮＯＲ回路で、その出力端子
は前記Ｎ型ＭＯＳトランジスタ１のゲートに接続されて
いる。そして前記２入力ＮＡＮＤ回路３及び２入力ＮＯ
Ｒ回路４の第１の入力端子はバッファ回路の入力端子Ｉ
Ｎに接続され、第２の入力端子は遅延回路５を介して前
記入力端子ＩＮに接続されている。
次にこのように構成した出力バッファ回路の動作を、第
２図に示した、入力電圧波形、第１図で定義した各ノー
ドＡ（ＩＮ）、Ｂ、Ｃ，Ｄ、ＯＵＴにおける波形及び各
ＭＯＳトランジスタのＯＮ。
２図に示した、入力電圧波形、第１図で定義した各ノー
ドＡ（ＩＮ）、Ｂ、Ｃ，Ｄ、ＯＵＴにおける波形及び各
ＭＯＳトランジスタのＯＮ。
０ＦＦｊｌｌ欅を示す図を参照しながら説明する。
第１に入力電圧がＬｏ−から旧ｇｈに変わる場合につい
て説明する。まず第２図における領域ｌの場合、すなわ
ち初期状態として、入力電圧がＬｏｗの場合を考える。
て説明する。まず第２図における領域ｌの場合、すなわ
ち初期状態として、入力電圧がＬｏｗの場合を考える。
この時、入力端子ＩＮ側のノードＡ、及び遅延回路５の
出力端子側のノードＢともにＬｏ−になるため、ＮＡＮ
Ｄ回路３の出力端子側のノードＣ及びＮＯＲ回路４の出
力端子側のノードＤともに旧ｇｈになり、これによりＰ
型ＭＯＳトランジスタ２はＯＦＦに、Ｎ型ＭＯＳトラン
ジスタ１はＯＮになる０次に領域■の場合、すなわち入
力電圧がＬｏｗからＨｉｇｈに変わった直後の場合を考
える。この時、ノードＡは旧ｇｈになるが、遅延回路５
を通って入力信号が伝搬するため、ノードＢは依然とし
てＬｏｗのままである。したがってノードＣは旧ｇｈの
まま変わらずノードＤはＬｏｗになるので、Ｐ型ＭＯ５
トランジスタ２及びＮ型ＭＯＳトランジスタｌともにＯ
ＦＦになる０次に領域■の場合、すなわち遅延回路５を
通って信号が伝搬し、ノードＢがＨｉｇｈになった場合
を考える。この時、ノードＣ及びノードＤともにＬｏ−
となるので、Ｐ型ＭＯＳトランジスタ２はＯＮ、Ｎ型Ｍ
ＯＳトランジスタ１はＯＦＦとなる。
出力端子側のノードＢともにＬｏ−になるため、ＮＡＮ
Ｄ回路３の出力端子側のノードＣ及びＮＯＲ回路４の出
力端子側のノードＤともに旧ｇｈになり、これによりＰ
型ＭＯＳトランジスタ２はＯＦＦに、Ｎ型ＭＯＳトラン
ジスタ１はＯＮになる０次に領域■の場合、すなわち入
力電圧がＬｏｗからＨｉｇｈに変わった直後の場合を考
える。この時、ノードＡは旧ｇｈになるが、遅延回路５
を通って入力信号が伝搬するため、ノードＢは依然とし
てＬｏｗのままである。したがってノードＣは旧ｇｈの
まま変わらずノードＤはＬｏｗになるので、Ｐ型ＭＯ５
トランジスタ２及びＮ型ＭＯＳトランジスタｌともにＯ
ＦＦになる０次に領域■の場合、すなわち遅延回路５を
通って信号が伝搬し、ノードＢがＨｉｇｈになった場合
を考える。この時、ノードＣ及びノードＤともにＬｏ−
となるので、Ｐ型ＭＯＳトランジスタ２はＯＮ、Ｎ型Ｍ
ＯＳトランジスタ１はＯＦＦとなる。
第２に入力が旧ｇｈからＬＯ−に変わる場合について説
明する。まず領域■の場合、すなわち入力電圧が定常的
に旧ｇｈの場合を考える。この場合は、前述のとおりＰ
型ＭＯＳトランジスタ２はＯＮ。
明する。まず領域■の場合、すなわち入力電圧が定常的
に旧ｇｈの場合を考える。この場合は、前述のとおりＰ
型ＭＯＳトランジスタ２はＯＮ。
Ｎ型ＭＯＳトランジスタ１はＯＦＦになる０次に領域■
の場合、すなわち入力が旧ｇｈからＬｏｗに変わった直
後の場合を考える。この時、ノードＡはＬｏｗになるが
、遅延回路５を通って入力信号が伝搬するため、ノード
Ｂは信号の伝搬が遅れるため依然として旧ｇｈのままで
ある。したがってノードＣは旧ｇｈになり、ノードＤは
Ｌｏ＠のまま変わらないので、Ｐ型ＭＯＳトランジスタ
２及びＮ型ＭＯＳトランジスタ１ともにＯＦＦになる０
次に領域■の場合、すなわち遅延回路５を通って信号が
伝搬し、ノードＢがＬｏｉｌになった場合を考える。こ
のとき、ノードＣ，Ｄともに旧ｇｈとなるので、Ｐ型Ｍ
ＯＳトランジスタ２はＯＦＦ、Ｎ型ＭＯＳトランジスタ
１はＯＮになる。
の場合、すなわち入力が旧ｇｈからＬｏｗに変わった直
後の場合を考える。この時、ノードＡはＬｏｗになるが
、遅延回路５を通って入力信号が伝搬するため、ノード
Ｂは信号の伝搬が遅れるため依然として旧ｇｈのままで
ある。したがってノードＣは旧ｇｈになり、ノードＤは
Ｌｏ＠のまま変わらないので、Ｐ型ＭＯＳトランジスタ
２及びＮ型ＭＯＳトランジスタ１ともにＯＦＦになる０
次に領域■の場合、すなわち遅延回路５を通って信号が
伝搬し、ノードＢがＬｏｉｌになった場合を考える。こ
のとき、ノードＣ，Ｄともに旧ｇｈとなるので、Ｐ型Ｍ
ＯＳトランジスタ２はＯＦＦ、Ｎ型ＭＯＳトランジスタ
１はＯＮになる。
以上の説明かられかるように、この出力バッファ回路の
場合、入力電圧がスイッチする際に、ＣＭＯＳ出力回路
を構成しているＰ型ＭＯＳトランジスタ２及びＮ型ＭＯ
Ｓトランジスタｌが、同時にＯＮすることがないため、
貫通電流が減少する。
場合、入力電圧がスイッチする際に、ＣＭＯＳ出力回路
を構成しているＰ型ＭＯＳトランジスタ２及びＮ型ＭＯ
Ｓトランジスタｌが、同時にＯＮすることがないため、
貫通電流が減少する。
本発明は、ゲートアレー等にも応用することができ、そ
の場合、遅延回路としては偶数段接続したインバータを
内部セルで構成したものを用いることができる。
の場合、遅延回路としては偶数段接続したインバータを
内部セルで構成したものを用いることができる。
以上実施例で説明したように、本発明によれば、Ｐ型Ｍ
ＯＳトランジスタとＮ型ＭＯＳトランジスタの各ドレイ
ンを共通接続して出力端子とし、Ｐ型ＭＯＳトランジス
タのソースを電源に、Ｎ型ＭＯＳトランジスタのソース
をグランドに接続したＣＭＯＳ出力回路において、両ト
ランジスタが同時にＯＮすることがなくなり、貫通電流
を減少させた出力バッファ回路を実現することができる
。
ＯＳトランジスタとＮ型ＭＯＳトランジスタの各ドレイ
ンを共通接続して出力端子とし、Ｐ型ＭＯＳトランジス
タのソースを電源に、Ｎ型ＭＯＳトランジスタのソース
をグランドに接続したＣＭＯＳ出力回路において、両ト
ランジスタが同時にＯＮすることがなくなり、貫通電流
を減少させた出力バッファ回路を実現することができる
。
第１図は、本発明に係る出力バッファ回路の一実施例の
回路構成図、第２図は、その動作を説明するための信号
波形及び各トランジスタのＯＮ。 ＯＦＦ状態を示す図、第３図は、従来の出力バッファ回
路の構成を示すブロック構成図、第４図は、そのバッフ
ァ回路を構成するインバータを示す回路構成図である。 図において、１はＮ型ＭＯＳトランジスタ、２はＰ型Ｍ
ＯＳトランジスタ、３は２入力ＮＡＮＤ回路、４は２入
力ＮＯＲ回路、５は遅延回路を示す。 特許出願人 オリンパス光学工業株式会社第１図 第２図
回路構成図、第２図は、その動作を説明するための信号
波形及び各トランジスタのＯＮ。 ＯＦＦ状態を示す図、第３図は、従来の出力バッファ回
路の構成を示すブロック構成図、第４図は、そのバッフ
ァ回路を構成するインバータを示す回路構成図である。 図において、１はＮ型ＭＯＳトランジスタ、２はＰ型Ｍ
ＯＳトランジスタ、３は２入力ＮＡＮＤ回路、４は２入
力ＮＯＲ回路、５は遅延回路を示す。 特許出願人 オリンパス光学工業株式会社第１図 第２図
Claims (1)
- １、Ｐ型ＭＯＳトランジスタのドレインとＮ型ＭＯＳト
ランジスタのドレインを共通接続して出力端子とし、前
記Ｐ型ＭＯＳトランジスタのソースを電源に、Ｎ型ＭＯ
Ｓトランジスタのソースをグランドに接続したＣＭＯＳ
出力回路と、該ＣＭＯＳ出力回路のＰ型ＭＯＳトランジ
スタのゲートに出力端子を接続した２入力のＮＡＮＤ回
路と、前記ＣＭＯＳ出力回路のＮ型ＭＯＳトランジスタ
のゲートに出力端子を接続した２入力のＮＯＲ回路とを
備え、前記ＮＡＮＤ回路及びＮＯＲ回路の第１の入力端
子には入力信号を直接印加し、第２の入力端子には前記
入力信号を遅延回路を介して印加するように構成したこ
とを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2321057A JPH04192808A (ja) | 1990-11-27 | 1990-11-27 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2321057A JPH04192808A (ja) | 1990-11-27 | 1990-11-27 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192808A true JPH04192808A (ja) | 1992-07-13 |
Family
ID=18128321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2321057A Pending JPH04192808A (ja) | 1990-11-27 | 1990-11-27 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04192808A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003518865A (ja) * | 1999-12-28 | 2003-06-10 | ハネウェル・インコーポレーテッド | デジタル回路中のグリッチを低減する回路および方法 |
| US6992511B2 (en) | 2002-03-04 | 2006-01-31 | Fujitsu Limited | Output buffer circuit |
-
1990
- 1990-11-27 JP JP2321057A patent/JPH04192808A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003518865A (ja) * | 1999-12-28 | 2003-06-10 | ハネウェル・インコーポレーテッド | デジタル回路中のグリッチを低減する回路および方法 |
| US6992511B2 (en) | 2002-03-04 | 2006-01-31 | Fujitsu Limited | Output buffer circuit |
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