JP2003518865A - デジタル回路中のグリッチを低減する回路および方法 - Google Patents
デジタル回路中のグリッチを低減する回路および方法Info
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Abstract
Description
し、より詳細には、このようなシステムから望ましくない信号グリッチを低減し
、またはなくするための回路に関する。
電圧状態および高電圧状態を有する。信号が第1電圧状態から他の状態に遷移し
、次いで第1電圧状態に戻る望ましくない遷移は、しばしばグリッチと呼ばれて
いる。理想的には、デジタル・システムはグリッチのないように設計される。し
かし実際には、グリッチをなくすることは難しい。
irezによる米国特許第5760612号に示されている。Ramirezは
、正パルス抑制回路と直列に接続された負パルス抑制回路を含む慣性遅延回路を
提供することを提案している。負パルス抑制回路および正パルス抑制回路は、そ
れぞれ、所定の幅よりも大きいパルス幅を有する入力信号の負グリッチおよび正
グリッチをパスするように構成される。負パルス抑制回路は、遅延線を介してそ
の入力をパスし、その入力と遅延信号に対して論理ORを実行する。正パルス抑
制回路は、遅延線を介してその入力をパスし、その入力と遅延信号に対して論理
ANDを実行する。グリッチ除去回路は、それぞれのパルス幅復元回路を含み、
そのパルス幅復元回路を通過するパルスをその元の幅に復元することができる。
である。Ramirezの正パルス除去回路および負パルス除去回路は、信号を
遅延する遅延線を有する。遅延の量は、除去すべきグリッチの持続時間に依存す
る。通常、各パルス抑制回路中の遅延線は、除去すべき最大グリッチ持続時間に
おおよそ対応する遅延を有する。正パルス抑制回路および負パルス抑制回路の両
方に関連する遅延が付加的であるので、対応するデジタル・システムの性能が著
しく低下する可能性がある。
することである。例えばRamirezの図5のグリッチ除去回路では、負パル
ス抑制回路、第1パルス幅復元回路、正パルス抑制回路、および第2パルス幅復
元回路が必要となる。この回路のすべてが、グリッチ除去が望まれる各信号に対
して提供される。
ランジスタ)に供給される信号から負グリッチを除去し、かつ/または正グリッ
チによってオンにされる回路素子(例えばnチャネル・トランジスタ)に供給さ
れる信号から正グリッチを除去するグリッチ除去回路を提供することによって、
従来技術の制限の多くを克服する。
を一時的にオフにすることは、出力ノードでの電圧に実質上影響を及ぼさない。
その代わり、出力ノードは単にトライステート・モードを入力する。グリッチが
通過した後、回路素子は再びオンにされ、それにより出力ノードが能動的に所望
の状態に保たれる。したがって、正グリッチによってオフにされる回路素子(例
えばpチャネル・トランジスタ)に供給される信号から正グリッチを除去する必
要がなく、負グリッチによってオフにされる回路素子(例えばnチャネル・トラ
ンジスタ)に供給される信号から負グリッチを除去する必要がないことが企図さ
れる。本発明の利点は、正グリッチと負グリッチの両方を、順次にではなく同時
に除去できることである。これにより、一部の回路の性能が著しく向上し、必要
なグリッチ除去回路の量を低減することができる。
例えば出力ドライバ回路を含むある回路タイプによって遷移中に生成されるクロ
ーバー電流を低減し、またはなくすることができることである。出力ドライバ回
路は一般に、比較的大型のnチャネル・ドライバ・トランジスタに結合された比
較的大型のpチャネル・ドライバ・トランジスタを有する。pチャネル・ドライ
バ・トランジスタのゲートは、一般にnチャネル・ドライバ・トランジスタのゲ
ートに結合され、そのどちらも共通入力信号によって制御される。入力信号の遷
移中、pチャネル・ドライバ・トランジスタおよびnチャネル・ドライバ・トラ
ンジスタは、どちらも少なくとも瞬間的に、電源からアースへのクローバー電流
を生成している。ある場合には、クローバー電流が比較的大きくなる可能性があ
り、特にいくつかの出力ドライバが同時に切り替わったときに、装置のパワー・
バス構造に関して著しいノイズを与える可能性がある。
の負遷移を遅延すると共に、正遷移を遅延しないことができる。同様に、正パル
ス抑制回路を使用して、nチャネル・トランジスタのゲートでの正遷移を遅延す
ると共に、負遷移を遅延しないことができる。したがって、例えば低−高遷移中
に、nチャネル・ドライバ・トランジスタをオンにする前にpチャネル・ドライ
バ・トランジスタをオフにすることができる。同様に、高−低遷移中に、pチャ
ネル・ドライバ・トランジスタをオンにする前にnチャネル・ドライバ・トラン
ジスタをオフにすることができる。「オフ」のトランジスタをオンにする前に「
オン」のトランジスタをオフにすることにより、出力ドライバ回路によって生成
されるクローバー電流を著しく低減し、またはなくすることができる。これによ
り、装置のパワー・バス構造に関するノイズを著しく低減することができる。
パルス抑制回路および負パルス抑制回路を従来のインバータと共に使用する。こ
のインバータは、nチャネル・トランジスタ106に直列に結合されたpチャネ
ル・トランジスタ105を含む。図示するように、インバータの入力102は、
負パルス抑制回路103と正パルス抑制回路104に結合される。負パルス抑制
回路103は、入力102とpチャネル・トランジスタ105のゲートとの間に
結合される。正パルス抑制回路104は、入力102とnチャネル・トランジス
タ106のゲートとの間に結合される。
ゲートに到達することを防止することが好ましいが、正グリッチがpチャネル・
トランジスタ105のゲートに到達することを防止する必要はない。pチャネル
・トランジスタ105のゲートでの正グリッチは、出力端子109での電圧に実
質上影響を及ぼさないことを理解されたい。
態では、pチャネル・トランジスタ105は「オン」であり、出力端子109を
高に駆動する。入力102上の正グリッチにより、pチャネル・トランジスタ1
05のゲートが高となる(正パルス抑制をしないと仮定した場合)。これにより
、pチャネル・トランジスタ105がオフとなる。しかし、しばしば次のゲート
の入力によって供給される出力端子109上のキャパシタンスは、出力端子10
9上の電圧を比較的一定に保つ傾向がある。正グリッチが通過した後、入力10
2は初期の低状態に戻り、pチャネル・トランジスタ105は再び能動的に出力
端子109を高に駆動する。したがって少なくとも、出力端子109からのDC
電流をほとんど、または全く消費しない、比較的高い入力インピーダンス装置を
有する技術の場合、pチャネル・トランジスタ105のゲートでの正グリッチは
、出力端子109での電圧に対してほとんど影響を与えることはない。
ゲートに到達することを防止することが好ましいが、負グリッチがnチャネル・
トランジスタ106のゲートに到達することを防止する必要はない。nチャネル
・トランジスタ106のゲートでの負グリッチは、出力端子109の電圧に実質
上影響を及ぼさないことを理解されたい。
では、nチャネル・トランジスタ106は「オン」であり、出力端子109を低
に駆動する。入力102上の負グリッチにより、nチャネル・トランジスタ10
6のゲートが低となる(負パルス抑制をしないと仮定した場合)。これにより、
nチャネル・トランジスタ106がオフとなる。しかし、しばしば次のゲートの
入力によって供給される出力端子109上のキャパシタンスは、出力端子109
上の電圧を比較的一定に保つ傾向がある。負グリッチが通過した後、入力102
は初期の高状態に戻り、nチャネル・トランジスタ106は再び能動的に出力端
子109を高に駆動する。したがって少なくとも、出力端子109からのDC電
流をほとんど、または全く消費しない、比較的高い入力インピーダンス装置を有
する技術の場合、nチャネル・トランジスタ106のゲートでの負グリッチは、
出力端子109での電圧に対してほとんど影響を与えることはない。
リッチがnチャネル・トランジスタ106に到達することを防止するだけで、正
グリッチおよび負グリッチを順次にではなく同時に除去することができる。これ
により、グリッチ除去回路の寄与する遅延量を著しく低減することができ、ある
状況では、必要なグリッチ除去回路の量を著しく低減することができる。
ドライバ回路を含むある回路の遷移中に生成されたクローバー電流を低減し、ま
たはなくすることである。図1に例示的出力ドライバ回路を略図で示す。負パル
ス抑制回路103は、入力102の負遷移を遅延すると共に、正遷移を遅延しな
いことができる。同様に、正パルス抑制回路104は、入力102の正遷移を遅
延すると共に、負遷移を遅延しないことができる。したがって入力102上での
低−高遷移中に、nチャネル・ドライバ・トランジスタ106をオンにする前に
pチャネル・ドライバ・トランジスタ105をオフにすることができる。同様に
、入力102上での高−低遷移中に、nチャネル・ドライバ・トランジスタ10
5をオンにする前にnチャネル・ドライバ・トランジスタ106をオフにするこ
とができる。「オフ」トランジスタをオンにする前に「オン」トランジスタをオ
フにすることにより、出力ドライバ回路によって生成されるクローバー電流を著
しく低減し、またはなくすることができる。これにより、装置のパワー・バス構
造に関するノイズを著しく低減することができる。
は、入力端子「A」203と入力端子「B」205とを有する論理ブロック20
2を含む。入力端子「A」203上の入力データは、論理ブロックの入力端子「
B」205に到達する前に遅延線207を通過する。この遅延線は非反転性であ
ることが好ましい。論理ブロック202は、非反転出力209、反転出力211
、またはその両方を供給することができる。
抑制回路、正パルス抑制回路、反転負パルス抑制回路、または反転正パルス抑制
回路を提供することができる。図3は、図2のパルス抑制回路と共に使用するた
めの例示的論理機能を示す図である。
む場合、正パルス抑制回路が提供される。正パルス抑制回路に関する例示的タイ
ミング・チャートを220に一般的に示す。当初、図2の入力信号203は低で
あるが、次いで正グリッチ222を供給する。正グリッチ222は、直ちに正パ
ルス抑制ブロック202aの入力端子「A」まで通過する。正グリッチ222は
、遅延した正グリッチ224を正パルス抑制ブロック202aの入力端子「B」
に供給する前に、図2の遅延線207も通過する。遅延線207が正グリッチの
持続時間よりも長い遅延226を提供する限り、ANDゲート215の出力は低
のままである。したがって、正グリッチ226は拒絶される。
さらに例示するために、例示的タイミング・チャート220で、入力信号203
が高になり、それによって正パルス抑制ブロック202aの入力端子「A」が直
ちに高になることを230で示す。この遷移は、232に示すように、図2の遅
延線207を介して伝わり、正パルス抑制ブロック202aの入力端子「B」に
到達する。これにより、234に示すように出力端子209が高となる。
36は正パルス抑制ブロック202aの入力端子「A」まで直ちに通過し、これ
により、240に示すようにANDゲート215の出力端子209も低となる。
したがって、負グリッチ236は正パルス抑制ブロック202aによって拒絶さ
れない。
む場合、反転正パルス抑制回路が提供される。この反転正パルス抑制回路は、出
力端子での電圧が反転されることを除き、上述の正パルス抑制回路と同様に動作
する。CMOS技術などの一部の技術では、ANDゲート215よりもNAND
ゲート250を実装する方が効率的である。したがって上述のように、非反転正
パルス抑制回路よりも反転正パルス抑制回路を実装する方が効率的であることが
ある。
合、負パルス抑制回路が提供される。負パルス抑制回路に関する例示的タイミン
グ・チャートを262に一般的に示す。当初、図2の入力信号203は高である
が、次いで負グリッチ264を提供する。負グリッチ264は、負パルス抑制ブ
ロック202bの入力端子「A」まで直ちに通過する。負グリッチ264は、遅
延した負グリッチ266を負パルス抑制ブロック202bの入力端子「B」に供
給する前に、図2の遅延線207も通過する。遅延線207が負グリッチの持続
時間よりも長い遅延を提供する限り、ORゲート260の出力は高のままである
。したがって、負グリッチ264は拒絶される。
さらに例示するために、例示的タイミング・チャート262で、入力信号203
が低になり、それによって負パルス抑制ブロック202bの入力端子「A」が直
ちに低になることを270で示す。この遷移は、272に示すように、図2の遅
延線207を介して伝わり、負パルス抑制ブロック202bの入力端子「B」に
到達する。これにより、274に示すように出力端子209が低となる。
76は負パルス抑制ブロック202bの入力端子「A」まで直ちに通過し、これ
により、278に示すようにORゲート260の出力端子209も高となる。し
たがって、正グリッチ276は負パルス抑制ブロック202bによって拒絶され
ない。
0を含む場合、反転負パルス抑制回路が提供される。この反転負パルス抑制回路
は、出力端子での電圧が反転されることを除き、上述の負パルス抑制回路と同様
に動作する。CMOS技術などの一部の技術では、ORゲート260よりもNO
Rゲート280を実装する方が効率的である。したがって上述のように、非反転
正パルス抑制回路よりも反転正パルス抑制回路を実装する方が効率的であること
がある。
ス抑制回路が反転性であることを除き、図1に関連して上記で説明した実施形態
と同様である。パルス抑制回路自体に反転機能が組み込まれるので、回路は全体
として、図2の全反転機能を有さずに、グリッチ拒絶バッファ回路としてのみ動
作する。
パルス抑制回路403と反転負パルス抑制回路404に同時に進入する。図2の
パルス抑制回路とは対照的に、パルス抑制回路403および404は、グリッチ
拒絶に加えて反転機能を実施する。上記で示したように、このことは例えば、図
3のANDゲート215をNANDゲート250で置き換え、ORゲート260
をNORゲート280で置き換えることによって実施することができる。
い反転信号をpチャネル・トランジスタ405のゲートに出力する。上記で論じ
たように、pチャネル・トランジスタ405のゲートでの反転負グリッチ(すな
わち正グリッチ)は、誤データをデータ出力端子409に能動的に駆動しない。
同様に、反転負パルス抑制回路404は、反転負グリッチ(すなわち正グリッチ
)のない反転信号をnチャネル・トランジスタ406のゲートに出力する。上記
で論じたように、nチャネル・トランジスタ406のゲートでの反転正グリッチ
(すなわち負グリッチ)は、誤データをデータ出力端子409に能動的に駆動し
ない。
2の基本インバータ実施形態と同様であるが、イネーブル・トランジスタ512
および513をさらに含む。このタイプのクロックド・インバータは、例えばフ
リップ・フロップで使用することができる。データ入力信号は、入力端子502
から回路に進入し、負パルス抑制回路503および正パルス抑制回路504によ
って同時に処理される。結果として得られる信号は、それぞれpチャネル・トラ
ンジスタ505およびnチャネル・トランジスタ506のゲート端子に送られる
。
0が活動化されるまで、入力信号をデータ出力端子509に駆動することができ
ない。クロック信号511が低であり、クロック・バー信号510が高であると
き、データ出力端子509はトライステート化される。クロック信号511が高
であり、クロック・バー信号510が低であるとき、データ入力信号が反転され
、データ出力端子509に駆動される。
ランジスタ512のゲートの間に設けることができることも企図される。正パル
ス抑制回路(図示せず)をクロック信号511とnチャネル・トランジスタ51
3のゲートの間に設けることができることも企図される。最後に、望まれるなら
、負パルス抑制回路503と正パルス抑制回路504の一方または両方を除去で
きることも企図される。
Dゲートを一般的に601として示す。第1データ入力信号は端子602に進入
し、負パルス抑制回路603および正パルス抑制回路604に同時に送られる。
負パルス抑制回路603は、負グリッチが除去された信号をpチャネル・トラン
ジスタ605のゲートに供給する。正パルス抑制回路604は、正グリッチが除
去された信号をnチャネル・トランジスタ606のゲートに供給する。第2デー
タ入力信号は端子610に進入し、負パルス抑制回路614および正パルス抑制
回路615に同時に送られる。負パルス抑制回路614は、負グリッチが除去さ
れた信号をpチャネル・トランジスタ612のゲートに供給する。正パルス抑制
回路615は、正グリッチが除去された信号をnチャネル・トランジスタ613
のゲートに供給する。
し、反転パルス抑制回路を用いてNANDゲートを実装できることも企図される
。反転パルス抑制回路を用いてNANDゲートを実装する場合、図4に示すパル
ス抑制回路403および404と同様に、負パルス抑制回路603および614
は、反転正パルス抑制回路で置き換えることができ、正パルス抑制回路604お
よび615は、反転負パルス抑制回路で置き換えることができる。パルス抑制回
路を所望の入力にだけ設けることができることも企図される。
ス・ゲートを701で一般的に示す。この例示的パス・ゲートは、クロック信号
704およびクロック・バー信号705を含む2つの相補的クロック信号によっ
て制御される。クロック信号704は、正パルス抑制回路708を介してnチャ
ネル・トランジスタ706のゲートに供給される。同様に、クロック・バー信号
705は、負パルス抑制回路709を介してpチャネル・トランジスタ707の
ゲートに供給される。
4が高であり、クロック・バー信号705が低である場合、データ出力端子70
3まで通過する。通常の動作中は、クロック信号704の立上りとクロック・バ
ー信号705の立下りにより、トランジスタ706と707はどちらもオンにさ
れる。この条件が保持されるとき、データ信号702は、トランジスタ706お
よび707を介して出力端子703まで通過する。クロック信号704上の負グ
リッチまたはクロック・バー信号上の正グリッチは、それぞれnチャネル・トラ
ンジスタ706またはpチャネル・トランジスタ707を単に一時的にオフにす
ることになる。しかし、出力端子703上のキャパシタンスと、他方のパス・ト
ランジスタを介する駆動のために、出力端子703での電圧は比較的一定のまま
となることになる。
nチャネル・トランジスタ706とpチャネル・トランジスタ707はどちらも
オフとなる。nチャネル・トランジスタ706とpチャネル・トランジスタ70
7の一方または両方をオンにする場合、データ入力端子702上のデータ状態は
データ出力端子703に能動的に駆動されることになる。このため、クロック信
号704上のすべての正グリッチは正パルス抑制回路708によって除去され、
クロック・バー信号705上のすべての負グリッチは負パルス抑制回路709に
よって除去される。
ルス抑制回路および反転負パルス抑制回路で置き換えることができることも企図
される。この実施形態では、クロック・バー信号705を反転負パルス抑制回路
に供給し、クロック信号704を反転正パルス抑制回路に供給して、同じ機能を
保持することができる。
およびパス・ゲートを本明細書で明示的に図示し、説明したが、本発明はどんな
タイプの論理ゲートまたは記憶素子にも適用することができる。
請求の範囲内で、本明細書で得られる教示をさらに別の実施形態に適用できるこ
とを当業者は容易に理解されよう。
Claims (37)
- 【請求項1】 入力を有するデジタル回路であって、 ゲートを有するpチャネル・トランジスタと、 論理回路の入力と前記pチャネル・トランジスタのゲートの間に結合されたグ
リッチ除去手段であって、前記pチャネル・トランジスタのゲートでの負グリッ
チを防止すると共に、前記pチャネル・トランジスタのゲートでの正グリッチを
防止しないグリッチ除去手段とを備えるデジタル回路。 - 【請求項2】 グリッチ除去手段が非反転性である請求項1に記載のデジタ
ル回路。 - 【請求項3】 グリッチ除去手段が入力端子および出力端子を有し、グリッ
チ除去手段が、 第1入力端子、第2入力端子、および出力端子を有するORゲートであって、
ORゲートの第1入力端子がグリッチ除去手段の入力端子に結合され、ORゲー
トの出力端子がグリッチ除去手段の出力端子に結合されるORゲートと、 入力端子および出力端子を有する慣性遅延回路であって、慣性遅延回路の入力
端子がグリッチ除去手段の入力端子に結合され、慣性遅延回路の出力端子がOR
ゲートの第2入力端子に結合される慣性遅延回路とをさらに備える請求項2に記
載のデジタル回路。 - 【請求項4】 グリッチ除去手段が反転性である請求項1に記載のデジタル
回路。 - 【請求項5】 グリッチ除去手段が入力端子および出力端子を有し、グリッ
チ除去手段が、 第1入力端子、第2入力端子、および出力端子を有するNANDゲートであっ
て、NANDゲートの第1入力端子がグリッチ除去手段の入力端子に結合され、
NANDゲートの出力端子がグリッチ除去手段の出力端子に結合されるNAND
ゲートと、 入力端子および出力端子を有する慣性遅延回路であって、慣性遅延回路の入力
端子がグリッチ除去手段の入力端子に結合され、慣性遅延回路の出力端子がNA
NDゲートの第2入力端子に結合される慣性遅延回路とをさらに備える請求項4
に記載のデジタル回路。 - 【請求項6】 入力を有するデジタル回路であって、 ゲートを有するnチャネル・トランジスタと、 論理回路の入力と前記nチャネル・トランジスタのゲートの間に結合されたグ
リッチ除去手段であって、前記nチャネル・トランジスタのゲートでの正グリッ
チを防止すると共に、前記nチャネル・トランジスタのゲートでの負グリッチを
防止しないグリッチ除去手段とを備えるデジタル回路。 - 【請求項7】 グリッチ除去手段が非反転性である請求項6に記載のデジタ
ル回路。 - 【請求項8】 グリッチ除去手段が入力端子および出力端子を有し、グリッ
チ除去手段が、 第1入力端子、第2入力端子、および出力端子を有するANDゲートであって
、ANDゲートの第1入力端子がグリッチ除去手段の入力端子に結合され、AN
Dゲートの出力端子がグリッチ除去手段の出力端子に結合されるANDゲートと
、 入力端子および出力端子を有する慣性遅延回路であって、慣性遅延回路の入力
端子がグリッチ除去手段の入力端子に結合され、慣性遅延回路の出力端子がAN
Dゲートの第2入力端子に結合される慣性遅延回路とをさらに備える請求項7に
記載のデジタル回路。 - 【請求項9】 グリッチ除去手段が反転性である請求項6に記載のデジタル
回路。 - 【請求項10】 グリッチ除去手段が入力端子および出力端子を有し、グリ
ッチ除去手段が、 第1入力端子、第2入力端子、および出力端子を有するNORゲートであって
、NORゲートの第1入力端子がグリッチ除去手段の入力端子に結合され、NO
Rゲートの出力端子がグリッチ除去手段の出力端子に結合されるNORゲートと
、 入力端子および出力端子を有する慣性遅延回路であって、慣性遅延回路の入力
端子がグリッチ除去手段の入力端子に結合され、慣性遅延回路の出力端子がNO
Rゲートの第2入力端子に結合される慣性遅延回路とをさらに備える請求項9に
記載のデジタル回路。 - 【請求項11】 入力を有するデジタル回路であって、論理回路が、 pチャネル・トランジスタと、 nチャネル・トランジスタと、 前記pチャネル・トランジスタと前記入力との間に接続された第1グリッチ除
去手段であって、前記pチャネル・トランジスタのゲートで負グリッチを防止す
る第1グリッチ除去手段と、 前記nチャネル・トランジスタと前記入力との間に接続された第2グリッチ除
去手段であって、前記nチャネル・トランジスタのゲートで正グリッチを防止す
る第2グリッチ除去手段とを備えるデジタル回路。 - 【請求項12】 pチャネル・トランジスタが、ソース、ドレイン、および
ゲートを有し、第1グリッチ除去手段が、pチャネル・トランジスタのゲートと
入力との間に接続される請求項11に記載のデジタル回路。 - 【請求項13】 nチャネル・トランジスタが、ソース、ドレイン、および
ゲートを有し、第2グリッチ除去手段が、nチャネル・トランジスタのゲートと
入力との間に接続される請求項11に記載のデジタル回路。 - 【請求項14】 第1グリッチ除去手段が非反転性である請求項11に記載
のデジタル回路。 - 【請求項15】 第1グリッチ除去手段が入力端子および出力端子を有し、
かつ、 第1入力端子、第2入力端子、および出力端子を有するORゲートであって、
ORゲートの第1入力端子が第1グリッチ除去手段の入力端子に結合され、OR
ゲートの出力端子が第1グリッチ除去手段の出力端子に結合されるORゲートと
、 入力端子および出力端子を有する慣性遅延回路であって、慣性遅延回路の入力
端子が第1グリッチ除去手段の入力端子に結合され、慣性遅延回路の出力端子が
ORゲートの第2入力端子に結合される慣性遅延回路とをさらに備える請求項1
4に記載のデジタル回路。 - 【請求項16】 第1グリッチ除去手段が反転性である請求項11に記載の
デジタル回路。 - 【請求項17】 第1グリッチ除去手段が入力端子および出力端子を有し、
かつ、 第1入力端子、第2入力端子、および出力端子を有するNANDゲートであっ
て、NANDゲートの第1入力端子が第1グリッチ除去手段の入力端子に結合さ
れ、NANDゲートの出力端子が第1グリッチ除去手段の出力端子に結合される
NANDゲートと、 入力端子および出力端子を有する慣性遅延回路であって、慣性遅延回路の入力
端子が第1グリッチ除去手段の入力端子に結合され、慣性遅延回路の出力端子が
NANDゲートの第2入力端子に結合される慣性遅延回路とをさらに備える請求
項16に記載のデジタル回路。 - 【請求項18】 第2グリッチ除去手段が非反転性である請求項11に記載
のデジタル回路。 - 【請求項19】 第2グリッチ除去手段が入力端子および出力端子を有し、
かつ、 第1入力端子、第2入力端子、および出力端子を有するANDゲートであって
、ANDゲートの第1入力端子が第2グリッチ除去手段の入力端子に結合され、
ANDゲートの出力端子が第2グリッチ除去手段の出力端子に結合されるAND
ゲートと、 入力端子および出力端子を有する慣性遅延回路であって、慣性遅延回路の入力
端子が第2グリッチ除去手段の入力端子に結合され、慣性遅延回路の出力端子が
ANDゲートの第2入力端子に結合される慣性遅延回路とをさらに備える請求項
18に記載のデジタル回路。 - 【請求項20】 第2グリッチ除去手段が反転性である請求項11に記載の
デジタル回路。 - 【請求項21】 第2グリッチ除去手段が入力端子および出力端子を有し、
かつ、 第1入力端子、第2入力端子、および出力端子を有するNORゲートであって
、NORゲートの第1入力端子が第2グリッチ除去手段の入力端子に結合され、
NORゲートの出力端子が第2グリッチ除去手段の出力端子に結合されるNOR
ゲートと、 入力端子および出力端子を有する慣性遅延回路であって、慣性遅延回路の入力
端子が第2グリッチ除去手段の入力端子に結合され、慣性遅延回路の出力端子が
NORゲートの第2入力端子に結合される慣性遅延回路とをさらに備える請求項
20に記載のデジタル回路。 - 【請求項22】 論理回路が反転機能を実行する請求項11に記載のデジタ
ル回路。 - 【請求項23】 論理回路がAND機能またはNAND機能を実行する請求
項11に記載のデジタル回路。 - 【請求項24】 論理回路がOR機能またはNOR機能を実行する請求項1
1に記載のデジタル回路。 - 【請求項25】 論理回路が記憶機能を実行する請求項11に記載のデジタ
ル回路。 - 【請求項26】 論理回路がラッチである請求項11に記載のデジタル回路
。 - 【請求項27】 論理回路がレジスタである請求項11に記載のデジタル回
路。 - 【請求項28】 第1入力および第2入力を有するデジタル回路であって、
論理回路が、 pチャネル・トランジスタと、 nチャネル・トランジスタと、 前記pチャネル・トランジスタと前記第1入力との間に接続された第1グリッ
チ除去手段であって、前記pチャネル・トランジスタのゲートで負グリッチを防
止する第1グリッチ除去手段と、 前記nチャネル・トランジスタと前記第2入力との間に接続された第2グリッ
チ除去手段であって、前記nチャネル・トランジスタのゲートで正グリッチを防
止する第2グリッチ除去手段とを備えるデジタル回路。 - 【請求項29】 pチャネル・トランジスタのゲートでグリッチを除去する
方法であって、 前記pチャネル・トランジスタのゲートに信号を供給するステップであって、
前記信号が1つまたは複数のグリッチを有するステップと、 前記pチャネル・トランジスタのゲートでの負グリッチを防止すると共に、前
記pチャネル・トランジスタのゲートでの正グリッチを許可するステップとを含
む方法。 - 【請求項30】 nチャネル・トランジスタのゲートでのグリッチを除去す
る方法であって、 前記nチャネル・トランジスタのゲートに信号を供給するステップであって、
前記信号が1つまたは複数のグリッチを有するステップと、 前記nチャネル・トランジスタのゲートでの負グリッチを防止すると共に、前
記nチャネル・トランジスタのゲートでの正グリッチを許可するステップとを含
む方法。 - 【請求項31】 論理回路からグリッチを除去する方法であって、論理回路
がpチャネル・トランジスタおよびnチャネル・トランジスタを有し、 前記pチャネル・トランジスタのゲートでの負グリッチを防止すると共に、前
記pチャネル・トランジスタのゲートでの正グリッチを許可するステップと、 前記nチャネル・トランジスタのゲートでの正グリッチを防止すると共に、前
記nチャネル・トランジスタのゲートでの負グリッチを許可するステップとを含
む方法。 - 【請求項32】 入力および出力を有するバッファであって、 ゲート、ソース、およびドレインを有するpチャネル・トランジスタと、 ゲート、ソース、およびドレインを有するnチャネル・トランジスタであって
、前記nチャネル・トランジスタのドレインが前記pチャネル・トランジスタの
ドレインに結合されるnチャネル・トランジスタと、 前記バッファの入力と前記pチャネル・トランジスタのゲートとの間に結合さ
れた負遷移遅延手段であって、第1の所定の時間だけ入力の負遷移を遅延し、第
2の所定の時間だけ入力の正遷移を遅延し、前記第1の所定の時間が前記第2の
所定の時間よりも長い負遷移遅延手段と、 前記バッファの入力と前記nチャネル・トランジスタのゲートとの間に結合さ
れた正遷移遅延手段であって、第3の所定の時間だけ入力の正遷移を遅延し、第
4の所定の時間だけ入力の負遷移を遅延し、前記第3の所定の時間が前記第4の
所定の時間よりも長い正遷移遅延手段とを備えるバッファ。 - 【請求項33】 第1の所定の時間が第4の所定の時間よりも長い請求項3
2に記載のバッファ。 - 【請求項34】 第3の所定の時間が第2の所定の時間よりも長い請求項3
3に記載のバッファ。 - 【請求項35】 nチャネル・トランジスタおよびpチャネル・トランジス
タを有するバッファ内のクローバー電流を低減し、またはなくする方法であって
、 正遷移および負遷移を有する入力信号を供給するステップと、 前記入力信号の負遷移が前記pチャネル・トランジスタのゲートに到達するこ
とを第1の所定の時間だけ遅延すると共に、前記入力信号の正遷移が前記pチャ
ネル・トランジスタのゲートに到達することを第2の所定の時間だけ遅延するス
テップであって、前記第1の所定の時間が前記第2の所定の時間よりも長いステ
ップと、 前記入力信号の正遷移が前記nチャネル・トランジスタのゲートに到達するこ
とを第3の所定の時間だけ遅延すると共に、前記入力信号の負遷移が前記nチャ
ネル・トランジスタのゲートに到達することを第4の所定の時間だけ遅延するス
テップであって、前記第3の所定の時間が前記第4の所定の時間よりも長いステ
ップとを含む方法。 - 【請求項36】 第1の所定の時間が第4の所定の時間よりも長い請求項3
5に記載のバッファ。 - 【請求項37】 第3の所定の時間が第2の所定の時間よりも長い請求項3
6に記載のバッファ。
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