JP2003518865A

JP2003518865A - デジタル回路中のグリッチを低減する回路および方法

Info

Publication number: JP2003518865A
Application number: JP2001548529A
Authority: JP
Inventors: アースタッド，デイヴィッド・オーエン
Original assignee: ハネウェル・インコーポレーテッド
Priority date: 1999-12-28
Filing date: 2000-12-19
Publication date: 2003-06-10
Also published as: EP1243073A1; WO2001048925A1; TW584987B; US6356101B1

Abstract

(57)【要約】負グリッチによってオンにされる回路素子（例えばｐチャネル・トランジスタ）に供給される信号から負グリッチを除去し、かつ／または正グリッチによってオンにされる回路素子（例えばｎチャネル・トランジスタ）に供給される信号から正グリッチを除去するグリッチ回路が開示される。正グリッチによってオフにされる回路素子（例えばｐチャネル・トランジスタ）に供給される信号から正グリッチを除去する必要はなく、負グリッチによってオフにされる回路素子（例えばｎチャネル・トランジスタ）に供給される信号から負グリッチを除去する必要はない。本発明の利点は、正グリッチと負グリッチの両方を、順次にではなく同時に除去できることである。これにより、一部の回路の性能が著しく向上し、必要なグリッチ除去回路の量を低減することができる。

Description

【発明の詳細な説明】

【０００１】（発明の背景）本発明は、一般に電子データ伝送システムおよび電子データ処理システムに関
し、より詳細には、このようなシステムから望ましくない信号グリッチを低減し
、またはなくするための回路に関する。

【０００２】大部分のデジタル・システムでの信号は２つの理想化された状態、すなわち低
電圧状態および高電圧状態を有する。信号が第１電圧状態から他の状態に遷移し
、次いで第１電圧状態に戻る望ましくない遷移は、しばしばグリッチと呼ばれて
いる。理想的には、デジタル・システムはグリッチのないように設計される。し
かし実際には、グリッチをなくすることは難しい。

【０００３】デジタル・システムからグリッチを除去し、またはなくする一手法が、Ｒａｍ
ｉｒｅｚによる米国特許第５７６０６１２号に示されている。Ｒａｍｉｒｅｚは
、正パルス抑制回路と直列に接続された負パルス抑制回路を含む慣性遅延回路を
提供することを提案している。負パルス抑制回路および正パルス抑制回路は、そ
れぞれ、所定の幅よりも大きいパルス幅を有する入力信号の負グリッチおよび正
グリッチをパスするように構成される。負パルス抑制回路は、遅延線を介してそ
の入力をパスし、その入力と遅延信号に対して論理ＯＲを実行する。正パルス抑
制回路は、遅延線を介してその入力をパスし、その入力と遅延信号に対して論理
ＡＮＤを実行する。グリッチ除去回路は、それぞれのパルス幅復元回路を含み、
そのパルス幅復元回路を通過するパルスをその元の幅に復元することができる。

【０００４】Ｒａｍｉｒｅｚの制限は、正グリッチおよび負グリッチが順次除去されること
である。Ｒａｍｉｒｅｚの正パルス除去回路および負パルス除去回路は、信号を
遅延する遅延線を有する。遅延の量は、除去すべきグリッチの持続時間に依存す
る。通常、各パルス抑制回路中の遅延線は、除去すべき最大グリッチ持続時間に
おおよそ対応する遅延を有する。正パルス抑制回路および負パルス抑制回路の両
方に関連する遅延が付加的であるので、対応するデジタル・システムの性能が著
しく低下する可能性がある。

【０００５】Ｒａｍｉｒｅｚの別の制限は、グリッチ除去回路がかなりの量の回路を必要と
することである。例えばＲａｍｉｒｅｚの図５のグリッチ除去回路では、負パル
ス抑制回路、第１パルス幅復元回路、正パルス抑制回路、および第２パルス幅復
元回路が必要となる。この回路のすべてが、グリッチ除去が望まれる各信号に対
して提供される。

【０００６】（発明の概要）本発明は、負グリッチによってオンにされる回路素子（例えばｐチャネル・ト
ランジスタ）に供給される信号から負グリッチを除去し、かつ／または正グリッ
チによってオンにされる回路素子（例えばｎチャネル・トランジスタ）に供給さ
れる信号から正グリッチを除去するグリッチ除去回路を提供することによって、
従来技術の制限の多くを克服する。

【０００７】ＣＭＯＳ回路を含む多くの回路では、出力ノードを能動的に駆動する回路素子
を一時的にオフにすることは、出力ノードでの電圧に実質上影響を及ぼさない。
その代わり、出力ノードは単にトライステート・モードを入力する。グリッチが
通過した後、回路素子は再びオンにされ、それにより出力ノードが能動的に所望
の状態に保たれる。したがって、正グリッチによってオフにされる回路素子（例
えばｐチャネル・トランジスタ）に供給される信号から正グリッチを除去する必
要がなく、負グリッチによってオフにされる回路素子（例えばｎチャネル・トラ
ンジスタ）に供給される信号から負グリッチを除去する必要がないことが企図さ
れる。本発明の利点は、正グリッチと負グリッチの両方を、順次にではなく同時
に除去できることである。これにより、一部の回路の性能が著しく向上し、必要
なグリッチ除去回路の量を低減することができる。

【０００８】本発明の別の利点は、正パルス抑制回路および負パルス抑制回路を使用して、
例えば出力ドライバ回路を含むある回路タイプによって遷移中に生成されるクロ
ーバー電流を低減し、またはなくすることができることである。出力ドライバ回
路は一般に、比較的大型のｎチャネル・ドライバ・トランジスタに結合された比
較的大型のｐチャネル・ドライバ・トランジスタを有する。ｐチャネル・ドライ
バ・トランジスタのゲートは、一般にｎチャネル・ドライバ・トランジスタのゲ
ートに結合され、そのどちらも共通入力信号によって制御される。入力信号の遷
移中、ｐチャネル・ドライバ・トランジスタおよびｎチャネル・ドライバ・トラ
ンジスタは、どちらも少なくとも瞬間的に、電源からアースへのクローバー電流
を生成している。ある場合には、クローバー電流が比較的大きくなる可能性があ
り、特にいくつかの出力ドライバが同時に切り替わったときに、装置のパワー・
バス構造に関して著しいノイズを与える可能性がある。

【０００９】本発明の負パルス抑制回路を使用して、ｐチャネル・トランジスタのゲートで
の負遷移を遅延すると共に、正遷移を遅延しないことができる。同様に、正パル
ス抑制回路を使用して、ｎチャネル・トランジスタのゲートでの正遷移を遅延す
ると共に、負遷移を遅延しないことができる。したがって、例えば低−高遷移中
に、ｎチャネル・ドライバ・トランジスタをオンにする前にｐチャネル・ドライ
バ・トランジスタをオフにすることができる。同様に、高−低遷移中に、ｐチャ
ネル・ドライバ・トランジスタをオンにする前にｎチャネル・ドライバ・トラン
ジスタをオフにすることができる。「オフ」のトランジスタをオンにする前に「
オン」のトランジスタをオフにすることにより、出力ドライバ回路によって生成
されるクローバー電流を著しく低減し、またはなくすることができる。これによ
り、装置のパワー・バス構造に関するノイズを著しく低減することができる。

【００１０】（好ましい実施形態の詳細な説明）図１は本発明の第１の例示的実施形態の概略図である。この実施形態では、正
パルス抑制回路および負パルス抑制回路を従来のインバータと共に使用する。こ
のインバータは、ｎチャネル・トランジスタ１０６に直列に結合されたｐチャネ
ル・トランジスタ１０５を含む。図示するように、インバータの入力１０２は、
負パルス抑制回路１０３と正パルス抑制回路１０４に結合される。負パルス抑制
回路１０３は、入力１０２とｐチャネル・トランジスタ１０５のゲートとの間に
結合される。正パルス抑制回路１０４は、入力１０２とｎチャネル・トランジス
タ１０６のゲートとの間に結合される。

【００１１】負パルス抑制回路１０３は、負グリッチがｐチャネル・トランジスタ１０５の
ゲートに到達することを防止することが好ましいが、正グリッチがｐチャネル・
トランジスタ１０５のゲートに到達することを防止する必要はない。ｐチャネル
・トランジスタ１０５のゲートでの正グリッチは、出力端子１０９での電圧に実
質上影響を及ぼさないことを理解されたい。

【００１２】これをさらに例示するために、入力１０２が当初低であると仮定する。この状
態では、ｐチャネル・トランジスタ１０５は「オン」であり、出力端子１０９を
高に駆動する。入力１０２上の正グリッチにより、ｐチャネル・トランジスタ１
０５のゲートが高となる（正パルス抑制をしないと仮定した場合）。これにより
、ｐチャネル・トランジスタ１０５がオフとなる。しかし、しばしば次のゲート
の入力によって供給される出力端子１０９上のキャパシタンスは、出力端子１０
９上の電圧を比較的一定に保つ傾向がある。正グリッチが通過した後、入力１０
２は初期の低状態に戻り、ｐチャネル・トランジスタ１０５は再び能動的に出力
端子１０９を高に駆動する。したがって少なくとも、出力端子１０９からのＤＣ
電流をほとんど、または全く消費しない、比較的高い入力インピーダンス装置を
有する技術の場合、ｐチャネル・トランジスタ１０５のゲートでの正グリッチは
、出力端子１０９での電圧に対してほとんど影響を与えることはない。

【００１３】負パルス抑制回路１０４は、正グリッチがｎチャネル・トランジスタ１０６の
ゲートに到達することを防止することが好ましいが、負グリッチがｎチャネル・
トランジスタ１０６のゲートに到達することを防止する必要はない。ｎチャネル
・トランジスタ１０６のゲートでの負グリッチは、出力端子１０９の電圧に実質
上影響を及ぼさないことを理解されたい。

【００１４】再びこれを例示するために、入力１０２が当初高であると仮定する。この状態
では、ｎチャネル・トランジスタ１０６は「オン」であり、出力端子１０９を低
に駆動する。入力１０２上の負グリッチにより、ｎチャネル・トランジスタ１０
６のゲートが低となる（負パルス抑制をしないと仮定した場合）。これにより、
ｎチャネル・トランジスタ１０６がオフとなる。しかし、しばしば次のゲートの
入力によって供給される出力端子１０９上のキャパシタンスは、出力端子１０９
上の電圧を比較的一定に保つ傾向がある。負グリッチが通過した後、入力１０２
は初期の高状態に戻り、ｎチャネル・トランジスタ１０６は再び能動的に出力端
子１０９を高に駆動する。したがって少なくとも、出力端子１０９からのＤＣ電
流をほとんど、または全く消費しない、比較的高い入力インピーダンス装置を有
する技術の場合、ｎチャネル・トランジスタ１０６のゲートでの負グリッチは、
出力端子１０９での電圧に対してほとんど影響を与えることはない。

【００１５】負グリッチがｐチャネル・トランジスタ１０５に到達することを防止し、正グ
リッチがｎチャネル・トランジスタ１０６に到達することを防止するだけで、正
グリッチおよび負グリッチを順次にではなく同時に除去することができる。これ
により、グリッチ除去回路の寄与する遅延量を著しく低減することができ、ある
状況では、必要なグリッチ除去回路の量を著しく低減することができる。

【００１６】本発明の負パルス抑制回路および正パルス抑制回路の別の用途は、例えば出力
ドライバ回路を含むある回路の遷移中に生成されたクローバー電流を低減し、ま
たはなくすることである。図１に例示的出力ドライバ回路を略図で示す。負パル
ス抑制回路１０３は、入力１０２の負遷移を遅延すると共に、正遷移を遅延しな
いことができる。同様に、正パルス抑制回路１０４は、入力１０２の正遷移を遅
延すると共に、負遷移を遅延しないことができる。したがって入力１０２上での
低−高遷移中に、ｎチャネル・ドライバ・トランジスタ１０６をオンにする前に
ｐチャネル・ドライバ・トランジスタ１０５をオフにすることができる。同様に
、入力１０２上での高−低遷移中に、ｎチャネル・ドライバ・トランジスタ１０
５をオンにする前にｎチャネル・ドライバ・トランジスタ１０６をオフにするこ
とができる。「オフ」トランジスタをオンにする前に「オン」トランジスタをオ
フにすることにより、出力ドライバ回路によって生成されるクローバー電流を著
しく低減し、またはなくすることができる。これにより、装置のパワー・バス構
造に関するノイズを著しく低減することができる。

【００１７】図２は、本発明の例示的パルス抑制回路の概略図である。このパルス抑制回路
は、入力端子「Ａ」２０３と入力端子「Ｂ」２０５とを有する論理ブロック２０
２を含む。入力端子「Ａ」２０３上の入力データは、論理ブロックの入力端子「
Ｂ」２０５に到達する前に遅延線２０７を通過する。この遅延線は非反転性であ
ることが好ましい。論理ブロック２０２は、非反転出力２０９、反転出力２１１
、またはその両方を供給することができる。

【００１８】図２のパルス抑制回路は、論理ブロック２０２の論理機能に応じて、負パルス
抑制回路、正パルス抑制回路、反転負パルス抑制回路、または反転正パルス抑制
回路を提供することができる。図３は、図２のパルス抑制回路と共に使用するた
めの例示的論理機能を示す図である。

【００１９】２０２ａで示すように、図２の論理ブロック２０２がＡＮＤゲート２１５を含
む場合、正パルス抑制回路が提供される。正パルス抑制回路に関する例示的タイ
ミング・チャートを２２０に一般的に示す。当初、図２の入力信号２０３は低で
あるが、次いで正グリッチ２２２を供給する。正グリッチ２２２は、直ちに正パ
ルス抑制ブロック２０２ａの入力端子「Ａ」まで通過する。正グリッチ２２２は
、遅延した正グリッチ２２４を正パルス抑制ブロック２０２ａの入力端子「Ｂ」
に供給する前に、図２の遅延線２０７も通過する。遅延線２０７が正グリッチの
持続時間よりも長い遅延２２６を提供する限り、ＡＮＤゲート２１５の出力は低
のままである。したがって、正グリッチ２２６は拒絶される。

【００２０】しかし、この例示的正パルス抑制回路は負グリッチを拒絶しない。このことを
さらに例示するために、例示的タイミング・チャート２２０で、入力信号２０３
が高になり、それによって正パルス抑制ブロック２０２ａの入力端子「Ａ」が直
ちに高になることを２３０で示す。この遷移は、２３２に示すように、図２の遅
延線２０７を介して伝わり、正パルス抑制ブロック２０２ａの入力端子「Ｂ」に
到達する。これにより、２３４に示すように出力端子２０９が高となる。

【００２１】次いで、入力信号２０３上の負グリッチ２３６が示されている。負グリッチ２
３６は正パルス抑制ブロック２０２ａの入力端子「Ａ」まで直ちに通過し、これ
により、２４０に示すようにＡＮＤゲート２１５の出力端子２０９も低となる。
したがって、負グリッチ２３６は正パルス抑制ブロック２０２ａによって拒絶さ
れない。

【００２２】２０２ｃに示すように図２の論理ブロック２０２がＮＡＮＤゲート２５０を含
む場合、反転正パルス抑制回路が提供される。この反転正パルス抑制回路は、出
力端子での電圧が反転されることを除き、上述の正パルス抑制回路と同様に動作
する。ＣＭＯＳ技術などの一部の技術では、ＡＮＤゲート２１５よりもＮＡＮＤ
ゲート２５０を実装する方が効率的である。したがって上述のように、非反転正
パルス抑制回路よりも反転正パルス抑制回路を実装する方が効率的であることが
ある。

【００２３】２０２ｂに示すように図２の論理ブロック２０２がＯＲゲート２６０を含む場
合、負パルス抑制回路が提供される。負パルス抑制回路に関する例示的タイミン
グ・チャートを２６２に一般的に示す。当初、図２の入力信号２０３は高である
が、次いで負グリッチ２６４を提供する。負グリッチ２６４は、負パルス抑制ブ
ロック２０２ｂの入力端子「Ａ」まで直ちに通過する。負グリッチ２６４は、遅
延した負グリッチ２６６を負パルス抑制ブロック２０２ｂの入力端子「Ｂ」に供
給する前に、図２の遅延線２０７も通過する。遅延線２０７が負グリッチの持続
時間よりも長い遅延を提供する限り、ＯＲゲート２６０の出力は高のままである
。したがって、負グリッチ２６４は拒絶される。

【００２４】しかし、この例示的負パルス抑制回路は正グリッチを拒絶しない。このことを
さらに例示するために、例示的タイミング・チャート２６２で、入力信号２０３
が低になり、それによって負パルス抑制ブロック２０２ｂの入力端子「Ａ」が直
ちに低になることを２７０で示す。この遷移は、２７２に示すように、図２の遅
延線２０７を介して伝わり、負パルス抑制ブロック２０２ｂの入力端子「Ｂ」に
到達する。これにより、２７４に示すように出力端子２０９が低となる。

【００２５】次いで、入力信号２０３上の正グリッチ２７６が示されている。正グリッチ２
７６は負パルス抑制ブロック２０２ｂの入力端子「Ａ」まで直ちに通過し、これ
により、２７８に示すようにＯＲゲート２６０の出力端子２０９も高となる。し
たがって、正グリッチ２７６は負パルス抑制ブロック２０２ｂによって拒絶され
ない。

【００２６】最後に、２０２ｄに示すように図２の論理ブロック２０２がＮＯＲゲート２８
０を含む場合、反転負パルス抑制回路が提供される。この反転負パルス抑制回路
は、出力端子での電圧が反転されることを除き、上述の負パルス抑制回路と同様
に動作する。ＣＭＯＳ技術などの一部の技術では、ＯＲゲート２６０よりもＮＯ
Ｒゲート２８０を実装する方が効率的である。したがって上述のように、非反転
正パルス抑制回路よりも反転正パルス抑制回路を実装する方が効率的であること
がある。

【００２７】図４は、本発明の別の例示的実施形態の概略図である。この実施形態は、パル
ス抑制回路が反転性であることを除き、図１に関連して上記で説明した実施形態
と同様である。パルス抑制回路自体に反転機能が組み込まれるので、回路は全体
として、図２の全反転機能を有さずに、グリッチ拒絶バッファ回路としてのみ動
作する。

【００２８】データは、データ入力端子４０２から回路に進入する。データ信号は、反転正
パルス抑制回路４０３と反転負パルス抑制回路４０４に同時に進入する。図２の
パルス抑制回路とは対照的に、パルス抑制回路４０３および４０４は、グリッチ
拒絶に加えて反転機能を実施する。上記で示したように、このことは例えば、図
３のＡＮＤゲート２１５をＮＡＮＤゲート２５０で置き換え、ＯＲゲート２６０
をＮＯＲゲート２８０で置き換えることによって実施することができる。

【００２９】反転正パルス抑制回路４０３は、反転正グリッチ（すなわち負グリッチ）のな
い反転信号をｐチャネル・トランジスタ４０５のゲートに出力する。上記で論じ
たように、ｐチャネル・トランジスタ４０５のゲートでの反転負グリッチ（すな
わち正グリッチ）は、誤データをデータ出力端子４０９に能動的に駆動しない。
同様に、反転負パルス抑制回路４０４は、反転負グリッチ（すなわち正グリッチ
）のない反転信号をｎチャネル・トランジスタ４０６のゲートに出力する。上記
で論じたように、ｎチャネル・トランジスタ４０６のゲートでの反転正グリッチ
（すなわち負グリッチ）は、誤データをデータ出力端子４０９に能動的に駆動し
ない。

【００３０】図５は本発明のさらに別の例示的実施形態の概略図である。この実施形態は図
２の基本インバータ実施形態と同様であるが、イネーブル・トランジスタ５１２
および５１３をさらに含む。このタイプのクロックド・インバータは、例えばフ
リップ・フロップで使用することができる。データ入力信号は、入力端子５０２
から回路に進入し、負パルス抑制回路５０３および正パルス抑制回路５０４によ
って同時に処理される。結果として得られる信号は、それぞれｐチャネル・トラ
ンジスタ５０５およびｎチャネル・トランジスタ５０６のゲート端子に送られる
。

【００３１】この例示的実施形態では、クロック信号５１１およびクロック・バー信号５１
０が活動化されるまで、入力信号をデータ出力端子５０９に駆動することができ
ない。クロック信号５１１が低であり、クロック・バー信号５１０が高であると
き、データ出力端子５０９はトライステート化される。クロック信号５１１が高
であり、クロック・バー信号５１０が低であるとき、データ入力信号が反転され
、データ出力端子５０９に駆動される。

【００３２】負パルス抑制回路（図示せず）をクロック・バー信号５１０とｐチャネル・ト
ランジスタ５１２のゲートの間に設けることができることも企図される。正パル
ス抑制回路（図示せず）をクロック信号５１１とｎチャネル・トランジスタ５１
３のゲートの間に設けることができることも企図される。最後に、望まれるなら
、負パルス抑制回路５０３と正パルス抑制回路５０４の一方または両方を除去で
きることも企図される。

【００３３】図６は、本発明を組み込む例示的ＮＡＮＤゲートの概略図である。このＮＡＮ
Ｄゲートを一般的に６０１として示す。第１データ入力信号は端子６０２に進入
し、負パルス抑制回路６０３および正パルス抑制回路６０４に同時に送られる。
負パルス抑制回路６０３は、負グリッチが除去された信号をｐチャネル・トラン
ジスタ６０５のゲートに供給する。正パルス抑制回路６０４は、正グリッチが除
去された信号をｎチャネル・トランジスタ６０６のゲートに供給する。第２デー
タ入力信号は端子６１０に進入し、負パルス抑制回路６１４および正パルス抑制
回路６１５に同時に送られる。負パルス抑制回路６１４は、負グリッチが除去さ
れた信号をｐチャネル・トランジスタ６１２のゲートに供給する。正パルス抑制
回路６１５は、正グリッチが除去された信号をｎチャネル・トランジスタ６１３
のゲートに供給する。

【００３４】図６のＮＡＮＤゲートは、非反転パルス抑制回路を用いて示されている。しか
し、反転パルス抑制回路を用いてＮＡＮＤゲートを実装できることも企図される
。反転パルス抑制回路を用いてＮＡＮＤゲートを実装する場合、図４に示すパル
ス抑制回路４０３および４０４と同様に、負パルス抑制回路６０３および６１４
は、反転正パルス抑制回路で置き換えることができ、正パルス抑制回路６０４お
よび６１５は、反転負パルス抑制回路で置き換えることができる。パルス抑制回
路を所望の入力にだけ設けることができることも企図される。

【００３５】図７は、本発明を組み込む例示的パス・ゲートの概略図である。この例示的パ
ス・ゲートを７０１で一般的に示す。この例示的パス・ゲートは、クロック信号
７０４およびクロック・バー信号７０５を含む２つの相補的クロック信号によっ
て制御される。クロック信号７０４は、正パルス抑制回路７０８を介してｎチャ
ネル・トランジスタ７０６のゲートに供給される。同様に、クロック・バー信号
７０５は、負パルス抑制回路７０９を介してｐチャネル・トランジスタ７０７の
ゲートに供給される。

【００３６】データ入力信号は、パス・ゲートの端子７０２に供給され、クロック信号７０
４が高であり、クロック・バー信号７０５が低である場合、データ出力端子７０
３まで通過する。通常の動作中は、クロック信号７０４の立上りとクロック・バ
ー信号７０５の立下りにより、トランジスタ７０６と７０７はどちらもオンにさ
れる。この条件が保持されるとき、データ信号７０２は、トランジスタ７０６お
よび７０７を介して出力端子７０３まで通過する。クロック信号７０４上の負グ
リッチまたはクロック・バー信号上の正グリッチは、それぞれｎチャネル・トラ
ンジスタ７０６またはｐチャネル・トランジスタ７０７を単に一時的にオフにす
ることになる。しかし、出力端子７０３上のキャパシタンスと、他方のパス・ト
ランジスタを介する駆動のために、出力端子７０３での電圧は比較的一定のまま
となることになる。

【００３７】クロック信号７０４が低であり、クロック・バー信号７０５が高である場合、
ｎチャネル・トランジスタ７０６とｐチャネル・トランジスタ７０７はどちらも
オフとなる。ｎチャネル・トランジスタ７０６とｐチャネル・トランジスタ７０
７の一方または両方をオンにする場合、データ入力端子７０２上のデータ状態は
データ出力端子７０３に能動的に駆動されることになる。このため、クロック信
号７０４上のすべての正グリッチは正パルス抑制回路７０８によって除去され、
クロック・バー信号７０５上のすべての負グリッチは負パルス抑制回路７０９に
よって除去される。

【００３８】負パルス抑制回路７０９および正パルス抑制回路７０８を、それぞれ反転正パ
ルス抑制回路および反転負パルス抑制回路で置き換えることができることも企図
される。この実施形態では、クロック・バー信号７０５を反転負パルス抑制回路
に供給し、クロック信号７０４を反転正パルス抑制回路に供給して、同じ機能を
保持することができる。

【００３９】インバータ、バッファ、トライステータブル・インバータ、ＮＡＮＤゲート、
およびパス・ゲートを本明細書で明示的に図示し、説明したが、本発明はどんな
タイプの論理ゲートまたは記憶素子にも適用することができる。

【００４０】したがって、本発明の好ましい実施形態を説明したが、本明細書に添付の特許
請求の範囲内で、本明細書で得られる教示をさらに別の実施形態に適用できるこ
とを当業者は容易に理解されよう。

【図面の簡単な説明】

【図１】本発明の第１の例示的実施形態の概略図である。

【図２】本発明の例示的パルス抑制回路の概略図である。

【図３】図２のパルス抑制回路と共に使用するための例示的論理機能を示す図である。

【図４】本発明の別の例示的実施形態の概略図である。

【図５】本発明のさらに別の例示的実施形態の概略図である。

【図６】本発明を組み込む例示的ＮＡＮＤゲートの概略図である。

【図７】本発明を組み込む例示的パス・ゲートの概略図である。

Claims

【特許請求の範囲】

【請求項１】入力を有するデジタル回路であって、ゲートを有するｐチャネル・トランジスタと、論理回路の入力と前記ｐチャネル・トランジスタのゲートの間に結合されたグ
リッチ除去手段であって、前記ｐチャネル・トランジスタのゲートでの負グリッ
チを防止すると共に、前記ｐチャネル・トランジスタのゲートでの正グリッチを
防止しないグリッチ除去手段とを備えるデジタル回路。
【請求項２】グリッチ除去手段が非反転性である請求項１に記載のデジタ
ル回路。
【請求項３】グリッチ除去手段が入力端子および出力端子を有し、グリッ
チ除去手段が、第１入力端子、第２入力端子、および出力端子を有するＯＲゲートであって、
ＯＲゲートの第１入力端子がグリッチ除去手段の入力端子に結合され、ＯＲゲー
トの出力端子がグリッチ除去手段の出力端子に結合されるＯＲゲートと、入力端子および出力端子を有する慣性遅延回路であって、慣性遅延回路の入力
端子がグリッチ除去手段の入力端子に結合され、慣性遅延回路の出力端子がＯＲ
ゲートの第２入力端子に結合される慣性遅延回路とをさらに備える請求項２に記
載のデジタル回路。
【請求項４】グリッチ除去手段が反転性である請求項１に記載のデジタル
回路。
【請求項５】グリッチ除去手段が入力端子および出力端子を有し、グリッ
チ除去手段が、第１入力端子、第２入力端子、および出力端子を有するＮＡＮＤゲートであっ
て、ＮＡＮＤゲートの第１入力端子がグリッチ除去手段の入力端子に結合され、
ＮＡＮＤゲートの出力端子がグリッチ除去手段の出力端子に結合されるＮＡＮＤ
ゲートと、入力端子および出力端子を有する慣性遅延回路であって、慣性遅延回路の入力
端子がグリッチ除去手段の入力端子に結合され、慣性遅延回路の出力端子がＮＡ
ＮＤゲートの第２入力端子に結合される慣性遅延回路とをさらに備える請求項４
に記載のデジタル回路。
【請求項６】入力を有するデジタル回路であって、ゲートを有するｎチャネル・トランジスタと、論理回路の入力と前記ｎチャネル・トランジスタのゲートの間に結合されたグ
リッチ除去手段であって、前記ｎチャネル・トランジスタのゲートでの正グリッ
チを防止すると共に、前記ｎチャネル・トランジスタのゲートでの負グリッチを
防止しないグリッチ除去手段とを備えるデジタル回路。
【請求項７】グリッチ除去手段が非反転性である請求項６に記載のデジタ
ル回路。
【請求項８】グリッチ除去手段が入力端子および出力端子を有し、グリッ
チ除去手段が、第１入力端子、第２入力端子、および出力端子を有するＡＮＤゲートであって
、ＡＮＤゲートの第１入力端子がグリッチ除去手段の入力端子に結合され、ＡＮ
Ｄゲートの出力端子がグリッチ除去手段の出力端子に結合されるＡＮＤゲートと
、入力端子および出力端子を有する慣性遅延回路であって、慣性遅延回路の入力
端子がグリッチ除去手段の入力端子に結合され、慣性遅延回路の出力端子がＡＮ
Ｄゲートの第２入力端子に結合される慣性遅延回路とをさらに備える請求項７に
記載のデジタル回路。
【請求項９】グリッチ除去手段が反転性である請求項６に記載のデジタル
回路。
【請求項１０】グリッチ除去手段が入力端子および出力端子を有し、グリ
ッチ除去手段が、第１入力端子、第２入力端子、および出力端子を有するＮＯＲゲートであって
、ＮＯＲゲートの第１入力端子がグリッチ除去手段の入力端子に結合され、ＮＯ
Ｒゲートの出力端子がグリッチ除去手段の出力端子に結合されるＮＯＲゲートと
、入力端子および出力端子を有する慣性遅延回路であって、慣性遅延回路の入力
端子がグリッチ除去手段の入力端子に結合され、慣性遅延回路の出力端子がＮＯ
Ｒゲートの第２入力端子に結合される慣性遅延回路とをさらに備える請求項９に
記載のデジタル回路。
【請求項１１】入力を有するデジタル回路であって、論理回路が、ｐチャネル・トランジスタと、ｎチャネル・トランジスタと、前記ｐチャネル・トランジスタと前記入力との間に接続された第１グリッチ除
去手段であって、前記ｐチャネル・トランジスタのゲートで負グリッチを防止す
る第１グリッチ除去手段と、前記ｎチャネル・トランジスタと前記入力との間に接続された第２グリッチ除
去手段であって、前記ｎチャネル・トランジスタのゲートで正グリッチを防止す
る第２グリッチ除去手段とを備えるデジタル回路。
【請求項１２】ｐチャネル・トランジスタが、ソース、ドレイン、および
ゲートを有し、第１グリッチ除去手段が、ｐチャネル・トランジスタのゲートと
入力との間に接続される請求項１１に記載のデジタル回路。
【請求項１３】ｎチャネル・トランジスタが、ソース、ドレイン、および
ゲートを有し、第２グリッチ除去手段が、ｎチャネル・トランジスタのゲートと
入力との間に接続される請求項１１に記載のデジタル回路。
【請求項１４】第１グリッチ除去手段が非反転性である請求項１１に記載
のデジタル回路。
【請求項１５】第１グリッチ除去手段が入力端子および出力端子を有し、
かつ、第１入力端子、第２入力端子、および出力端子を有するＯＲゲートであって、
ＯＲゲートの第１入力端子が第１グリッチ除去手段の入力端子に結合され、ＯＲ
ゲートの出力端子が第１グリッチ除去手段の出力端子に結合されるＯＲゲートと
、入力端子および出力端子を有する慣性遅延回路であって、慣性遅延回路の入力
端子が第１グリッチ除去手段の入力端子に結合され、慣性遅延回路の出力端子が
ＯＲゲートの第２入力端子に結合される慣性遅延回路とをさらに備える請求項１
４に記載のデジタル回路。
【請求項１６】第１グリッチ除去手段が反転性である請求項１１に記載の
デジタル回路。
【請求項１７】第１グリッチ除去手段が入力端子および出力端子を有し、
かつ、第１入力端子、第２入力端子、および出力端子を有するＮＡＮＤゲートであっ
て、ＮＡＮＤゲートの第１入力端子が第１グリッチ除去手段の入力端子に結合さ
れ、ＮＡＮＤゲートの出力端子が第１グリッチ除去手段の出力端子に結合される
ＮＡＮＤゲートと、入力端子および出力端子を有する慣性遅延回路であって、慣性遅延回路の入力
端子が第１グリッチ除去手段の入力端子に結合され、慣性遅延回路の出力端子が
ＮＡＮＤゲートの第２入力端子に結合される慣性遅延回路とをさらに備える請求
項１６に記載のデジタル回路。
【請求項１８】第２グリッチ除去手段が非反転性である請求項１１に記載
のデジタル回路。
【請求項１９】第２グリッチ除去手段が入力端子および出力端子を有し、
かつ、第１入力端子、第２入力端子、および出力端子を有するＡＮＤゲートであって
、ＡＮＤゲートの第１入力端子が第２グリッチ除去手段の入力端子に結合され、
ＡＮＤゲートの出力端子が第２グリッチ除去手段の出力端子に結合されるＡＮＤ
ゲートと、入力端子および出力端子を有する慣性遅延回路であって、慣性遅延回路の入力
端子が第２グリッチ除去手段の入力端子に結合され、慣性遅延回路の出力端子が
ＡＮＤゲートの第２入力端子に結合される慣性遅延回路とをさらに備える請求項
１８に記載のデジタル回路。
【請求項２０】第２グリッチ除去手段が反転性である請求項１１に記載の
デジタル回路。
【請求項２１】第２グリッチ除去手段が入力端子および出力端子を有し、
かつ、第１入力端子、第２入力端子、および出力端子を有するＮＯＲゲートであって
、ＮＯＲゲートの第１入力端子が第２グリッチ除去手段の入力端子に結合され、
ＮＯＲゲートの出力端子が第２グリッチ除去手段の出力端子に結合されるＮＯＲ
ゲートと、入力端子および出力端子を有する慣性遅延回路であって、慣性遅延回路の入力
端子が第２グリッチ除去手段の入力端子に結合され、慣性遅延回路の出力端子が
ＮＯＲゲートの第２入力端子に結合される慣性遅延回路とをさらに備える請求項
２０に記載のデジタル回路。
【請求項２２】論理回路が反転機能を実行する請求項１１に記載のデジタ
ル回路。
【請求項２３】論理回路がＡＮＤ機能またはＮＡＮＤ機能を実行する請求
項１１に記載のデジタル回路。
【請求項２４】論理回路がＯＲ機能またはＮＯＲ機能を実行する請求項１
１に記載のデジタル回路。
【請求項２５】論理回路が記憶機能を実行する請求項１１に記載のデジタ
ル回路。
【請求項２６】論理回路がラッチである請求項１１に記載のデジタル回路
。
【請求項２７】論理回路がレジスタである請求項１１に記載のデジタル回
路。
【請求項２８】第１入力および第２入力を有するデジタル回路であって、
論理回路が、ｐチャネル・トランジスタと、ｎチャネル・トランジスタと、前記ｐチャネル・トランジスタと前記第１入力との間に接続された第１グリッ
チ除去手段であって、前記ｐチャネル・トランジスタのゲートで負グリッチを防
止する第１グリッチ除去手段と、前記ｎチャネル・トランジスタと前記第２入力との間に接続された第２グリッ
チ除去手段であって、前記ｎチャネル・トランジスタのゲートで正グリッチを防
止する第２グリッチ除去手段とを備えるデジタル回路。
【請求項２９】ｐチャネル・トランジスタのゲートでグリッチを除去する
方法であって、前記ｐチャネル・トランジスタのゲートに信号を供給するステップであって、
前記信号が１つまたは複数のグリッチを有するステップと、前記ｐチャネル・トランジスタのゲートでの負グリッチを防止すると共に、前
記ｐチャネル・トランジスタのゲートでの正グリッチを許可するステップとを含
む方法。
【請求項３０】ｎチャネル・トランジスタのゲートでのグリッチを除去す
る方法であって、前記ｎチャネル・トランジスタのゲートに信号を供給するステップであって、
前記信号が１つまたは複数のグリッチを有するステップと、前記ｎチャネル・トランジスタのゲートでの負グリッチを防止すると共に、前
記ｎチャネル・トランジスタのゲートでの正グリッチを許可するステップとを含
む方法。
【請求項３１】論理回路からグリッチを除去する方法であって、論理回路
がｐチャネル・トランジスタおよびｎチャネル・トランジスタを有し、前記ｐチャネル・トランジスタのゲートでの負グリッチを防止すると共に、前
記ｐチャネル・トランジスタのゲートでの正グリッチを許可するステップと、前記ｎチャネル・トランジスタのゲートでの正グリッチを防止すると共に、前
記ｎチャネル・トランジスタのゲートでの負グリッチを許可するステップとを含
む方法。
【請求項３２】入力および出力を有するバッファであって、ゲート、ソース、およびドレインを有するｐチャネル・トランジスタと、ゲート、ソース、およびドレインを有するｎチャネル・トランジスタであって
、前記ｎチャネル・トランジスタのドレインが前記ｐチャネル・トランジスタの
ドレインに結合されるｎチャネル・トランジスタと、前記バッファの入力と前記ｐチャネル・トランジスタのゲートとの間に結合さ
れた負遷移遅延手段であって、第１の所定の時間だけ入力の負遷移を遅延し、第
２の所定の時間だけ入力の正遷移を遅延し、前記第１の所定の時間が前記第２の
所定の時間よりも長い負遷移遅延手段と、前記バッファの入力と前記ｎチャネル・トランジスタのゲートとの間に結合さ
れた正遷移遅延手段であって、第３の所定の時間だけ入力の正遷移を遅延し、第
４の所定の時間だけ入力の負遷移を遅延し、前記第３の所定の時間が前記第４の
所定の時間よりも長い正遷移遅延手段とを備えるバッファ。
【請求項３３】第１の所定の時間が第４の所定の時間よりも長い請求項３
２に記載のバッファ。
【請求項３４】第３の所定の時間が第２の所定の時間よりも長い請求項３
３に記載のバッファ。
【請求項３５】ｎチャネル・トランジスタおよびｐチャネル・トランジス
タを有するバッファ内のクローバー電流を低減し、またはなくする方法であって
、正遷移および負遷移を有する入力信号を供給するステップと、前記入力信号の負遷移が前記ｐチャネル・トランジスタのゲートに到達するこ
とを第１の所定の時間だけ遅延すると共に、前記入力信号の正遷移が前記ｐチャ
ネル・トランジスタのゲートに到達することを第２の所定の時間だけ遅延するス
テップであって、前記第１の所定の時間が前記第２の所定の時間よりも長いステ
ップと、前記入力信号の正遷移が前記ｎチャネル・トランジスタのゲートに到達するこ
とを第３の所定の時間だけ遅延すると共に、前記入力信号の負遷移が前記ｎチャ
ネル・トランジスタのゲートに到達することを第４の所定の時間だけ遅延するス
テップであって、前記第３の所定の時間が前記第４の所定の時間よりも長いステ
ップとを含む方法。
【請求項３６】第１の所定の時間が第４の所定の時間よりも長い請求項３
５に記載のバッファ。
【請求項３７】第３の所定の時間が第２の所定の時間よりも長い請求項３
６に記載のバッファ。