KR100281108B1 - 노이즈제거장치 - Google Patents

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KR100281108B1 KR1019970074391A KR19970074391A KR100281108B1 KR 100281108 B1 KR100281108 B1 KR 100281108B1 KR 1019970074391 A KR1019970074391 A KR 1019970074391A KR 19970074391 A KR19970074391 A KR 19970074391A KR 100281108 B1 KR100281108 B1 KR 100281108B1
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Abstract

본 발명은 노이즈 제거장치에 관한 것으로, 특히 딜레이 회로를 이용하여 하이에서 로우로 변하거나 로우에서 하이로 변하는 입력신호에 관계없이 입력신호에 포함되어 있는 잡음(Noise)을 확실하게 제거할 수 있는 노이즈 제거장치에 관한 것으로, 입력신호의 펄스 폭을 기준펄스 폭과 비교하여 기준펄스 폭 보다 작은 펄스 폭을 갖는 파형에 대해서는 기준펄스 폭으로 고정시키고, 기준펄스 폭 보다 큰 펄스 폭을 갖는 파형에 대해서는 유효한 신호로 인식하는 출력하는 노이즈 검출부와, 상기 노이즈 검출부의 출력값이 기준펄스 폭보다 적은 경우에는 노이즈로 인식하여 제거하고 상기 노이즈 검출부의 출력값이 기준펄스 폭 보다 큰 경우는 유효신호로 판단하여 그 상태로 출력하는 노이즈 제거부를 포함하여 구성된 것이다.

Description

노이즈 제거장치{Apparatus for excluding a noise signal}
본 발명은 노이즈 제거장치에 관한 것으로, 특히 딜레이 회로를 이용하여 하이에서 로우로 변하거나 로우에서 하이로 변하는 입력신호에 관계없이 입력신호에 포함되어 있는 잡음(Noise)을 확실하게 제거할 수 있는 노이즈 제거장치에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 노이즈 제거장치에 대하여 설명하면 다음과 같다.
도 1은 종래의 노이즈 제거장치를 나타낸 회로도이고, 도 2는 도 1의 타이밍도이다.
도 1에 도시한 바와 같이, 노이즈 제거장치는 입력신호(IN)에 노이즈가 발생시 노이즈를 일정시간 지연시키는 딜레이부(1)와, 상기 입력신호(IN)와 상기 딜레이부의 출력신호(N1)를 논리곱 연산하여 반전하는 NAND 게이트(NAND)로 이루어져 있다.
이때, 상기 딜레이부(1)는 입력신호(IN)에 포함된 노이즈를 일정시간 지연시키는 제 1, 제 2, 제 3, 제 4 인버터(I1)(I2)(I3)(I4)로 구성된다.
여기서, 종래의 노이즈 제거장치의 동작에 대하여 설명하면 다음과 같다.
도 2에 도시한 바와 같이, 노이즈 제거장치는 입력신호(IN)를 상기 딜레이부(1)의 제 1, 제 2, 제 3, 제 4 인버터(I1)(I2)(I3)(I4)를 통해 일정시간 지연 시켜 출력시킨다. 이 때 상기 입력신호의 일정 구간에 노이즈가 포함되어 있다면 그 노이즈 신호도 일정시간 지연되어 출력된다. 그리고 상기 NAND 게이트(NAND)에서는 상기 딜레이부(1)에서 출력되는 신호(N1)와 입력신호를 논리 곱 연산하고 반전하여 출력한다. 따라서 입력신호에 노이즈가 포함되어 있다하더라도 일정 시간 지연시키고 지연된 신호와 입력신호를 논리 곱 연산하고 반전하여 출력하므로 노이즈가 제거된 신호만 출력된다.
그러나 상기와 같은 종래의 노이즈 제거장치에 있어서는 다음과 같은 문제점이 있었다.
노이즈가 입력신호에 하이(High)신호 상태로 포함되는 경우에는 노이즈가 제거되지만 로우신호 상태로 입력신호에 포함된 경우에는 완전한 노이즈 제거가 이루어지지 않는다.
또한, 딜레이부의 딜레이 타임이 노이즈 구간 보다 길 경우에는 노이즈가 제거되지만 노이즈 구간 보다 딜레이 타임이 짧을 경우에는 노이즈가 제거되지 않는 등, 단순히 인버터로 구성된 딜레이부는 순수한 TR 딜레이 이상의 노이즈에 대해서는 노이즈 제거가 힘들다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 입력신호에 어떠한 형태로든 노이즈가 포함되어 있으면 이를 제거하여 완전한 신호를 얻는데 적당한 노이즈 제거장치를 제공하는데 그 목적이 있다.
도 1은 종래의 노이즈 제거장치를 나타낸 회로도
도 2는 도 1의 타이밍도
도 3은 본 발명의 노이즈 제거장치를 나타낸 회로도
도 4a와 도 4d는 도 3의 노이즈 검출부의 타이밍도
도 5a와 도 5d는 도 3의 노이즈 제거부의 타이밍도
도면의 주요부분에 대한 부호의 설명
30 : 노이즈 검출부 31 : 제 1 딜레이부
32 : 토글 플립플롭 33 : 프리-셋 회로부
34 : 선택 스위치부 35 : 초기 상태 회로부
40 : 노이즈 제거부 41 : 제 2 딜레이부
42 : 제 3 딜레이부 43 : 제 4 딜레이부
44 : 출력부 XOR1, XOR2 : 익스크루시부 OR 게이트
ND1 : NAND 게이트 NOR1 : NOR 게이트
I1 : 인버터
상기와 같은 목적을 달성하기 위한 본 발명의 노이즈 제거장치는 입력신호의 펄스 폭을 기준펄스 폭과 비교하여 기준펄스 폭 보다 작은 펄스 폭을 갖는 파형에 대해서는 기준펄스 폭으로 고정시키고, 기준펄스 폭 보다 큰 펄스 폭을 갖는 파형에 대해서는 유효한 신호로 인식하는 출력하는 노이즈 검출부와, 상기 노이즈 검출부의 출력값이 기준펄스 폭보다 적은 경우에는 노이즈로 인식하여 제거하고 상기 노이즈 검출부의 출력값이 기준펄스 폭 보다 큰 경우는 유효신호로 판단하여 그 상태로 출력하는 노이즈 제거부를 포함하여 구성됨에 그 특징이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 노이즈 제거장치를 보다 상세히 설명하면 다음과 같다.
도 3은 본 발명의 노이즈 제거장치를 나타낸 회로도이다.
도 3에 도시한 바와 같이, 본 발명의 노이즈 제거장치는 일정 펄스 폭(tnS)을 갖는 신호를 기준펄스로 하여 입력신호의 펄스 폭이 기준펄스 폭(tnS) 보다 작은 경우와 입력신호의 펄스 폭이 기준 펄스 폭(tnS) 보다 큰 경우로 구분하여 노이즈를 검출하는 노이즈 검출부(30)와, 상기 노이즈 검출부(30)의 출력값(A)을 비교 판단하여 상기 노이즈 검출부의 출력값이 기준펄스 폭 보다 적은 경우는 노이즈로 인식하여 제거하고 노이즈 검출부의 출력값이 기준펄스 폭 보다 큰 경우에는 유효신호로 인식하여 그 상태로 출력하는 노이즈 제거부(40)로 구성된다.
여기서, 상기 노이즈 검출부(30) 및 노이즈 제거부(40)를 상세히 설명하면 다음과 같다.
먼저, 상기 노이즈 검출부(30)는 입력신호(IN)를 기준펄스 폭 만큼 지연시켜 출력하는 제 1 딜레이부(31)와, 상기 제 1 딜레이부(31)의 출력신호(N1)와 입력신호(IN)를 배타 논리 합 연산하여 상기 제 1 딜레이부(31)의 출력신호와 입력신호가 서로 다른 값을 가질 때 "하이"를 출력하는 제 1 익스크루시브 OR 게이트(XOR1) 와, 상기 제 1 익스크루시브 OR 게이트(XOR1)의 출력신호를 토글(toggle)시키는 토글 플립/플롭(32)과, 상기 제 1 딜레이부(31)의 출력신호에 따라 상기 제 1 딜레이부(31)의 출력신호(N1)의 시작이 "하이"이면 "하이"를 출력하고 "로우"이면 "로우"를 출력하는 프리-셋(pre-set) 회로부(33)와, 상기 토글 플립/플롭(32)의 출력신호(N3)를 반전시켜 출력하는 제 1 인버터(I1)와, 제 1 NMOS 트랜지스터(NM1)와 제 1 PMOS 트랜지스터(PM1)로 이루어져 상기 프리-셋 회로부(33)의 출력신호(N5)에 동기되어 상기 제 1 인버트(I1)의 출력신호(N4) 또는 상기 토글 플립/플롭(32)의 출력신호를(N3) 선택적으로 출력하는 선택 스위치부(34)와, 제 2, 제 3 NMOS 트랜지스터(NM3)(NM4)로 이루어져 상기 선택 스위치부(34)에서 출력되는 제 1 인버터의 출력 또는 상기 토글 플립/플롭(32)의 출력 신호를 초기화 시키는 초기 상태 회로부(35)와, 상기 선택 스위치부(34)에서 출력되는 상기 제 1 인버터(I1)의 출력신호와 상기 토글 플립/플롭(32)의 출력을 배타 논리 합 연산하여 노이즈 검출값을 출력하는 제 2 익스크루시브 OR게이트(XOR2)로 구성된다.
이때, 상기 제 1 딜레이부(31)는 상승 에지(rising edge) 및 하강 에지(falling edge)를 기준펄스 폭 만큼("t"nS) 지연시키고 상기 선택 스위치부(34)는 상기 프리-셋 회로부(33)의 출력신호에 따라 상기 제 1 인버터(I1)의 출력을 스위칭하는 NMOS 트랜지스터(NM1)와, 상기 프리-셋 회로부(33)의 출력신호에 따라 상기 토글 플립/프롭(32)의 신호를 스위칭하는 PMOS 트랜지스터(PM1)로 구성된다.
그리고 상기 노이즈 제거부(40)는 상기 노이즈 검출부(30)의 출력값(A)을 상기 기준펄스 폭 만큼 지연시켜 출력하는 제 2 딜레이부(41)와, 상기 제 2 딜레이부(41)의 출력값(N8)과 상기 노이즈 검출부(30)의 출력값(A)을 논리 곱 연산하고 반전하여 출력하는 NAND 게이트(ND1)와, 상기 제 2 딜레이부(41)의 출력값(N8)과 상기 노이즈 검출부(30)의 출력값(A)을 논리 합 연산하여 반전 출력하는 제 1 NOR 게이트(NR1)와, 상기 NAND 게이트(ND1)의 출력값(N9)을 일정시간 지연시키는 제 3 딜레이부(42)와, 상기 제 1 NOR 게이트(NR1)의 출력값(N10)를 일정시간 지연시키는 제 4 딜레이부(43)와, 상기 제 3, 제 4 딜레이부(42)(43)에 동기되어 하이 또는 로우 신호를 출력하는 출력부(44)로 구성된다.
이때, 상기 제 2 딜레이부(41)는 상승 에지와 하강 에지를 각각 상기 기준펄스 폭 만큼 지연시키고, 제 3 딜레이부(42)는 상승 에지만 상기 기준펄스 폭("t"nS) 만큼 지연시키며, 제 4 딜레이부(43)는 하강 에지만 기준펄스 폭("t"nS) 만큼 지연시킨다. 그리고 상기 출력부(44)는 상기 제 3 딜레이부(42)의 출력신호에 의해 하이신호를 출력하는 제 2 PMOS 트랜지스터(PM2)와, 상기 제 4 딜레이부(43)의 출력신호에 의해 로우신호를 출력하는 제 4 NMOS 트랜지스터(NM4) 등으로 구성된다.
상기와 같이 구성된 본 발명의 노이즈 제거장치의 동작을 설명하면 다음과 같다.
도 4a 내지 도 4d 는 도 3의 노이즈 검출부의 타이밍도이고, 도 5a 내지 도 5d는 도 3의 노이즈 제거부의 타이밍도이다.
먼저, 본 발명은 도 4a 내지 도 4d와 같이 입력신호(IN) 파형이 로우에서 하이로 변할 때와 하이에서 로우로 변할 때 각각의 경우, 펄스 폭이 기준 펄스 폭 보다 큰 경우와 적은 경우로 구분하여 노이즈를 검출한다.
즉, 도 4a에 도시한 바와 같이, 입력신호(IN) 파형이 로우에서 하이로 변환할 때 입력신호의 펄스 폭(t1)이 기준펄스 폭(t) 보다 적은 경우 이 신호를 입력신호(IN)에 있어 노이즈로 인식하여 기준펄스 폭(t)을 도 3의 노이즈 검출부(30)의 출력값(A)으로 한다.
이를 좀더 자세히 설명하면, 입력신호(IN)를 제 1 딜레이(31)에서 일정 시간 상승 에지와 하강 에지를 지연시켜 출력하고 제 1 익스크르시부 OR 게이트(XOR1)에서 상기 입력신호와 상기 제 1 딜레이부(31)의 출력신호를 배타 논리 합 연산하여 출력(N2)한다. 그리고, 상기 제 1 익스크르시부 OR 게이트(XOR1)의 출력신호를 토글 플립/플롭(32)이 토글시키고(N3), 이를 인버터(NM1)가 반전시킨다(N4). 이 때 프리-셋 회로부(33)는 상기 제 1 딜레이부(31)가 로우에서 시작되었으므로 로우신호를 출력하고(N5), 트랜스퍼 게이트 스위치부(34)의 제 1 PMOS 트랜지스터(PM1)는 온되고, 제 1 NMOS 트랜지스터(NM1)는 오프되어 각각 신호(N6, N7)를 출력한다. 따라서, 최종적으로 제 2 익스크르시부 OR 게이트(XOR2)는 노이즈 검출신호(A)를 출력한다.
또한, 도 4b에 도시한 바와 같이, 입력신호(IN) 파형이 로우에서 하이로 변환할 때 입력신호 펄스 폭(t1)이 기준펄스 폭(t) 보다 큰 경우 이 신호를 입력신호(IN)에 있어 유효한 신호로 인식하여 도 3의 노이즈 검출부(30)의 출력값(A)을 입력신호(IN)의 펄스 폭(t1)으로 한다.
이와 같은 방법에서도 각 부의 출력은 상기에서 설명한 바와 같다.
그리고 도 4c에 도시한 바와 같이, 입력신호(IN) 파형이 하이에서 로우로 변환할 때 입력신호 펄스 폭(t2)이 기준펄스 폭(t) 보다 작은 경우 이 신호를 입력신호(IN)에 있어 노이즈로 인식하여 기준펄스 폭(t)을 도 3의 노이즈 검출부(30)의 출력값(A)으로 한다.
도 4d에 도시한 바와 같이, 입력신호(IN) 파형이 하이에서 로우로 변환할 때 입력신호 펄스 폭(t2)이 기준펄스 폭(t) 보다 큰 경우 이 신호를 입력신호(IN)에 있어 유효한 신호로 인식하여 도 3의 노이즈 검출부(30)의 출력값(A)을 입력신호(IN)의 펄스 폭(t)으로 한다.
이와 같이 입력신호에서 노이즈를 검출하면, 도 3의 제거부와 도 5a 내지 도 5d와 같이 노이즈와 유효한 신호로 구분하여 노이즈만 제거한다.
즉, 도 5a에 도시한 바와 같이, 입력신호 파형이 로우에서 하이로 변환할 때 입력신호의 펄스 폭(t1)이 기준펄스 폭(t) 보다 작은 경우에 있어서는 상기 노이즈 검출부(30)의 출력값(A)은 기준펄스 폭(t)으로 출력하고, 상기 노이즈 제거부(40)의 제 2 딜레이부(41)에서는 상기 검출부(30)에서 출력된 값(A)을 상기 기준펄스 폭 "t"nS 만큼 지연시킨 후, 상기 제 2 딜레이부(41)의 출력값(N8)과 노이즈 검출부(30)의 출력값(A)을 제 1 NAND 게이트(ND1)를 통해 논리곱 연산하여 반전하면(N9) 그 출력값은 하이(High)가 되며 이를 제 3 딜레이부(42)가 지연시켜도 하이신호(N11)가 출력된다. 그리고 상기 제 2 딜레이부(41)의 출력값(N8)과 노이즈 검출부(30)의 출력값(A)을 제 1 NOR 게이트(NR1)를 통해 논리합하고 반전하면 로우 신호가 출력된다. 따라서 최종 출력은 노이즈를 제거하게 된다.
한편, 도 3의 노이즈 제거부와 도 5b에 도시한 바와 같이, 입력신호(IN)의 펄스 폭(t1)이 기준펄스 폭(t) 보다 큰 경우 입력신호(IN)의 펄스 폭(t1)을 유효한 신호로 인식하므로 노이즈 검출부(30)는 입력신호(IN)의 펄스 폭(t1)을 출력한다.
즉, 노이즈 검출부(30)의 출력값(A)이 기준펄스 폭(t) 보다 크고 제 2 딜레이부(41)에서는 기준펄스 폭(t) 만큼 지연시키므로 제 1 NAND 게이트(ND1)는 입력신호의 펄스 폭(t1)과 기준 펄스 폭(t)의 차(t1-t) 만큼의 폭을 갖는 펄스를 출력하고(N9) 제 3 딜레이부(42)에서 상승 에지를 t만큼 지연시켜 출력(N11)한다.
결국 원래의 입력신호에 있는 펄스를 출력하게 된다.
또한, 도 3의 노이즈 제거부와 도 5c에 도시한 바와같이, 입력신호(IN) 파형이 하이에서 로우로 변환할 때 입력신호(IN)의 펄스 폭(t1)이 기준펄스 폭(t) 보다 작은 경우에도 노이즈로 인식하여 노이즈를 제거한다.
즉, 노이즈 검출부(30)의 출력값(A)이 기준펄스 폭(t)과 같고, 제 2 딜레이부(41)에서 상기 기준 펄스 폭(t) 만큼 지연시켜 출력하므로 제 1 NOR 게이트(NOR1)의 출력(N10)은 로우신호가 되고 제 4 딜레이부(43)도 로우신호를 출력하므로 결국 t1을 노이즈로 인식하여 제거한다.
한편, 도 3의 노이즈 제거부와 도 5d에 도시한 바와 같이, 입력신호(IN) 파형이 하이에서 로우로 변할 때, 입력신호(IN)의 펄스 폭(t1)이 기준펄스 폭(t) 보다 큰 경우 t1을 유효한 신호로 인식하므로 노이즈 검출부(30)는 입력신호(IN)의 펄스 폭(t1)을 출력한다.
즉, 노이즈 검출부(30)의 출력값(A)이 기준펄스 폭(t) 보다 크게 출력되고 제 2 딜레이부(41)에서는 기준펄스 폭(t) 만큼 지연시키므로 제 1 NOR 게이트(NOR1)는 입력신호의 펄스 폭(t1)과 기준 펄스 폭(t)의 차(t1-t) 만큼의 폭을 갖는 펄스를 출력하고(N10) 제 4 딜레이부(43)에서 하강 에지를 t만큼 지연시켜 출력(N12)한다. 결국 원래의 입력신호에 있는 펄스를 출력하게 된다.
상기 도 3 도에서 출력단자에 연결된 커패시터(C)는 보다 더 깨끗한 출력신호를 얻기 위함이고, 노이즈 검출부(30)에서 노이즈를 결정하는 임계 펄스 폭 "t"는 딜레이 회로로 얻을 수 있으며 조절 가능하다.
이상에서 설명한 바와 같이 본 발명의 노이즈 제거장치에 있어서는 다음과 같은 효과가 있다.
입력신호중의 노이즈를 검출해서 제거함으로써 보다 더 깨끗한 신호를 얻을 수 있으므로 회로의 노이즈에 대한 면역성을 증가시킬 수 있다.
또한, 하이에서 로우 또는 로우에서 하이로 변환하는 입력신호 모두에서도 완전한 노이즈 제거를 할 수 있다.

Claims (3)

  1. 입력신호의 펄스 폭을 기준펄스 폭과 비교하여 기준펄스 폭 보다 작은 펄스 폭을 갖는 파형에 대해서는 기준펄스 폭으로 고정시키고, 기준펄스 폭 보다 큰 펄스 폭을 갖는 파형에 대해서는 유효한 신호로 인식하는 출력하는 노이즈 검출부와;
    상기 노이즈 검출부의 출력값이 기준펄스 폭보다 적은 경우에는 노이즈로 인식하여 제거하고 상기 노이즈 검출부의 출력값이 기준펄스 폭 보다 큰 경우는 유효신호로 판단하여 그 상태로 출력하는 노이즈 제거부를 포함하여 구성됨을 특징으로 하는 노이즈 제거 장치.
  2. 제 1 항에 있어서,
    상기 노이즈 검출부는 입력신호를 상기 기준펄스 폭 만큼 지연시켜 출력하는 제 1 딜레이부와;
    상기 제 1 딜레이부의 출력값과 입력신호를 배타 논리합하고 반전하여 출력하는 제 1 익스크루시부 OR 게이트와;
    상기 제 1 익스크루시부 OR 게이트의 출력을 토글시켜 출력하는 토글 플립플롭과;
    상기 토글 플립플롭의 출력신호를 반전 출력하는 제 1 인버터와;
    상기 제 1 딜레이부의 출력값에 동기되어 프리-셋 신호를 출력하는 프리-셋 회로부와;
    상기 프리-셋 회로부의 출력에 동기되어 상기 토글 플립플롭 출력값 또는 상기 제 1 인버터의 출력값 중 선택하여 출력하는 선택 스위칭부와;
    상기 트랜스퍼 게이트 스위치의 출력신호를 외부의 신호에 의해 초기화 시키는 초기 상태 회로부와;
    상기 선택 스위칭부의 출력신호를 배타 논리 합 연산하고 반전하여 출력하는 제 2 익스크루시부 OR 게이트로 구성됨을 특징으로 하는 노이즈 제거 장치.
  3. 제 1 항에 있어서,
    상기 노이즈 제거부는 상기 노이즈 검출부의 출력값을 상기 기준펄스 폭 만큼 지연시켜 출력하는 제 2 딜레이부와;
    상기 제 2 딜레이부의 출력값과 상기 노이즈 검출부의 출력값을 논리곱 연산하여 반전 출력하는 NAND 게이트와;
    상기 제 2 딜레이부의 출력값과 상기 노이즈 검출부의 출력값을 논리합 연산하여 반전 출력하는 NOR 게이트와;
    상기 NAND 게이트의 출력값을 일정시간 지연시키는 제 3 딜레이부와;
    상기 NOR 게이트의 출력값을 일정시간 지연시키는 제 4 딜레이부와;
    상기 제 3, 제 4 딜레이부의 출력신호에 의해 하이 또는 로우 신호를 출력하는 출력부를 포함하여 구성됨을 특징으로 하는 노이즈 제거 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6356101B1 (en) * 1999-12-28 2002-03-12 Honeywell International Inc. Glitch removal circuitry
TWI233261B (en) * 2004-02-20 2005-05-21 Via Tech Inc Short pulse rejection circuit
JP4894183B2 (ja) 2005-07-25 2012-03-14 三菱電機株式会社 ノイズ除去回路およびこれを用いたマトリックス表示装置、ならびに解像度弁別回路
KR101042751B1 (ko) * 2008-02-20 2011-06-20 삼성전자주식회사 무선 환경에서 거리를 측정하는 장치 및 방법
KR101978937B1 (ko) 2012-03-16 2019-05-15 주식회사 실리콘웍스 전원 잡음에 둔감한 표시장치용 소스 드라이버
KR102015517B1 (ko) * 2013-09-30 2019-08-28 에스케이하이닉스 주식회사 반도체 장치의 노이즈 제거 회로
JP6490316B1 (ja) * 2018-02-28 2019-03-27 三菱電機株式会社 出力判定回路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3863244A (en) * 1972-06-14 1975-01-28 Lichtblau G J Electronic security system having improved noise discrimination
JP2829135B2 (ja) * 1990-12-27 1998-11-25 株式会社東芝 半導体記憶装置
US5306963A (en) * 1992-06-19 1994-04-26 Intel Corporation Address transition detection noise filter in pulse summation circuit for nonvolatile semiconductor memory

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