JP6490316B1 - 出力判定回路 - Google Patents
出力判定回路 Download PDFInfo
- Publication number
- JP6490316B1 JP6490316B1 JP2018545251A JP2018545251A JP6490316B1 JP 6490316 B1 JP6490316 B1 JP 6490316B1 JP 2018545251 A JP2018545251 A JP 2018545251A JP 2018545251 A JP2018545251 A JP 2018545251A JP 6490316 B1 JP6490316 B1 JP 6490316B1
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- fpga
- signal
- fpgas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
- G06F11/1402—Saving, restoring, recovering or retrying
- G06F11/1415—Saving, restoring, recovering or retrying at system level
- G06F11/142—Reconfiguring to eliminate the error
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
- G06F11/183—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components
- G06F11/184—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components where the redundant components implement processing functionality
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Quality & Reliability (AREA)
- Logic Circuits (AREA)
- Hardware Redundancy (AREA)
Abstract
Description
FPGAはユーザによって内部論理が変更できるデバイスである。FPGAは、ASICと比較して製品単価は高いが、汎用のLSIであるため、LSIの開発費は発生しない。よって、FPGAは、少量多品種の生産に適している。
本発明は、FPGAがソフトエラーにより動作が変更になり正常な動作が行われない場合でも、他のFPGAが正常動作していることで、正常な信号を出力すること目的としている。
ハードウェアの結線により命令を実行するハードワイヤード方式により作成されており、論理情報により動作するFPGAの出力信号を決定する出力判定回路であって、
同一の動作を行う複数のFPGAの各々の出力が接続され、前記複数のFPGAの出力に対して多数決判定を行うことにより、前記複数のFPGAからの出力を前記出力信号として決定する多数決回路であって、論理演算素子のみで構成された多数決回路を備えた。
***構成の説明***
図1を用いて、本実施の形態に係る処理回路100について説明する。
本実施の形態に係る処理回路100は、複数のFPGAと、FPGAの出力信号9を決定する出力判定回路4とを備える。複数のFPGAは、FPGA1、FPGA2、およびFPGA3である。本実施の形態の処理回路100では、同一の動作を行うFPGAを3個使用して多数決判定を行う。本実施の形態では、FPGAを3個使用しているが、5個、7個、あるいは9個のように、FPGAの数が奇数個であればよい。
出力判定回路4は、ハードウェアの結線により命令を実行するハードワイヤード方式により作成されている。出力判定回路4はASICで実現することも可能であるが、ASICに限定しているものではなく、ハードウェア的に作成可能であればどのような作成方法で作成されていてもよい。
出力判定回路4は、FPGAの出力を出力信号9として決定するとともに、エラーを発生したFPGAを検出する回路である。出力判定回路4は、多数決回路5と再コンフィギュレーション回路6とを備える。
また、多数決回路5は、複数のFPGAのうちエラーが発生したFPGAを伝えるエラー信号ERRを出力する。すなわち、多数決回路5は、FPGAの出力を判定する回路である。
再コンフィギュレーション信号7は、再コンフィギュレーション回路6で生成される信号である。再コンフィギュレーション信号7は、FPGA1、FPGA2、またはFPGA3に出力され、FPGA1、FPGA2、またはFPGA3の再コンフィギュレーションを実施させる信号である。
出力信号9は、多数決回路5によりFPGAの出力として決定された出力信号である。OUT1はFPGA1の出力、OUT2はFPGA2の出力、そして、OUT3はFPGA3の出力である。多数決回路5には、各FPGAの出力OUT1,OUT2,OUT3が入力され、多数決による判定が行われる。そして、多数決回路5から、判定結果として出力信号9が出力される。また、エラーにより不一致となったFPGAがある場合には、多数決回路5から、エラーが発生したFPGAを伝えるエラー信号ERRが出力される。
例えば、FPGA1にエラーが発生した場合、多数決回路5はエラー信号ERRにより、FPGA1にエラーが発生したことを再コンフィギュレーション回路6に伝える。再コンフィギュレーション回路6は、エラーが発生したFPGA1に、再コンフィギュレーションを実施させる再コンフィギュレーション信号7を送信し、FPGA1に再コンフィギュレーションを実施させる。
図2を用いて、本実施の形態に係る出力判定回路4による出力判定処理S100について説明する。
ステップS101において、出力判定回路4は、入力信号8をFPGA1、FPGA2、および、FPGA3に入力する。
ステップS102において、多数決回路5が、各FPGAの出力OUT1,OUT2,OUT3を取得する。
ステップS103において、多数決回路5は、複数のFPGAの出力に対して多数決判定を行うことにより、複数のFPGAからの出力を出力信号9として決定する。
ステップS104において、エラーが発生したFPGAがあるか判定する。
エラーが発生したFPGAがある場合、ステップS105において、多数決回路5は、複数のFPGAのうちエラーが発生したFPGAを伝えるエラー信号ERRを出力する。
ステップS106において、再コンフィギュレーション回路6は、エラー信号ERRを取得し、エラーが発生したFPGAに、再コンフィギュレーションを実施させる再コンフィギュレーション信号7を出力する。そして、再コンフィギュレーション回路6は、エラーが発生したFPGAに再コンフィギュレーションを実施させる。
図3の多数決回路5は、FPGA1、FPGA2、および、FPGA3の出力信号OUT1,OUT2,OUT3をAND回路とOR回路の組み合わせで多数決を行い、出力信号9に出力する。また、多数決回路5は、XOR回路にて出力信号OUT1,OUT2,OUT3の一致性を確認し、不一致がある場合は、不一致のFPGAを示すエラー信号ERRを生成する。そして、多数決回路5は、エラー信号ERRを再コンフィギュレーション回路6に送る。
図4の再コンフィギュレーション回路6は、多数決回路5から出力された複数のエラー信号ERRのORを取り、グリッジを削除するための回路、すなわちグリッジ防止の遅延素子を経由し、再コンフィギュレーション信号7として出力する。図4では、FPGA1にエラーが発生したものとする。再コンフィギュレーション回路6は、FPGA1のリセット、または、FPGA1のコンフィギュレーション回路を起動させる再コンフィギュレーション信号7を出力する。
本実施の形態の処理回路100では3つのFPGAを複数のFPGAの例としているが、FPGAの数を3つに制限しているものではない。処理回路100におけるFPGAの数は一例であり、FPGAの数が奇数個であれば本実施の形態を適用することができる。
また、本実施の形態の処理回路100ではFPGAを複数用いているが、FPGAに限定するものではない。ソフトエラーが発生する可能性のある回路あるいはデバイスであれば種類は問わない。
本実施の形態に係る出力判定回路4は、ハードワイヤの回路で生成される。また、出力判定回路4に搭載される多数決回路5および再コンフィギュレーション回路6は、記憶素子であるRAMおよびフリップフロップを使用せず、論理演算素子のみで構成される。これにより、出力判定回路4において記憶素子に対するソフトエラーを考慮する必要が無くなる。その結果、FPGA1、FPGA2、あるいは、FPGA3にソフトエラーが発生し、出力OUT1,OUT2,OUT3の一つが異常となった際でも、多数決回路5により正常な出力信号を的確に出力することができる。
このように、本実施の形態に係る出力判定回路4では、ハードワイヤード方式で構成されているため、FPGAのような論理回路情報を保存しているRAMは使用しておらずソフトエラーの影響は受けない。また回路をフリップフロップなどの記憶素子を使用せず構成することで、宇宙放射線によりデータが書き換わる可能性もなく、宇宙放射線の影響をうけずに複数のFPGAの出力を多数決判定することができる。
本実施の形態では、主に、実施の形態1と異なる点について説明する。
なお、本実施の形態において、実施の形態1と同様の構成には同一の符号を付し、その説明を省略する。
FPGA1、FPGA2、FPGA3、多数決回路5、再コンフィギュレーション回路6、再コンフィギュレーション信号7、入力信号8、出力信号9、およびエラー信号ERRについては、実施の形態1で説明したものと同様である。
ただし本実施の形態では、FPGA1、FPGA2、およびFPGA3の各々について、入出力ピンである入出力INOUT1,INOUT2,INOUT3が接続されている。
入出力INOUT1に接続されたセレクタ10は、FPGA1に接続されるINOUT1をINと接続するかOUT1と接続するかを選択する回路である。セレクタ信号11は、セレクタ10を制御する信号である。セレクタ信号11は、電源またはGNDに接続され、プルアップまたはプルダウンにより複数のFPGAの各々に接続される信号の入出力を切り替える。
図6では、セレクタ10の構成と、セレクタ信号11がLおよびHの各々の場合の接続とを示している。
セレクタ信号11を電源、またはGNDに接続することで、FPGA1へのINOUT1を、INと接続するか、OUT1に接続するかを選択可能となる。セレクタ10の回路は記憶素子を使用していないのでソフトエラーの影響を受けない。また、セレクタ10では、セレクタ信号11をプルアップあるいはプルダウンすることで動作を決定するのでソフトエラーの影響は受けない。
本実施の形態では、主に、実施の形態2と異なる点について説明する。
なお、本実施の形態において、実施の形態2と同様の構成には同一の符号を付し、その説明を省略する。
FPGA1、FPGA2、FPGA3、多数決回路5、再コンフィギュレーション回路6、再コンフィギュレーション信号7、入力信号8、出力信号9、エラー信号ERR、セレクタ10、およびセレクタ信号11については、実施の形態2で説明したものと同様である。
本実施の形態では、セレクタ信号11は、複数のFPGAにより設定される。そして、本実施の形態に係る出力判定回路4bは、複数のFPGAにより設定されたセレクタ信号11を決定するセレクタ用多数決回路13を備える。
セレクタ用多数決回路13は、複数のFPGAの各々から、セレクタ10に入力される信号12を取得し、多数決判定を行うことにより複数のFPGAにより設定されたセレクタ信号11を決定する。
セレクタ用多数決回路13は、FPGA1、FPGA2、およびFPGA3の各々から出力される信号12を多数決で判定を行う回路である。セレクタ用多数決回路13の回路例は、多数決回路5と同じである。信号12を多数決判定することにより、FPGA1、FPGA2、あるいはFPGA3がソフトエラーの影響を受け、信号12のうちの1つの出力が異常となっても、セレクタ用多数決回路13により正常な信号をセレクタ信号11として出力することが可能である。
本実施の形態では、主に、実施の形態1から3と異なる点について説明する。
なお、本実施の形態において、実施の形態1から3と同様の構成には同一の符号を付し、その説明を省略する。
実施の形態1から3では、FPGA1、FPGA2、およびFPGA3の各々は独立したFPGAである。近年では、FPGAの特定のエリアのみについて、再コンフィギュレーションを実施することができるFPGAが開発されている。そこで、本実施の形態では、同一の動作を行う複数のFPGAが、1つのFPGA14に搭載されている処理回路100cについて説明する。
図8の処理回路100cでは、同一の動作を行うFPGAを奇数個、1つのFPGA14に構成する。その他の構成については、実施の形態1と同様である。
FPGA1、FPGA2、およびFPGA3を一つのFPGA14で構成することで、複数のFPGAを一つのFPGAで構成することができる。
図8のように構成した場合でも、実施の形態1と同様の効果を奏することができる。また、FPGA1、FPGA2、およびFPGA3を一つのFPGA14で実現する構成を、実施の形態2または3に適用することにより、実施の形態2または3と同様の効果を奏することができる。
なお、上述した実施の形態は、本質的に好ましい例示であって、本発明の範囲、本発明の適用物の範囲、および本発明の用途の範囲を制限することを意図するものではない。上述した実施の形態は、必要に応じて種々の変更が可能である。
Claims (5)
- ハードウェアの結線により命令を実行するハードワイヤード方式により作成されており、論理情報により動作するFPGA(Field Programmable Gate
Array)の出力信号を決定する出力判定回路であって、
同一の動作を行う複数のFPGAの各々の出力が接続され、前記複数のFPGAの出力に対して多数決判定を行うことにより、前記複数のFPGAからの出力を前記出力信号として決定する多数決回路であって、ソフトエラーおよびフリップフロップによるエラーが発生しない論理演算素子のみで構成された多数決回路と、
前記複数のFPGAの各々の入出力ピンに接続される信号の入出力を切り替えるセレクタであって、論理演算素子のみで構成されたセレクタと
を備えた出力判定回路。 - 前記多数決回路は、
前記複数のFPGAのうちエラーが発生したFPGAを伝えるエラー信号を出力し、
前記出力判定回路は、
前記エラー信号に基づいて、エラーが発生したFPGAに再コンフィギュレーションを実施させる再コンフィギュレーション信号を出力する再コンフィギュレーション回路であって、論理演算素子のみで構成された再コンフィギュレーション回路を備えた請求項1に記載の出力判定回路。 - 前記セレクタは、前記複数のFPGAの各々に接続される信号の入出力をセレクタ信号により切り替え、
前記セレクタ信号は、電源またはGNDに接続され、プルアップまたはプルダウンにより前記複数のFPGAの各々に接続される信号の入出力を切り替える請求項1または請求項2に記載の出力判定回路。 - 前記セレクタは、前記複数のFPGAの各々に接続される信号の入出力をセレクタ信号により切り替え、
前記セレクタ信号は、前記複数のFPGAにより設定され、
前記出力判定回路は、
前記複数のFPGAの各々から、前記セレクタに入力される信号を取得し、多数決判定を行うことにより前記複数のFPGAにより設定された前記セレクタ信号を決定するセレクタ用多数決回路を備えた請求項1または請求項2に記載の出力判定回路。 - 前記複数のFPGAは、1つのFPGAに搭載されている請求項1から請求項4のいずれか1項に記載の出力判定回路。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2018/007634 WO2019167193A1 (ja) | 2018-02-28 | 2018-02-28 | 出力判定回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP6490316B1 true JP6490316B1 (ja) | 2019-03-27 |
JPWO2019167193A1 JPWO2019167193A1 (ja) | 2020-04-09 |
Family
ID=65895250
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018545251A Expired - Fee Related JP6490316B1 (ja) | 2018-02-28 | 2018-02-28 | 出力判定回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20200387467A1 (ja) |
JP (1) | JP6490316B1 (ja) |
WO (1) | WO2019167193A1 (ja) |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11251884A (ja) * | 1997-12-26 | 1999-09-17 | Lg Semicon Co Ltd | ノイズ除去装置 |
JP2010134678A (ja) * | 2008-12-04 | 2010-06-17 | Nec Corp | 電子デバイス、電子デバイスの故障検出方法および電子デバイスの故障回復方法 |
JP2012253657A (ja) * | 2011-06-06 | 2012-12-20 | Nec Engineering Ltd | 多数決回路を使用した半導体集積回路及び多数決方法 |
WO2014141455A1 (ja) * | 2013-03-15 | 2014-09-18 | 株式会社日立製作所 | Fpga回路 |
WO2014207893A1 (ja) * | 2013-06-28 | 2014-12-31 | 株式会社日立製作所 | 演算回路及び計算機 |
WO2015068207A1 (ja) * | 2013-11-05 | 2015-05-14 | 株式会社日立製作所 | プログラマブルデバイス |
JP2015154417A (ja) * | 2014-02-18 | 2015-08-24 | 株式会社日立製作所 | プログラマブル回路装置、コンフィギュレーション情報修復方法 |
JP2016080364A (ja) * | 2014-10-09 | 2016-05-16 | 株式会社日立超エル・エス・アイ・システムズ | 半導体装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05216702A (ja) * | 1992-01-31 | 1993-08-27 | Nec Corp | 演算装置 |
US7036059B1 (en) * | 2001-02-14 | 2006-04-25 | Xilinx, Inc. | Techniques for mitigating, detecting and correcting single event upset effects in systems using SRAM-based field programmable gate arrays |
US6526559B2 (en) * | 2001-04-13 | 2003-02-25 | Interface & Control Systems, Inc. | Method for creating circuit redundancy in programmable logic devices |
US7792230B1 (en) * | 2007-01-18 | 2010-09-07 | Lockheed Martin Corporation | Remote synchronization of external majority voting circuits |
US7589558B1 (en) * | 2008-02-27 | 2009-09-15 | Xilinx, Inc. | Method and apparatus for configuring an integrated circuit |
JP5699057B2 (ja) * | 2011-08-24 | 2015-04-08 | 株式会社日立製作所 | プログラマブルデバイス、プログラマブルデバイスのリコンフィグ方法および電子デバイス |
US9384857B2 (en) * | 2014-04-30 | 2016-07-05 | International Business Machines Corporation | Error control using threshold based comparison of error signatures |
US10740186B2 (en) * | 2017-05-15 | 2020-08-11 | The Boeing Company | High data integrity processing system |
-
2018
- 2018-02-28 JP JP2018545251A patent/JP6490316B1/ja not_active Expired - Fee Related
- 2018-02-28 US US16/960,746 patent/US20200387467A1/en not_active Abandoned
- 2018-02-28 WO PCT/JP2018/007634 patent/WO2019167193A1/ja active Application Filing
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11251884A (ja) * | 1997-12-26 | 1999-09-17 | Lg Semicon Co Ltd | ノイズ除去装置 |
JP2010134678A (ja) * | 2008-12-04 | 2010-06-17 | Nec Corp | 電子デバイス、電子デバイスの故障検出方法および電子デバイスの故障回復方法 |
JP2012253657A (ja) * | 2011-06-06 | 2012-12-20 | Nec Engineering Ltd | 多数決回路を使用した半導体集積回路及び多数決方法 |
WO2014141455A1 (ja) * | 2013-03-15 | 2014-09-18 | 株式会社日立製作所 | Fpga回路 |
WO2014207893A1 (ja) * | 2013-06-28 | 2014-12-31 | 株式会社日立製作所 | 演算回路及び計算機 |
WO2015068207A1 (ja) * | 2013-11-05 | 2015-05-14 | 株式会社日立製作所 | プログラマブルデバイス |
JP2015154417A (ja) * | 2014-02-18 | 2015-08-24 | 株式会社日立製作所 | プログラマブル回路装置、コンフィギュレーション情報修復方法 |
JP2016080364A (ja) * | 2014-10-09 | 2016-05-16 | 株式会社日立超エル・エス・アイ・システムズ | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
WO2019167193A1 (ja) | 2019-09-06 |
JPWO2019167193A1 (ja) | 2020-04-09 |
US20200387467A1 (en) | 2020-12-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8516339B1 (en) | Method of and circuit for correcting adjacent bit errors in a memory | |
JP5048972B2 (ja) | プログラマブル・デバイスの構成エラー検出の偽陽性の低減 | |
US8032817B2 (en) | Error detection and location circuitry for configuration random-access memory | |
US8797061B2 (en) | Partial reconfiguration circuitry | |
US8661321B1 (en) | Parallel processing error detection and location circuitry for configuration random-access memory | |
US10635538B2 (en) | Semiconductor device and control method thereof for processing | |
JP6373154B2 (ja) | 半導体装置 | |
US8918706B1 (en) | Methods and circuitry for performing parallel error checking | |
US20170324425A1 (en) | Embedded parity matrix generator | |
JP6490316B1 (ja) | 出力判定回路 | |
CN109753454B (zh) | 半导体装置以及包含半导体装置的半导体系统 | |
Miculka et al. | Generic partial dynamic reconfiguration controller for transient and permanent fault mitigation in fault tolerant systems implemented into fpga | |
JP6326422B2 (ja) | プログラマブルロジックデバイス、及び、論理集積ツール | |
GB2617177A (en) | Method and circuit for performing error detection on a clock gated register signal | |
WO2015068207A1 (ja) | プログラマブルデバイス | |
JP6973877B2 (ja) | 基本論理素子、それを備えた半導体装置、基本論理素子の出力制御方法及び制御プログラム | |
JP2015082671A (ja) | 半導体装置 | |
JP3895118B2 (ja) | シングルイベントアップセット補償回路 | |
Palchaudhuri et al. | Testable architecture design for programmable cellular automata on FPGA using run-time dynamically reconfigurable look-up tables | |
CN111175630A (zh) | 硅通孔检测电路及其检测方法、集成电路 | |
US9542266B2 (en) | Semiconductor integrated circuit and method of processing in semiconductor integrated circuit | |
JP7287651B2 (ja) | 分散処理装置、分散処理方法、及びプログラム | |
Pradeep et al. | FPGA evaluation of reconfigurable modules with fault detection and repair technique | |
US9558131B1 (en) | Integrated circuit with bonding circuits for bonding memory controllers | |
JP2017111579A (ja) | 半導体集積回路及びその機能回復方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180827 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180827 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20180827 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20181107 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20181211 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190116 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190129 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190226 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6490316 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |