JP4894183B2 - ノイズ除去回路およびこれを用いたマトリックス表示装置、ならびに解像度弁別回路 - Google Patents
ノイズ除去回路およびこれを用いたマトリックス表示装置、ならびに解像度弁別回路 Download PDFInfo
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Description
この発明は、マトリックス表示装置のノイズ除去回路およびこれを用いたマトリックス表示装置に関し、特に、液晶表示装置におけるタイミングコントローラに採用するノイズ除去回路に関する。
従来、静電ノイズ印加試験時など液晶表示装置に代表されるマトリックス表示装置の筐体に高電圧が印加された場合、一瞬の表示異常が視認されていた。この表示異常は、液晶表示装置の入力端子にノイズが混入し、液晶表示装置に搭載されているタイミングコントローラを構成するディジタル回路内の信号にノイズ成分が重畳され、前記タイミングコントローラが誤動作を起こし、定常状態とは異なったタイミングで各種制御信号を出力することが主な原因と考えられる。
液晶表示装置に内蔵されているタイミングコントローラの出力信号としては、前記入力端子への静電ノイズ重畳により、影響を受ける信号として、水平方向スタートパルス、垂直方向スタートパルスなどがあり、水平方向スタートパルスのタイミングずれ発生ではラインノイズ、出力抜け発生ではライン抜けなどの表示異常が発生する。さらに垂直方向スタートパルスのタイミングずれでは垂直方向の表示ぶれが発生し、出力抜けではフレーム抜けなど表示異常が発生する。フレーム抜けは静止画表示では大きな問題とならないが、動画表示の場合は画面飛びが生じ不自然な動きとなる。
更に、液晶表示装置とこれを制御する表示コントローラとの間の表示制御信号に、水平、垂直同期信号を持たないインターフェース形式の場合、表示データの有効タイミングを表すデータイネーブル信号（以後ＤＥＮＡと称す）にノイズが重畳されると、画像の乱れが大きく、特に問題であった。
また、前記表示制御信号のインターフェース規格として広く用いられるＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）インターフェースにおいては、動作電圧が一定レベル以下になるとＬＶＤＳレシーバの受信動作が不安定になり、誤動作を起こしてノイズ信号を発生する。
上記ノイズ混入時におけるディジタル回路の誤動作防止するためのノイズ除去回路として、入力信号にノイズがある場合を想定し、複数本の入力系統を設けて各入力信号を比較し信号の信頼性を判断することで入力信号のノイズ成分を除去することが考えられている。（ 特許文献１ 参照）
また、信号入力段に遅延回路をもたせ入力信号と遅延させた入力信号を組み合わせ回路にてノイズを除去する方法も周知である。（ 特許文献２および３参照）
また、高周波ノイズ(短いパルス幅)用の第１フィルタ回路と低周波ノイズ(長いパルス幅)用の第２フィルタを繋げることによりノイズフィルタ回路を構成する例も周知である。（特許文献４参照）
更に、連続して発生するノイズや長いパルス幅のノイズなどのノイズも検出する回路も周知である。（特許文献５参照）
前記特許文献１におけるノイズ除去回路においては、全ての系統にノイズがある場合にフィルタリングできないなど充分な性能を有することはできない。また、前記特許文献２および３におけるノイズ除去回路においては、設定したパルス幅以上のノイズや連続して発生したノイズなどの場合、入力信号のノイズと遅延された入力信号のノイズが重なり、完全にノイズを除去することができない。また、前記特許文献４におけるノイズ除去回路においては、除去できるノイズパルス幅には限界があり、長いパルス幅のノイズに対応させようとすると逆に本来の信号まで除去する可能性がある。
更に前記特許文献５におけるノイズ除去回路においては、入力信号の立上り(又は立ち下り)エッジを検出して所定期間のレベルモニタ信号を発生するレベルモニタ回路を有し、レベルモニタ回路動作期間中のノイズを検出するというものであるが、活性（Ｈｉｇｈ）期間中のノイズ（Ｌｏｗ）信号は検出できるが、非活性（Ｌｏｗ）期間中に発生するノイズ（Ｈｉｇｈ）信号は検出できない、また、ノイズを除去する回路になっておらず、本来の入力信号を得るためには他の手段にてノイズ除去回路が必要であった。
また、前記特許文献６におけるノイズ除去回路においては、エッジ検出手段を用いて入力信号のエッジ検出し、このエッジを受けて一定期間をカウントするタイマー手段を持ち、タイマー手段がカウント中は入力信号をマスクするマスク手段を設けて、入力信号をマスクし、ノイズを除去するというものであるが、活性（Ｈｉｇｈ）期間中のノイズ（Ｌｏｗ）信号は検出できるが、非活性（Ｌｏｗ）期間中に発生するノイズ（Ｈｉｇｈ）信号は除去できない。
尚、前記活性期間（Ｈｉｇｈ）とは、その信号が他の入力信号（例えばデータ信号など）が有効か無効を決定する信号であり、前記入力信号が有効である場合を言う。非活性期間（Ｌｏｗ）とは、前記入力信号が無効な状態を言う。以後も活性・非活性期間の定義はこれに従う。
この発明に係るマトリックス表示装置の表示制御信号のノイズ除去回路は、前記表示制御信号を入力し、その表示制御信号を順次遅延する複数段の遅延回路と、その複数段の遅延回路の出力の全てが同じ論理となった場合にのみ活性化検出信号を出力する論理回路から成る連続活性化検出部と、前記マトリックス表示装置のドットクロック信号をカウントし、カウンタ初期化信号により初期化され、カウント許可信号によりカウントを実行するカウンタと、そのカウンタから出力されるカウント値を入力して、そのカウント値が前記マトリックス表示装置の水平画素数に対応した所定の値に到達するとカウント停止信号を出力する水平画素数検出部と、前記カウント停止信号を受けて前記活性化検出信号が非活性化時に、前記カウンタを初期化して前記カウント値が初期値となる前記カウンタ初期化信号を出力する初期化回路部と、前記カウント値を入力して、そのカウント値が前記初期値と等しいか否か検知し、等しい時に初期化状態信号を出力し、等しくない時にはその信号を出力しない初期状態検出回路と、前記活性化検出信号が活性状態かまたは前記初期化状態信号が非活性状態であって、かつ前記水平画素数検出部から入力する前記カウント停止信号が非活性状態の期間に前記カウント許可信号を前記カウンタに出力するカウントイネーブル回路部とを具備し、前記カウンタが前記カウント許可信号の活性状態を受けて前記初期値からカウントを開始し、前記水平画素数に対応したカウント値分のカウントを終了後、前記カウンタ初期化信号によって前記カウンタを再び初期化するよう構成し、前記初期化状態信号を用いてノイズが除去された表示制御信号を得ることを特徴とする。
液晶ディスプレイなどのフラットパネルディスプレイにおいては、搭載するタイミングコントローラ内に本ノイズ除去回路を用いることにより、液晶駆動回路への制御信号を常に定常動作に維持することで表示異常の発生を抑えることが可能となる。
実施の形態１．
図１に本実施の形態１のおけるノイズ除去回路６を採用したタイミングコントローラ５を採用した液晶表示装置１のシステム構成図を示す。図１において、液晶パネル１０は、ＸＧＡ（Ｅｘｔｒａ Ｇｒａｐｈｉｃ Ａｒｒａｙ）の解像度を有しており、代表して図示した画素１２およびそれを駆動するＴＦＴ１１が、夫々縦７６８個、横１０２４×３個（Ｒ，Ｇ，Ｂ分）マトリックス状に、配置されており（図示せず）、それらの画素を駆動するために複数の走査線および信号線に夫々接続される走査線駆動回路２および信号線駆動回路３が液晶パネル１０のマトリックス表示部周辺に配置されている。
図１に本実施の形態１のおけるノイズ除去回路６を採用したタイミングコントローラ５を採用した液晶表示装置１のシステム構成図を示す。図１において、液晶パネル１０は、ＸＧＡ（Ｅｘｔｒａ Ｇｒａｐｈｉｃ Ａｒｒａｙ）の解像度を有しており、代表して図示した画素１２およびそれを駆動するＴＦＴ１１が、夫々縦７６８個、横１０２４×３個（Ｒ，Ｇ，Ｂ分）マトリックス状に、配置されており（図示せず）、それらの画素を駆動するために複数の走査線および信号線に夫々接続される走査線駆動回路２および信号線駆動回路３が液晶パネル１０のマトリックス表示部周辺に配置されている。
本実施の形態１においては、前記表示コントローラから液晶表示装置 １のタイミングコントローラ５に入力される表示制御信号およびそのタイミングは、図２に示したように互換性が高い一般的なタイミングを採用しており、以下に詳しく説明する。
図２において、データイネーブル（以後ＤＥＮＡと称す）信号および表示データ（以後ＤＡＴＡと称す）信号はタイミングコントローラ５内のディジタル回路でドットクロック（以後ＤＣＬＫと称す）の立下り（または立上り）に同期するタイミングで読み込まれており、液晶パネル１０に表示されるＤＡＴＡ信号はＤＥＮＡ信号の活性期間（Ｈｉｇｈ期間）にて前記でディジタル回路にて有効と判断される。また図２の上半部では、約２フレームに渡るＤＣＬＫとＤＥＮＡおよびＤＡＴＡ信号のタイミング関係を示している。１フレーム間において、ＤＥＮＡ信号が比較的長期間に亘り（通常数１０水平期間分）非活性期間か続く期間即ち垂直ブランキングが終了し、最初にＤＥＮＡ信号が活性化（Ｈｉｇｈ期間）する１０２４ＤＣＬＫ期間が第１ラインのＤＡＴＡ信号有効期間を表し、下記にて説明する水平ブランキング期間（通常数１０ＤＣＬＫ間分）を置いて、次のＤＥＮＡ信号が活性化する１０２４ＤＣＬＫ期間が第２ラインのＤＡＴＡ有効期間を表す。また次フレームのとの間の垂直ブランキング期間が開始する直前の最終ＤＥＮＡ信号活性化期間（１０２４ＤＣＬＫ期間）が最終７６８ライン目のＤＡＴＡ信号有効期間である。
次に、図２下半部を用いて、２水平期間に亘るＤＬＣＫ、ＤＥＮＡおよびＤＡＴＡ信号間のタイミングを説明する。前述した通り液晶パネル１０に表示する表示データはＤＣＬＫの立下りに同期して読み込まれ、ＤＥＮＡ信号が非活性状態から活性状態に立ち上がった最初のＤＣＬＫ期間が、第１表示データ即ち表示画面上では各水平ライン上の左端の画素に書き込まれるＤＡＴＡ信号を表し、次のＤＣＬＫ期間が第２表示データを表す。以後、１０２４ＤＣＬＫ分まで順次ＤＡＴＡがタイミングコントローラ５内のディジタル回路に読み込まれる。ＤＥＮＡ信号が立ち上がって１０２５ＤＣＬＫ期間経過するとＤＥＮＡ信号が非活性（Ｌｏｗ）となり、水平ブランキング期間となる。以後、この繰り返しを７６８回実施すると１フレーム分即ち一画面分のデータがタイミングコントローラ５に取り込まれる。
また、タイミングコントローラ５と走査線駆動回路２および信号線駆動回路３の関係について説明する。図１に示したタイミングコントローラ５内のタイミング制御回路４は、入力されたＤＣＬＫ、ＤＥＮＡ信号およびＤＡＴＡ信号から垂直方向スタートパルスおよび水平走査クロックなど走査線駆動制御信号１３を生成し、走査線駆動回路２へ出力する。さらに水平方向スタートパルス、ラッチパルス、表示データなど信号線駆動制御信号１４を生成し信号線駆動回路３へ出力する。
前記制御信号１３、１４は走査線駆動回路２に採用するゲートドライバＩＣや信号線駆動回路３に採用するソースドライバＩＣの入力信号のタイミング仕様に基づいて所定のタイミングにてタイミングコントローラ内のタイミング制御回路４にて生成される。
次に、図１におけるノイズ除去回路６および遅延回路７について説明する。図１に示した様にタイミングコントローラ５は、タイミング制御回路４、ノイズ除去回路６および遅延回路７を備え、ノイズ除去回路６は前記表示コントローラから入力するＤＥＮＡ信号８が入力され、ノイズ除去後のＤＥＮＡ２信号１６を出力する。遅延回路７にはＤＡＴＡ信号９が入力され、所定のＤＣＬＫ周期分遅延した遅延ＤＡＴＡ信号１５が出力される。
前述の様にタイミングコントローラ５内のタイミング制御回路４には、ＤＣＬＫやノイズ除去後のＤＥＮＡ２信号１６および遅延ＤＡＴＡ信号１５が入力され、こられの信号に基づいて前記制御信号１３、１４が作られ、走査線駆動回路２および信号線駆動回路３に出力される。ＤＣＬＫに同期して入力される前記遅延ＤＡＴＡ信号１５は、同様にＤＣＬＫに同期するＤＥＮＡ２信号１６によってその有効無効が確定される。
更に、前述した様にタイミングコントローラ５から走査線駆動回路２へは、走査線駆動制御信号１３として垂直方向ＣＬＫと垂直方向スタートパルスが出力され、信号線駆動回路３へは信号線制御信号１４として出力ＤＡＴＡ、水平方向スタートパルスおよびラッチパルス等が出力される。
次に、図３を用いてノイズ除去回路６と遅延回路７の動作タイミングについて概要を説明する。
図３にＤＥＮＡ信号に対してノイズ除去回路６を採用したタイミングコントローラ５の主な表示制御信号のタイミングを示す。同図にて信号線制御信号１４に含まれる水平方向スタートパルスは、同信号１４に含まれるソースドライバＩＣへの出力ＤＡＴＡの水平ブランキング後の最初のデータの１ＤＣＬＫ期間前のタイミングで出力され、走査線制御信号１３に含まれる垂直方向スタートパルスは垂直ブランキング後の最初の水平走査タイミングにて出力される。
前述のように、ＤＥＮＡ信号は、表示用データの有効無効を確定するために用いられるため、前記水平ブランキング後の最初のＤＡＴＡ信号タイミングおよび垂直ブランキング後の水平走査タイミングの正確な位置を得るため、その信号タイミングが重要であり、ＤＥＮＡ信号の配線にノイズ除去回路６が必要となる。
ここでノイズ除去回路６は入力されるＤＥＮＡ信号は、後述する様に所定の遅延を含むため、ＤＡＴＡ信号にも同等の遅延を加える必要が有る。即ちＤＥＮＡ信号とＤＡＴＡ信号のタイミングの同期をとれば、後続のタイミング制御回路４を変更することなくタイミングコントローラ５を構成することができる。
更に、タイミングコントローラ５に内蔵され、例えばデータ変換回路などＤＡＴＡ信号に遅延が発生する付加回路が必要な場場合、ノイズ除去回路の遅延時間をそれにあわせるなどして無駄な遅延回路を増やさないように工夫することもできる。
次に、図４に本実施の形態１にて採用したノイズ除去回路６の構成図を示す。ノイズ除去回路６は、同一ＤＣＬＫ信号にて同期して動作する６段のＤフリップフロップ回路（以後Ｄ−ＦＦと称す）からなる遅延回路ブロック３１と、入力信号ＤＥＮＡと前記Ｄ−ＦＦ回路にて１ＤＣＬＫ毎に順次遅延した信号を入力する７入力ＡＮＤ回路部２２とで構成されるＤＥＮＡ立上り検出部２１、ＤＣＬＫを入力して、ＤＣＬＫの入力パルス数をカウントするカウンタ２７と、前記ＡＮＤ回路部２２の立上り検出出力ＰＥＧを入力し、前記カウンタ２７のカウント機能の動作又は停止を制御するカウント許可信号ＥＮＶをカウンタ２７へ出力するカウントイネーブル回路部２６と、前記立上り検出部２１の立上り検出出力ＰＥＧを入力し、カウンタ２７の初期化信号ＩＮＴを生成し、カウンタ２７に入力する初期化回路部２５と、前記カウンタ２７のカウント出力ＣＮＴが表示パネル１０の解像度に基づいて予め定められた規定値１０２４と一致するかどうかを検出し、一致した場合はカウント停止信号ＥＯＣを前記初期化回路部２５およびカウントイネーブル回路部２６へ出力する水平画素数検出部２３と、カウンタ２７の出力ＣＮＴを入力してカウンタ２７が初期状態であるかを検出し、カウンタ初期状態信号ＩＴＳを出力する初期状態検出部２４と、前記カウンタ初期状態信号ＩＴＳを入力しデータイネーブル出力ＤＥＮＡ２を生成する反転バッファ２８とから構成され、この反転バッファ２８の出力ＤＥＮＡ２がノイズ除去後の信号１６となる。ここでは、カウンタ２７がアップカウンタ式を採用しており、初期化されるとその出力ＣＮＴは零となるため、初期状態検出部２４には前記出力ＣＮＴが零であるかを検出する零値検出回路を採用しており、一方、水平画素数検出部２３はカウンタ２７の出力ＣＮＴが規定値に達したかどうかを判別する規定値検出回路を採用している。
更に、前記ＤＥＮＡ２は前記カウントイネーブル回路部２６に入力される。ここで、前記水平画素数検出部２３に設定されている規定値は、液晶パネル１０の解像度がＸＧＡで有るため、１０２４としている。
次に図４にて示したノイズ除去回路６の動作について図５のタイミング図を用いて詳しく説明する。図４及び図５に示した実施の形態１において、遅延回路ブロック３１と該遅延回路ブロック３１の６本の遅延出力およびＤＥＮＡ信号８を入力する前記ＡＮＤ回路部２２によって、ＤＥＮＡ信号８が７ＤＣＬＫ期間に亘り連続して活性（Ｈｉｇｈ）状態を保っているかを検出し、連続して活性状態の場合は立上り検出出力ＰＥＧにＨｉｇｈを出力する。即ち該信号ＰＥＧはＤＥＮＡ信号８の立上りエッジを検出することになり、検出までの遅延時間は６ＤＣＬＫ分に相当する。前記遅延時間は遅延回路ブロック３１のＤ−ＦＦの数に依存し、本実施の形態１では６個の場合を例示している。
ここで、ＤＥＮＡ信号の立上りエッジが入力し、図５に示す立上り検出出力ＰＥＧがＨｉｇｈになると、前記カウント許可信号ＥＮＶがＨｉｇｈとなり、カウンタ２７がＤＣＬＫのカウントアップ動作を始める。カウンタ２７のカウンタ値ＣＮＴが規定値１０２４に到達すると、水平画素数検出部２３からカウント停止信号ＥＯＣ（Ｈｉｇｈパルス）が出力され、該信号ＥＯＣが初期化回路部２５に入力する。この時点でカウンタ２７は水平画素数検出部２３に設定された規定期間即ち零から規定値１０２４ＤＣＬＫ相当期間分をカウントしたことになる。
ここで、入力ＤＥＮＡ信号８は既に１０２４ＤＣＬＫ分以上経過しているので非活性（Ｌｏｗ）となっており、前記ＡＮＤ回路部２２を経た信号ＰＥＧもＬｏｗとなり、その結果初期化回路部のＡＮＤ回路３０の出力信号即ち初期化信号ＩＮＴもＨｉｇｈとなり、次の１ＤＣＬＫ入力後、カウンタ２７は初期化され、その結果カウント出力ＣＮＴが初期値０になる。そのカウント出力０を受けて、初期状態検出部２４にて初期状態が検出され、その出力信号ＩＴＳはＨｉｇｈとなる。該信号ＩＴＳの反転信号であるデータイネーブル出力ＤＥＮＡ２信号１６はカウンタ値ＣＮＴが０以外のときＨｉｇｈとなる。
更に図５にて、想定するパルス幅のノイズがＤＥＮＡ信号８に重畳された場合の動作について説明する。前述のＬＶＤＳレシーバ誤動作時を想定した場合、数ＤＣＬＫ〜十数ＤＣＬＫ相当期間のパルス幅を持つノイズを想定しただけでは、ノイズがその範囲内に収まるかは定かではないため、それ以上の長いパルス幅をもつノイズが発生する場合も想定しなければならない。
本実施の形態１では、ＤＥＮＡ信号８が活性（Ｈｉｇｈ）期間に発生する遅延回路ブロック３１のＤ−ＦＦ分以上の長いＬｏｗ成分のノイズ信号が発生したとしてもカウンタ２７がカウントアップ動作をしている期間であればカウンタ２７のカウント動作に影響を与えることが無く、当該ノイズを除去することができる。
次に図６を用いて、ＤＥＮＡ信号８の非活性（Ｌｏｗ）期間にノイズが発生し、遅延回路ブロック３１の総遅延時間（ＤＬＣＫ期間×Ｄ−ＦＦ総数）以上の長いノイズ（Ｈｉｇｈ）信号がＤＥＮＡ信号に重畳した場合のノイズ除去回路６の動作を説明する。
前記非活性（Ｌｏｗ）期間に発生した長いパルスノイズにより、遅延回路ブロック３１と７入力ＡＮＤ回路部２２にてノイズ（Ｈｉｇｈ）信号を入力信号と誤検出し、カウンタ２７がカウントアップを始める。カウンタ２７が前記規定値１０２４までカウントアップしたところでカウント許可信号ＥＮＶを作成するカウントイネーブル回路部２６の中のＡＮＤ回路２９が働き、カウント許可信号ＥＮＶをＬｏｗにしてカウンタ値ＣＮＴを保持しＤＥＮＡ信号８が非活性（Ｌｏｗ）になるまで保持し続ける。尚、初期化信号ＩＮＴを作成する初期化回路部２５も立上り検出出力ＰＥＧがＨｉｇｈのため、カウンタ２７の初期化も働かない。
その後、次の水平走査期間に対応する正規の水平ブランキング期間が開始し、ＤＥＮＡ信号が非活性（Ｌｏｗ）となり、前記立上り検出出力がＬｏｗとなり、初期化信号ＩＮＴが働きカウンタ２７は初期化される。これらの働きにより、誤動作を最小限（１ライン分）に抑えることができる。
言い換えれば、カウントイネーブル回路部２６は、内蔵されたＡＮＤ回路２９の入力信号として、水平画素数検出部２３のカウント停止信号ＥＯＣの反転信号と、ＤＥＮＡ立上り検出部２１の立上り検出出力ＰＥＧおよび反転回路２８の出力ＤＥＮＡ２信号とのＯＲ出力を入力し、それらの論理積をＡＮＤ回路２９にてとり、カウント許可信号ＥＮＶを生成するため、図６にて示したように、例え入力ＤＥＮＡ信号の非活性期間に長いパルスノイズが重畳され、データイネーブル出力ＤＥＮＡ２信号１６が１ライン分誤動作を起こして通常より少ない数のＤＣＬＫでカウンタ２７のカウント値が１０２４に達し、水平画素数検出部２３の出力ＥＯＣがＨｉｇｈとなったとしても、次の水平走査ラインに対応するＤＥＮＡ信号８として正規の非活性信号Ｌｏｗが入力されるまでカウンタ２７のカウント値１０２４が保持され、カウンタ２７の初期化が正規の非活性信号Ｌｏｗ後の次ＤＣＬＫで実行される。その結果、ＤＥＮＡ信号８のずれによる表示誤動作は１水平ラインのみで収束する。
また、カウンタ２７のカウント値ＣＮＴが１０２４に達して、水平画素数検出部２３の出力カウント停止信号ＥＯＣがＨｉｇｈになると、ＡＮＤ回路２９の出力がＬｏｗとなり、カウンタ２７のカウントが停止されこのときのカウント値１０２４が保持されたままとなる。ノイズによる誤動作が発生した場合、規定値１０２４を保持することにより、次の正規ＤＥＮＡ信号８の非活性タイミングでカウンタ２７の初期化を着実に働かせ、誤動作の連続を回避することが可能である。
ここで、ノイズ除去回路６の動作は本実施の形態１で例示した規定値は１０２４でなければならない訳ではなく、液晶パネルの解像度を考慮して設計の都合で自由に設定してよい。例えば、水平画素数検出部２３の規定値は液晶パネルの解像度の仕様で規定される入力ＤＥＮＡ信号のパルス幅期待値の仕様により決定する。即ち、該規定値とは液晶表示装置における入力信号のＤＥＮＡ信号のパルス幅に相当し、解像度によってＸＧＡならば１０２４、ＳＶＧＡ（Ｓｕｐｅｒ ＶＧＡ）ならば８００、ＶＧＡならば６４０等の数字になる。また、データ信号を分割している場合などはＸＧＡで５１２、ＳＶＧＡで４００等となっても構わない。
また、本実施の形態１における図４にて、ノイズ除去回路６の構成例について説明し、カウンタ２７については、初期値０からカウントを開始しカウント値を加算させて行くアップカウンタを採用して説明したが、カウンタについては、特にアップカウンタである必要はなく、図７で示したダウンカウンタを採用したノイズ除去回路４０のように前記規定値を初期化時にカウンタ３２にプリセットしてＤＣＬＫ入力パルスをダウンカウントするダウンカウンタを採用しでも良い。この場合、水平画素数検出部３３に零値検出回路を、また初期状態検出部３５に規定値検出回路を採用する。従って、カウンタ３２の出力ＣＮＴが初期値である規定値からダウンカウントが進行して零となり、前記零値検出回路の出力であるカウント停止信号ＥＯＣがＨｉｇｈとなり、初期化回路部２５に入力すると、初期化信号ＩＮＴがＨｉｇｈとなり、前記初期値１０２４がカウンタ３２にプリセットされる。その他の回路部の構成および動作は図４にての説明と同様であり、同等のノイズ除去機能を得ることが可能である。
前述したノイズ除去回路６の遅延回路ブロック３１の例では、Ｄ−ＦＦの数を６段として説明したが、ノイズ除去の機能を有するＤ−ＦＦの段数によって、フィルタ係数が決定されるのみで、特に制限は無くいくつに設定してもよいが、前記Ｄ−ＦＦの段数が少ないと入力信号の非活性期間（Ｌｏｗ期間）に発生したノイズ（Ｈｉｇｈ）信号に敏感に反応し入力信号と間違えてしまい立上りポイントが本来の入力信号位置の前になってしまう可能性がある。逆にＤ−ＦＦの数が多ければ入力信号の非活性期間（Ｌｏｗ）に発生したノイズ信号（Ｈｉｇｈ）には反応することなく所望の働きが期待できるが、本来の入力信号の立上り部に発生するノイズに敏感になるため立上りポイントが後ろになる可能性が高くなる。静電気ノイズの放電による前記ＬＶＤＳレシーバの誤動作時のノイズパルス幅は数ＤＣＬＫ〜十数ＤＣＬＫ分に相当するため、Ｄ−ＦＦの数は２〜３０個程度に設定するのが望ましい。
実施の形態２．
本実施の形態２では、前記実施の形態１にて採用した規定値検出回路において、図８で示したように、予めノイズ除去回路４１の外部に設置された制御回路３４から規定値出力ＬＯＤを入力可能な仕様としておき、液晶パネルの様々な解像度にも対応できるようにした例である。
本実施の形態２では、前記実施の形態１にて採用した規定値検出回路において、図８で示したように、予めノイズ除去回路４１の外部に設置された制御回路３４から規定値出力ＬＯＤを入力可能な仕様としておき、液晶パネルの様々な解像度にも対応できるようにした例である。
ここで、本実施の形態２における液晶表示装置のシステム構成図などノイズ除去回路４０以外の構成部分においては、前記実施の形態１にて採用した構成と同一であり、同一の番号を振って詳細な説明は省略する。
ノイズ除去回路４１において、前述の様に水平画素数検出部４３は、信号ＣＮＴが規定値と一致するかを検出する機能を有し、前記規定値出力ＬＯＤを外部制御から設定できる構成としている。この構成により、制御回路３４により、各種の液晶パネル解像度仕様に対応してノイズ除去回路４１の規定値を変更することが可能となり、それゆえノイズ除去回路４１を採用した一つの種類のタイミングコントローラにて、多くの解像度の液晶表示装置に対応することができる。
ここで、外部の制御回路３４からタイミングコントローラ内蔵のノイズ除去回路４１に前記規定値を設定する具体的な方法について例示する。一般的な方法の一つとして、制御回路３４に（図示しない）１ピン以上の設定端子を設け、該端子のＨｉｇｈ／Ｌｏｗに基づいて、タイミングコントローラ内、或いはノイズ除去回路４１内の論理回路に予め用意された複数の設定値から一つを選択し、水平画素数検出部４３の規定値とする方法がある。
さらには、タイミングコントローラ内或いはその外部に規定値データが記録されたＲＯＭ（図示しない）を設置し、前記制御回路３４を通じて、前記ＲＯＭから読み出した規定値出力ＬＯＤをノイズ除去回路４１の水平画素数検出部４３に設定するよう構成してもよい。この場合、前記ＲＯＭの内容を書き換えれば、タイミングコントローラの論理回路を変更することなく、規定値を変更することが可能となり、事前に用意された解像度以外の特殊な解像度を持った液晶パネルに対しても、比較的早期に前記ノイズ除去回路４１の適用が可能となる。
また、以上の説明では、制御回路３４をタイミングコントローラ６の内部に設置するとして説明したが、特に内部である必要はなく、設置場所は問わない。
実施の形態３．
本実施の形態３では、図８に示したように前記実施の形態２にて採用した前記ノイズ除去回路４１に内蔵された水平画素数検出部４３の検出出力ＥＯＣを制御回路３４に入力するよう構成し、制御回路３４にて液晶パネルを表示するための信号ＤＥＮＡ入力の長さから表示すべき液晶パネルの解像度について、予め決められた解像度と合致するかどうかを段階的に判別し、前記規定値を設定するよう構成する。
本実施の形態３では、図８に示したように前記実施の形態２にて採用した前記ノイズ除去回路４１に内蔵された水平画素数検出部４３の検出出力ＥＯＣを制御回路３４に入力するよう構成し、制御回路３４にて液晶パネルを表示するための信号ＤＥＮＡ入力の長さから表示すべき液晶パネルの解像度について、予め決められた解像度と合致するかどうかを段階的に判別し、前記規定値を設定するよう構成する。
ここで、本実施の形態３における液晶表示装置のシステム構成図などノイズ除去回路４１以外の構成部分においては、前記実施の形態１および２にて採用した構成と同一であり、同一の番号を振って詳細な説明は省略する。
次ぎに、制御回路３４の規定値設定動作について、詳しく説明する。制御装置３４は、先ず水平ブランキング期間において、前記予め決められた解像度の中で、さも少ない数値（即ち前記規定値：例えばＶＧＡ対応で６４０）を仮定して、規定値ＬＯＤとして前記水平画素数検出部４３に設定する。次にＤＥＮＡ立上り検出部２１にてＤＥＮＡ信号８の立上り検出出力ＰＥＧがＨｉｇｈとなり、カウンタ２７がカウント許可となり、出力ＣＮＴが零から増加して行く。ここで入力ＤＥＮＡ信号８の活性期間長をＤＣＬＫ周期で除算した値が６４０で、前記規定値ＬＯＤ同一の場合、前記ＣＮＴ出力が６４０となった時点で、水平画素数検出部４３の検出出力ＥＯＣにＨｉｇｈパルスが出力され、このＨｉｇｈパルスを前記制御回路３４で読み込み、同時にＰＥＧ信号のＨｉｇｈ／Ｌｏｗも取り込む。出力ＥＯＣにＨｉｇｈパルスが出現したことは、前記規定値ＬＯＤとカウンタ２７のＣＮＴ出力値は同一即ち６４０であることを意味するので、ＤＥＮＡの活性期間長は６４０ＤＣＬＫ分以上である。ここで、制御回路３４が取り込んだ前記ＰＥＧ信号がＬｏｗの場合、既に入力ＤＥＮＡ信号８もＬｏｗであることを意味するから、表示コントローラから出力されている水平解像度は６４０であり、制御回路３４の規定値設定動作を終了する。
前記出力ＥＯＣにＨｉｇｈパルスが出現した時点のＰＥＧ信号がＨｉｇｈであった場合は、水平解像度が６４０を超えていることを意味するので、制御回路３４は前記規定値ＬＯＤに８００（ＳＶＧＡ対応）を出力し、水平画素数検出部４３の設定値とする。その後、ＤＥＮＡ信号が活性となり、ＰＥＧ信号が立上りカウンタ２７がカウント許可となり、前記ＣＮＴ出力が８００となった時点で、水平画素数検出部４３の検出出力ＥＯＣにＨｉｇｈパルスが出力され、このＨｉｇｈパルスを前記制御回路３４で読み込み、同時にＰＥＧ信号のＨｉｇｈ／Ｌｏｗも取り込む。ここで、制御回路３４が取り込んだ前記ＰＥＧ信号がＬｏｗの場合、既に入力ＤＥＮＡ信号８もＬｏｗであることを意味するから、表示コントローラから出力されている水平解像度は８００であり、制御回路３４の規定値設定動作を終了する。
前記出力ＥＯＣにＨｉｇｈパルスが出現した時点のＰＥＧ信号がＨｉｇｈであった場合は、水平解像度が８００を超えていることを意味するので、制御回路３４は前記規定値ＬＯＤに１０２４（ＸＧＡ対応）を出力し、水平画素数検出部４３の設定値とする。
以後、制御回路３４にて仕様で想定された最大解像度まで上記規定値設定動作とＰＥＧ信号の検出動作を繰り返し、前記規定値出力ＬＯＤを段階的に増加させて行き、前記検出出力ＥＯＣにＨｉｇｈパルスが出力された時点でのＰＥＧ信号のＨｉｇｈ／Ｌｏｗを読み込み、制御回路３４にて仮に設定したＬＯＤ値が適切かを判断することが可能であり、制御回路３４にて表示パネル１０の解像度に対応した適切な設定値を選択することができる。
また、以上の説明においては、適切な設定値の選択が完了するまでの時間を短縮するために、前記予め決められた解像度を段階的に増加させて行き、設定値を選択したが、液晶パネルの解像度が特殊な場合などの例では、設定値を所定の最小値から一つずつ増加させてＰＥＧ信号のＨｉｇｈ／Ｌｏｗを読み込んで適切かどうか判断する方法を採ってもよい。この場合、入力ＤＥＮＡ信号から生成される立上り検出出力の立上りは６ＤＣＬＫ分遅延しており、その分カウンタのカウント開始が遅れる。従って、前記設定値を一つずつ増加させて行き最初にＰＥＧ信号がＬｏｗになった設定値に対して前記遅延相当分６を加算して最終的な設定値ＬＯＤとすればよい。
実施の形態４．
図９にＤＥＮＡ信号および前記ノイズが除去された前記ＤＥＮＡ２信号から液晶パネルの解像度を弁別する解像度弁別回路５０の実施の形態について、その構成を示す。まず、ＤＥＮＡ信号の立下りエッジを検出するエッジ検出回路部１００の立下りエッジ検出出力ＥＤＧ１出力、ＤＥＮＡおよびＤＣＬＫが第一のカウンタ１０１に入力される。カウンタ１０１はＤＥＮＡが活性化（Ｈｉｇｈ）されるとＤＣＬＫのカウントを開始し、立下りエッジＥＤＧ１が入力すると停止し、第一のカウント値ＣＮＴ１をカウンタ値保持回路部１０２に出力する。また、カウンタ１０１に入力するＤＥＮＡが非活性（Ｌｏｗ）となると、リセットされ第一のカウント値出力ＣＮＴ１は零となる。カウント値保持回路部１０２はＤＥＮＡ信号の立下りエッジＥＤＧ１が入力されると、そのときのＣＮＴ１を保持すると同時に、保持しているカウント保持値ＭＴＮをＤＥＮＡパルス幅判別回路１０４に出力する。エッジ検出回路部１０３は、前記エッジ検出回路部１００と同様の回路で構成されており、ＤＥＮＡ２の立下りエッジを検出し、該エッジＥＤＧ２をＤＥＮＡパルス幅判別回路部１０４に出力する。ＤＥＮＡパルス幅判別回路部１０４には、前記ＥＤＧ２信号とＭＴＮ信号が入力し、前記ＥＤＧ２パルスが入力された時点におけるＭＴＮ値が予め定められた所定の閾値より大きいか、小さいかをＰＤＴ信号としてＥＤＧ２信号の立上りに同期して第二のカウンタ即ちアップダウンカウンタ１０５に出力する。アップダウンカウンタ１０５は、前記ＰＤＴ信号とＥＤＧ２信号を入力して、ＥＤＧ２信号の立上りエッジが入力される毎にそのカウントを増減させる４ビットのカウンタで、前記ＰＤＴ信号がＨｉｇｈの時はカウント値を増加しＬｏｗの時はカウント値を減少させる。また、アップダウンカウンタ１０５のカウント値ＣＮＴ２即ち第二のカウント値は、最小値０から最大値１５までであり、０から１５及び１５から０への循環（キャリーオーバ）は実行しない回路構成となっている。前記第二のカウント値ＣＮＴ２は、解像度判別回路１０６へ入力され、解像度判別回路１０６にて解像度が判別されて判別結果ＤＳＴとして出力される。該判別結果ＤＳＴは、図１で示したタイミングコントローラを構成するディジタル回路内、例えば前記タイミング制御回路４などで液晶パネル１０の水平解像度を規定する信号として使用される。
図９にＤＥＮＡ信号および前記ノイズが除去された前記ＤＥＮＡ２信号から液晶パネルの解像度を弁別する解像度弁別回路５０の実施の形態について、その構成を示す。まず、ＤＥＮＡ信号の立下りエッジを検出するエッジ検出回路部１００の立下りエッジ検出出力ＥＤＧ１出力、ＤＥＮＡおよびＤＣＬＫが第一のカウンタ１０１に入力される。カウンタ１０１はＤＥＮＡが活性化（Ｈｉｇｈ）されるとＤＣＬＫのカウントを開始し、立下りエッジＥＤＧ１が入力すると停止し、第一のカウント値ＣＮＴ１をカウンタ値保持回路部１０２に出力する。また、カウンタ１０１に入力するＤＥＮＡが非活性（Ｌｏｗ）となると、リセットされ第一のカウント値出力ＣＮＴ１は零となる。カウント値保持回路部１０２はＤＥＮＡ信号の立下りエッジＥＤＧ１が入力されると、そのときのＣＮＴ１を保持すると同時に、保持しているカウント保持値ＭＴＮをＤＥＮＡパルス幅判別回路１０４に出力する。エッジ検出回路部１０３は、前記エッジ検出回路部１００と同様の回路で構成されており、ＤＥＮＡ２の立下りエッジを検出し、該エッジＥＤＧ２をＤＥＮＡパルス幅判別回路部１０４に出力する。ＤＥＮＡパルス幅判別回路部１０４には、前記ＥＤＧ２信号とＭＴＮ信号が入力し、前記ＥＤＧ２パルスが入力された時点におけるＭＴＮ値が予め定められた所定の閾値より大きいか、小さいかをＰＤＴ信号としてＥＤＧ２信号の立上りに同期して第二のカウンタ即ちアップダウンカウンタ１０５に出力する。アップダウンカウンタ１０５は、前記ＰＤＴ信号とＥＤＧ２信号を入力して、ＥＤＧ２信号の立上りエッジが入力される毎にそのカウントを増減させる４ビットのカウンタで、前記ＰＤＴ信号がＨｉｇｈの時はカウント値を増加しＬｏｗの時はカウント値を減少させる。また、アップダウンカウンタ１０５のカウント値ＣＮＴ２即ち第二のカウント値は、最小値０から最大値１５までであり、０から１５及び１５から０への循環（キャリーオーバ）は実行しない回路構成となっている。前記第二のカウント値ＣＮＴ２は、解像度判別回路１０６へ入力され、解像度判別回路１０６にて解像度が判別されて判別結果ＤＳＴとして出力される。該判別結果ＤＳＴは、図１で示したタイミングコントローラを構成するディジタル回路内、例えば前記タイミング制御回路４などで液晶パネル１０の水平解像度を規定する信号として使用される。
次に図１０を用いて、前記解像度弁別回路５０のタイミング関係を詳細に説明する。図１０において、ＤＥＮＡ信号には、その活性化期間（Ｈｉｇｈ）にノイズが重畳され細いＬｏｗレベルのパルスが乗っているとする。その結果、エッジ検出回路部１００にて前記ノイズ由来の立下りエッジが検出され、本来のブランキング開始時より早くＥＤＧ１出力が検出さる（本実施の形態の例では２本の立下りエッジが検出されたとした）。その結果、ＭＴＮ出力は正規の値１０２４に続いて５００と２００が順次保持され、本来１０２４になるはずのブランキング期間においても３００が保持出力されることになる。
次に前記ブランキング期間にノイズが除去されたＤＥＮＡ２が立下るため、ＥＤＧ２信号が発生し、そのときのＭＴＮ値３００が所定の閾値、例えばＳＶＧＡとＸＧＡの水平解像度の中間の値９１２より小さいためＤＥＮＡパルス幅判別回路部１０４のパルス幅判別出力ＰＤＴの値はＥＤＧ２の立下りに同期してＬｏｗとなる。前述の様にアップダインカウンタ１０５は、ＥＤＧ２の立上りエッジに同期して入力されるカウンタであり、図１０の下部の拡大図で示した様に、ＥＤＧ２の立上りエッジ時は、未だＨｉｇｈであるのでカウント値は最大値１５のままである。
次に、上記で説明した水平周期の次の水平周期においてもＤＥＮＡ信号にノイズが重畳されたとすると、既に説明したタイミングと同様の結果を得るので、ここでは詳しい説明は省略するが、前周期と同様に前記ＰＤＴ出力はレベルＬｏｗのとなるので、ここでアップダインカウンタ１０５は、ＥＤＧ２の立上りエッジに同期して前記ＰＤＴ出力Ｌｏｗ読み込んでカウント値を１５から１４へと減算させる。常に即ち、一水平周期遅れてアップダウンカウンタ１０５にて増減処理がなされる。
前記アップダインカウンタ１０５のカウント値ＣＮＴ２は、解像度判別回路１０６へ入力され、所定の値（例えば７）より大きいか小さいかで解像度が判別されて判別結果ＤＳＴとして出力される。
ここで、本実施の形態５ではアップダウンカウンタとして４ビットのカウンタ（０から１５までカウント）を例に採って説明したが、回路を簡略化して例えば３ビット（０〜７）や、更に高いノイズ除去効果を得るため８ビット（０から２５５までカウント）カウンタなど自由の選択できる。
また、本実施の形態５では、アップダウンカウンタ回路１０５は、ＥＤＧ２の立上りに同期してカウントするとしたが、ＰＤＴ信号の変化タイミングとの競合が回避可能であれば立下りでカウントしてもよい。
以上説明したように、ノイズ除去されたＤＥＮＡ２信号を用いて、ＤＥＮＡの立下りエッジをカウントし、予め定められた所定の閾値（９１２）との大小を判別し、それをカウントすることによりノイズが重畳されても誤判別を起こす恐れのない解像度弁別回路５０を得ることができる。
さらに、複数の水平解像度の中から、入力する表示制御信号がどの解像度に該当するかを弁別する場合、弁別すべき解像度リストの夫々中間の値を前記所定の閾値とすればよい。
また、これまで説明した実施の形態１から４においては、遅延回路ブロック３１に採用した遅延素子としてＤ−ＦＦ回路を採用した例を示したが、遅延素子としてＤ−ＦＦでなければならない理由はなく、前記［特許文献３］や［特許文献３］でも例示されている複数段のインバータ回路を用いた遅延回路を採用しても良く、さらにはインバータ回路とＤ−ＦＦ回路の組み合わせでも良いことは言うまでも無い。
さらには、データイネーブル信号（ＤＥＮＡ）については、活性化時においてＨｉｇｈレベルであるとして上記説明を行ってきたが、活性化時のレベルは特にＨｉｇｈである必要はなく、Ｌｏｗアクティブの信号であってもよい。この場合、ＤＥＮＡ立上り検出部の論理回路構成を小修正すれば、上記実施の形態１から５にて適用可能となるのは明白である。
４ タイミング制御回路
５ タイミングコントローラ
６、４０、４１ ノイズ除去回路
７ 遅延回路
８ データイネーブル信号（ＤＥＮＡ）
９ 表示データ（ＤＡＴＡ）
１６ データイネーブル出力（ＤＥＮＡ２）
１７ ドットクロック（ＤＣＬＫ）
２１ ＤＥＮＡ立上り検出部
２２ ７入力ＡＮＤ回路部
２３、３３、４３ 水平画素数検出部
２４、３５ 初期状態検出部
２５ 初期化回路部
２６ カウントイネーブル回路部
２７、３２、１０１ カウンタ
２８ 反転バッファ
２９ ＡＮＤ回路
３０ ＡＮＤ回路
３１ 遅延回路ブロック
３４ 制御回路
５０ 解像度弁別回路
１００、１０３ エッジ検出回路部
１０２ カウンタ値保持回路部
１０４ ＤＥＮＡパルス幅判別回路
１０５ アップダウンカウンタ
１０６ 解像度判別回路
ＤＥＮＡ データイネーブル入力
ＤＣＬＫ ドットクロック
ＤＡＴＡ 表示データ
ＤＥＮＡ２ データイネーブル出力
ＰＥＧ 立上り検出出力
ＩＮＴ 初期化信号
ＥＮＶ カウント許可信号
ＣＮＴ、ＣＮＴ１、ＣＮＴ２ カウント出力
ＥＯＣ カウント停止信号
ＩＴＳ カウンタ初期状態信号
ＬＯＤ 規定値出力
ＥＤＧ１ ＤＥＮＡの立下りエッジ
ＥＤＧ２ ＤＥＮＡ２の立下りエッジ
ＭＴＮ カウント値保値
ＰＤＴ パルス幅判別出力
ＤＳＴ 解像度判別結果
５ タイミングコントローラ
６、４０、４１ ノイズ除去回路
７ 遅延回路
８ データイネーブル信号（ＤＥＮＡ）
９ 表示データ（ＤＡＴＡ）
１６ データイネーブル出力（ＤＥＮＡ２）
１７ ドットクロック（ＤＣＬＫ）
２１ ＤＥＮＡ立上り検出部
２２ ７入力ＡＮＤ回路部
２３、３３、４３ 水平画素数検出部
２４、３５ 初期状態検出部
２５ 初期化回路部
２６ カウントイネーブル回路部
２７、３２、１０１ カウンタ
２８ 反転バッファ
２９ ＡＮＤ回路
３０ ＡＮＤ回路
３１ 遅延回路ブロック
３４ 制御回路
５０ 解像度弁別回路
１００、１０３ エッジ検出回路部
１０２ カウンタ値保持回路部
１０４ ＤＥＮＡパルス幅判別回路
１０５ アップダウンカウンタ
１０６ 解像度判別回路
ＤＥＮＡ データイネーブル入力
ＤＣＬＫ ドットクロック
ＤＡＴＡ 表示データ
ＤＥＮＡ２ データイネーブル出力
ＰＥＧ 立上り検出出力
ＩＮＴ 初期化信号
ＥＮＶ カウント許可信号
ＣＮＴ、ＣＮＴ１、ＣＮＴ２ カウント出力
ＥＯＣ カウント停止信号
ＩＴＳ カウンタ初期状態信号
ＬＯＤ 規定値出力
ＥＤＧ１ ＤＥＮＡの立下りエッジ
ＥＤＧ２ ＤＥＮＡ２の立下りエッジ
ＭＴＮ カウント値保値
ＰＤＴ パルス幅判別出力
ＤＳＴ 解像度判別結果
Claims (9)
- マトリックス表示装置の表示制御信号のノイズ除去回路であって、
前記表示制御信号を入力し、該表示制御信号を順次遅延する複数段の遅延回路と、該複数段の遅延回路の出力の全てが同じ論理となった場合にのみ活性化検出信号を出力する論理回路から成る連続活性化検出部と、
前記マトリックス表示装置のドットクロック信号をカウントし、カウンタ初期化信号により初期化され、カウント許可信号によりカウントを実行するカウンタと、
該カウンタから出力されるカウント値を入力して、該カウント値が前記マトリックス表示装置の水平画素数に対応した所定の値に到達するとカウント停止信号を出力する水平画素数検出部と、
前記カウント停止信号を受けて前記活性化検出信号が非活性化時に、前記カウンタを初期化して前記カウント値が初期値となる前記カウンタ初期化信号を出力する初期化回路部と、
前記カウント値を入力して、該カウント値が前記初期値と等しいか否か検知し、等しい時に初期化状態信号を出力し、等しくない時には該信号を出力しない初期状態検出回路と、
前記活性化検出信号が活性状態かまたは前記初期化状態信号が非活性状態であって、かつ前記水平画素数検出部から入力する前記カウント停止信号が非活性状態の期間に前記カウント許可信号を前記カウンタに出力するカウントイネーブル回路部とを具備し、
前記カウンタが前記カウント許可信号の活性状態を受けて前記初期値からカウントを開始し、前記水平画素数に対応したカウント値分のカウントを終了後、前記カウンタ初期化信号によって前記カウンタを再び初期化するよう構成し、
前記初期化状態信号を用いてノイズが除去された表示制御信号を得ることを特徴とするノイズ除去回路。 - ノイズを除去する前記表示制御信号はデータイネーブル信号であることを特徴とする請求項１に記載の表示制御信号のノイズ除去回路。
- 前記複数段の遅延回路は２個ないし３０個のＤフリップフロップ回路で構成されていることを特徴とする請求項１または２に記載のノイズ除去回路。
- 前記カウンタは、アップカウンタ式であって、前記初期値は、零であることを特徴とする請求項１ないし３のいずれか一項に記載のノイズ除去回路。
- 前記カウンタは、ダウンカウンタ式であって、前記初期値は、マトリックス表示装置の水平画素数に対応した所定の値であることを特徴とする請求項１ないし３のいずれか一項に記載のノイズ除去回路。
- 前記水平画素数検出部のカウント停止信号および前記連続活性化検出部の前記活性化検出信号を入力する制御回路部をさらに備え、
該制御回路部の規定値出力を用いて前記水平画素数検出部に任意の水平画素数に対応した値を規定値として設定できるよう構成し、
前記制御回路部は、前記カウント停止信号が入力されると、前記活性化検出信号が非活性状態である場合は、前記規定値を増加させることを特徴とする請求項１ないし４のいずれか一項に記載のノイズ除去回路。 - 表示データ信号は、前記連続活性化検出部におけるノイズを除去する信号の遅延量と同等の遅延量を有する遅延回路を通過することを特徴とする請求項１ないし６のいずれか一項に記載のノイズ除去回路。
- 請求項２に記載のノイズ除去回路と、
前記データイネーブル信号波形のエッジから次のエッジ間のドットクロック数をカウントする第一のカウンタと、
該第一のカウンタの第一のカウント値を保持するカウント保持回路と、
前記ノイズ除去回路のデータイネーブル出力に同期して前記保持回路に保持された前記第一のカウント値が所定の閾値との大小を判別し、前記閾値より大であれば第二のカウント値を増加させ、閾値より小さければ前記第二のカウント値を減少させる第二のカウンタ回路と、を具備することを特徴とする解像度弁別回路。 - 請求項１ないし７のいずれか一項に記載のノイズ除去回路を用いたマトリックス表示装置。
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