KR0169618B1 - 스큐 보상 및 잡음을 제거하기 위한 영상신호 처리장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야 : 영상신호처리장치에서 발생되는 스큐를 보상하고, 동기신호의 유실로 인한 잡음을 제거하는 회로에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제 : 기록매체에 기록된 영상신호를 고속으로 재생시 동기신호가 정확히 입력되지 않을 때 이를 검출하여 스큐(Skew) 현상을 보상하고 잡음을 제거하기 위하여 디지탈적으로 영상신호를 처리하는 회로에 관한 것이다.

3. 발명의 해결방법의 요지 : 재생되는 영상신호를 디지탈 변환하여 라인 및 필드 메모리에 각각 저장한다. 그리고, 동기신호의 입력 상태를 검출하여 동기신호가 정상적으로 입력되지 않는 경우에 상기 라인 메모리에 저장된 데이타를 상기 필드 메모리의 입력으로 제공하여 비정상적인 수평 라인의 영상신호의 재생을 차단하여 잡음을 제거한다.

4. 발명의 중요한 용도 : 영상신호처리장치.

Description

스큐 보상 및 잡음을 제거하기 위한 영상신호 처리장치

제1도는 본 발명에 따른 영상신호 처리장치의 블럭도.

제2도는 본 발명에 따른 수평동기신호 판별 회로의 상세도.

제3도는 제2도에 도시된 수평동기신호 판별 회로의 동작을 설명하기 위한 동작 파형도.

본 발명은 영상신호를 재생하는 영상신호 처리장치에 관한 것으로, 특히 기록 매체애 기록된 영상신호를 고속으로 재생시에 발생되는 스큐(Skew) 현상을 보상하고 잡음을 제거하기 위하여 디지탈적으로 영상신호를 처리하는 회로에 관한 것이다.

현재, 가장 보편적인 영상신호 재생시스템은 자기기록테이프(이하 테이프라 칭함) 등과 같은 기록 매체에 기록된 영상신호를 픽업하여 재생하는 것이다. 이와 같은 기록매체에 기록된 영상신호는 자기 헤드로부터 픽업되어 재생되는 것이 일반적이며, 이러한 영상신호 처리시스템은 이 기술분야에서 이미 잘 알려져 있다. 일반적인 영상신호 처리시스템은 헤드로부터 픽업된 아날로그의 영상신호를 그대로 아날로그 신호로 처리하거나, 별도의 기능을 추가하기 위하여 디지탈적으로 처리하는 것이 대부분이다. 이러한, 영상신호 처리시스템은 자기기록 테이프 등에 기록된 정보를 고속으로 탐색하기 위한 탐색(Search) 기능을 가지고 있다.

표준 텔레비전의 영상신호를 기록하고 재생하는 영상신호 처리시스템에서 자기기록 테이프에 기록된 아날로그의 영상신호를 탐색시에는 회전자기 헤드(Rotary magnetic head)가 회전하면서 자기기록 테이프에 기록된 기수필드의 영상과 우수필드의 영상신호를 스위칭 스캔하여 재생한다. 이때, 표준 텔레비전의 영상신호는 우수필드와 기수필드의 동기신호가 약 0.5H(여기서 H는 수평기간)의 동기가 서로 다른 상태에서 오버랩 기록되어 있어, 이를 픽업하여 그대로 화면으로 재생하는 경우에는 화면이 기울어져 보이는 스큐(Skew)가 발생한다. 따라서, 통상의 영상신호를 재생하는 영상신호 처리시스템에는 우수필드에서 기수필드로 절환시 발생되는 0.5H 스큐를 보정하기 위한 보정회로가 별도로 부가되어 진다. 또한, 탐색시 동기신호의 유실로 인하여 잡음 등이 발생시 이를 제거하지 못하고 그대로 출력함으로써 잡음 보상을 할 수 없는 문제가 있었다.

따라서, 본 발명의 목적은 자기기록 매체에 기록된 영상신호를 고속으로 재생시 발생되는 스큐를 보상함과 동시에 보상된 동기신호로서 재생된 영상신호를 출력하여 잡음을 억제하는 회로를 제공함에 있다.

본 발명의 다른 목적은 탐색모드에서 자기 기록매체로부터 픽업되는 영상신호의 동기신호가 유실되더라도 이를 자동으로 보상하여 스큐를 보상함과 동시에 잡음을 제거하는 회로를 제공함에 있다.

본 발명의 또다른 목적은 자기 기록매체에 기록된 아날로그의 영상신호를 디지탈적으로 처리하여 양호한 화질을 재생할 수 있는 디지탈 탐색회로를 제공함에 있다.

상기의 목적을 달성하기 위한 본 발명은 스큐 보상 및 잡음을 제거하기 위한 영상신호 처리장치에 있어서, 클럭을 입력하여 의사 복합동기신호를 발생하는 동기신호 발생수단과, 수평동기신호의 제1논리 상태에 초기화되며 상기 수평동기신호의 제2논리 상태의 구간을 상기 클럭으로서 카운팅하여 미리 예정된 값 이상을 초과시에 보상된 수평동기신호를 발생함과 동시에 일 수평구간의 듀레이션을 갖는 보상제어신호를 출력하는 제어수단과, 입력되는 영상 데이타를 라인단위로 각각 저장하여 지연 출력하는 라인 메모리와, 입력되는 영상 데이타를 필드 단위로 각각 저장하여 지연 출력하는 필드 메모리와, 상기 영상 데이타가 입력되는 단자와 상기 라인 메모리의 입력단자 사이와 상기 라인 메모리의 출력단자와 상기 필드 메모리의 입력단자 사이에 각각 접속되어 상기 입력 영상 데이타를 상기 라인 메모리 및 필드 메모리로 각각 공급하여, 상기 보상 제어신호의 입력에 응답하여 상기 라인 메모리의 출력을 상기 라인 메모리의 입력원으로 피이드백함과 동시에 상기 필드 메모리의 입력원으로 제공하는 영상 데이타 보상 수단과, 상기 필드 메모리로부터 출력되는 영상 데이타를 아날로그의 영상신호로 변환하고, 상기 발생된 의사 복합동기신호에 동기하여 상기 아날로그의 영상신호를 출력하는 영상신호 출력수단을 포함하여 구성함을 특징으로 한다.

이하 본 발명에 따른 바람직한 일 실시예를 첨부한 도면들을 참조하여 상세하게 설명한다.

제1도는 본 발명에 따른 영상신호 처리장치의 블럭도로서, 입력되는 수평동기신호의 정상여부를 판별하는 회로와, 동기신호의 입력이 정상일 때 외부로부터 입력되는 아날로그의 영상신호를 디지탈 변환하여 라인 메모리(line memory) 및 필드 메모리(field memory)에 각각 라인 단위 및 필드 단위로 저장하도록 하며, 상기 판별된 수평동기신호가 비정상적으로 입력됨을 판별할 때 상기 라인 메모리에 저장된 수평 라인의 영상신호를 상기 필드 메모리에 저장시키는 구성을 가지고 스큐 및 동기 유실된 부분의 영상신호를 보정한다.

제2도는 본 발명에 따른 수평동기신호 판별회로의 상세도로서, 카운터 54, 낸드 게이트 56, 플립플롭 58 및 62와, 앤드 게이트 60을 포함하여 구성된다. 이러한 구성을 가지는 수평동기신호 판별회로는 약 63.5마이크로 초(μs)의 주기를 가지는 수평동기신호(15.75㎑)가 약 3마이크로 초 이상 지연되어 입력되는 경우를 검출하여 보상된 동기신호를 발생하는 것이다.

제3도는 제2도에 도시된 수평동기신호 판별회로의 동작을 설명하기 위한 동작 파형도이다.

지금, 회전 가지 헤드(도시하지 않았음)를 통하여 자기 기록매체로부터 픽업되는 아날로그의 복합영상신호 ACVSi가 입력되면, 이는 저역 통과 필터(이하 LPF라 칭함) 14와 대역 통과 필터(이하 BPF라 칭함) 16 및 동기 분리기 18의 입력단자로 각각 공급된다. 상기 LPF 14는 상기 복합영상 신호 ACVSi를 저역 통과 필터링하여 휘도 신호 Yi만을 출력한다. 상기 분리된 휘도 신호 Yi는 상기 LPF 14의 출력단자에 접속된 제1아날로그 디지탈 변환기(Analog to digital converter)(이하 ADC라 칭함) 22에 입력된다. 또한, BPF 16은 입력된 복합영상신호 ACVSi를 대역 통과 필터링하여 색신호 Ci만을 분리 출력하며, 상기 분리된 색신호 Ci는 색차 분리기 20에 공급된다. 이러한 LPF 14와 BPF 16들은 이 기술 분야에서 범용적으로 사용되는 크로마 및 휘도신호를 분리하기 위한 필터들을 그대로 이용할 수 있다. 그리고, 동기 분리기 18은 상기 복합영상신호 ACVSi를 복합동기신호(여기서는 수평동기신호) CS와 영상신호로 분리한다. 상기 분리된 복합동기신호 CS는 제어기 46으로 공급된다.

상기 LPF 14의 출력단자에 접속된 제1ADC 22는 상기와 같이 분리되어지는 휘도신호 Yi를 샘플링 클럭 SK에 의해 디지탈의 신호로 변환하여 스위치 34 및 38의 노말단자 N으로 각각 공급한다. 또한, 색차 분리기 20은 상기 분리된 색신호 Ci를 색차신호 R-Y 및 B-Y로 분리하여 이를 제2ADC 24의 입력원으로 제공한다. 상기 색차 분리기 20의 출력단자에 접속된 제2ADC 22는 상기 색차신호 R-Y 및 B-Y를 상기 샘플링 클럭 SK의 입력에 응답하여 디지탈의 신호로 변환한다. 상기 디지탈 신호로 변환된 색차신호는 스위치 36 및 40의 노말 단자 N으로 공급한다. 여기서, 상기 샘플링 클럭 SK는 후술하는 제어기 46으로부터 출력되는 신호로서 나이키스트 정리를 만족하는 주파수이다.

따라서, 영상신호 처리장치가 탐색모드로 동작되어 자기 기록 매체로부터 복합영상신호 ACVSi가 고속으로 재생되면 스위치 34, 38의 노말단자 N으로는 디지탈로 변환된 휘도신호가 공급되고, 스위치 36 및 40의 노말단자 N으로는 디지탈 변환된 색차신호가 입력됨을 알 수 있다. 이때, 상기 스위치들 36~40은 초기 노말 단자 N으로 스위칭된 상태를 유지하여 영상신호의 수평 라인의 휘도신호 데이타와 색차신호 데이타를 각각의 공통 단자 C로 연결하여 출력한다.

그러므로, 제1 및 제 2라인 메모리 26과 28 각각은 제1 및 제2 ADC 22 및 24로부터 각각 출력되는 휘도신호의 데이타와 색차신호의 데이타를 라인 단위로 내부의 저장 영역에 저장함으로써 상기 제1 및 제2라인 메모리 26과 28은 각각 휘도신호 및 색차신호의 데이타를 라인단위로 지연 출력함을 알 수 있다. 또한, 상기 스위치 38 및 40의 공통 단자 C에 접속된 제1 및 제2필드 메모리 30, 32들도 상기 디지탈 변환된 휘도신호와 색차신호를 각각 필드 단위로 내부의 저장 영역에 저장 출력함으로써 필드단위로 지연 출력됨을 알 수 있다. 상기 제1, 제2필드 메모리 30, 32의 기록 및 독출의 동작은 후술하는 제어기 46에 의해 제어되며, 이는 후술하는 설명에 의해 자명해 질 것이다.

상기 제1도에 도시된 제어기 46은 외부에서 발생된 의사 수직동기신호 PHVS와 소정 주파수를 갖는 외부클럭 ECLK과 전술한 동기 분리기 18로부터 분리 출력되는 복합동기신호 CS를 입력한다. 상기 제어기 46은 상기와 같은 신호들의 입력에 응답하여 아날로그 신호를 디지탈의 신호로 변환하기 우한 샘플링 클럭 SK를 상기 제1, 제2 ADC 22, 24에 공급하고, 서브 캐리어(sub-carrier) SC를 엔코더 50으로 출력한다.

또한, 상기 제어기 46은 동기 분리기 18로부터 공급되는 복합동기신호 CS내의 수평동기신호의 유무를 판별한다. 그리고, 상기 제어기 46은 상기 판별 결과에 대응한 보상제어신호 SWP를 전술한 스위치 34~40의 제어단자에 공급한다. 상기 제어기 46은 동기 분리기 18로부터 출력되는 복합동기신호 CS내의 수평동기신호의 에러 유무를 판단하기 위한 수평동기신호 판별 회로를 내장하고 있는데 이를 살피면 제2도와 같다.

동기 분리기 18로부터 제3도의 3A와 같은 복합동기신호 CS내의 수평동기신호가 출력되면, 제2도에 도시된 카운터 54와 플립플롭 62는 수평동기신호의 제1논리 상태, 예를 들면, 수평동기신호의 논리가 로우의 상태로 될 때마다 초기화(Reset)[제3도에서 R은 리세트(Reset point) 시점, RR는 리세트 해제(Reset release) 시점 EP는 에레점(Error point)]된다. 그리고, 상기 복합동기신호 CS내의 수평동기신호의 논리가 제2논리 상태, 예를 들면, 논리 하이의 상태로 변화될 때 리세트가 해제되도록 되어 있다.

상기 카운터 54의 클리어 단자 CLR는 복합동기신호 CS를 일측의 입력단자로 입력하고 타측의 입력단자로 동기 에러 검출신호를 입력하는 앤드 게이트 60의 출력단자에 접속되어 있다. 따라서, 상기 카운터 54는 복합동기신호 CS내의 매 수평동기신호의 귀선 기간마다 리세트되어 초기화된 후 하나의 수평동기신호의 주기를 외부의 클럭 ECLK으로서 카운팅하게 됨을 알 수 있다. 이때, 상기 카운터 54를 6비트 2진 카운터라 하고, 외부의 클럭 ECLK를 약 1메가헬츠(㎒)라고 가정할 경우, 제1도의 동기 분리기 18로부터 출력되는 복합동기신호 CS내의 수평동기신호가 정상적으로 발생될 경우 상기 카운터 54의 출력단자 Q2~Q5들 모두가 하이로 출력되는 상태는 발생되지 않는다.

따라서 복합동기신호 CS가 정상적으로 입력되면 상기 카운터 54의 출력단자 Q2~Q5에 접속된 디코더 즉, 낸드 게이트 56의 출력은 항상 논리 하이 상태로 출력된다. 상기 낸드 게이트 56의 출력을 지연하는 플립플롭 58의 출력도 하이상태를 유지하게 되고, 이로 인하여 앤드 게이트 60은 동기 분리기 18로부터 출력되는 복합동기신호 CS를 그대로 게이팅하여 출력한다. 또한, 상기의 플립플롭 62는 초기화된 상태를 유지함으로써 제3도 3F와 같이 로우의 상태를 유지한다.

만약, 동기 분리기 18로부터 출력되는 복합동기신호 CS내의 수평동기신호가 제1논리 상태에서 제2논리 상태로 천이된 후 일 수평 라인(1H) 기간내에 차기의 수평동기신호가 발생되지 않으면 카운터 54의 리세트의 동작이 실행되지 않는다. 따라서, 상기 카운터 54는 계속해서 외부클럭 ECLK를 카운팅하므로써 출력단자 Q2~Q5의 출력은 모두 하이로 천이 된다. 즉, 일수평기간(약 63.5마이크로 초)내에 수평동기신호가 입력되지 않으면(제3도 3A의 EP) 상기 카운터 54의 출력단자 Q2~Q5로부터는 모두 하이의 신호가 출력되므로써 낸드 게이트 56의 출력이 제3도의 3C와 같이 논리 로우로 변화되는 에러검출신호를 발생한다.

상기 낸드 게이트 56으로부터 제3도 3C와 같이 발생된 에러 검출신호는 D형 플립플롭 58에 의해 제3도 3D와 같이 외부클럭 ECLK의 1주기 동안 지연되어 앤드 게이트 60의 일측노드 및 D형 플립플롭 62의 클럭단자 CLK로 공급된다. 따라서, 동기 분리기 18의 출력과 상기 플립플롭 58의 출력을 논리곱하여 출력하는 앤드 게이트 60은 제3도 3E와 같이 보상된 복합동기신호 CCS을 출력하게됨을 알 수 있다. 즉, 외부의 영향 혹은 전술한 바와 같은 원인에 의해 수평동기신호가 정확히 입력되지 않아도 상기 앤드 게이트 60은 상기 제2도와 같은 동작에 의해 보상된 동기신호를 발생하게 된다. 이와 같이 보상된 수평동기신호 CCS는 제1, 제2필드 메모리 30의 기록 어드레스를 발생시키는데 이용된다.

한편, 제2도의 플립플롭 62는 플립플롭 58의 출력이 로우에서 하이로 변화하는 상승에지에 응답하여 논리 하이레벨로 변화되는 보상제어신호 SWP를 제3도 3F와 같이 출력한다. 상기의 하이상태의 보상제어신호 SWP는 다음의 수평동기신호가 정상적으로 입력될 때까지 유지되며, 이는 곧 전술한 제1도의 스위치 34~40의 스위칭 제어신호로 공급된다. 상기 제어기 46으로부터 출력되는 보상제어신호 SWP를 입력하는 스위치 34~40들은 하이상태의 보상제어신호 SWP에 응답하여 각각 노말 단자 N에서 스위칭단자 S로 모드 절환 된다.

따라서, 전술한 바와 같은 원인에 의해 복합동기신호가 비정상적으로 입력되면 제1, 제2필드 메모리 30, 32들 각각은 제1 및 제2라인 메모리 26, 28로부터 지연 출력되는 휘도신호와 색차신호들을 각각 입력하게됨을 알 수 있다. 또한, 상기 제1 및 제2라인 메모리 26, 28들은 스위치 38, 40을 통하여 피이드-백(Free back)되는 휘도신호와 색차신호를 재입력하여 지연 출력하게 된다. 그러므로, 동기 분리기 18로부터 출력되는 동기신호 CS가 정상적이지 않을 경우에는 제1, 제2필드 메모리 30, 32로 입력되는 영상 데이타는 현재의 수평 라인의 영상 데이타가 아니라 1라인 지연된 데이타가 입력됨을 알 수 있다.

상기와 같은 동작에 의해 영상신호의 매 수평 라인 마다 수평동기신호가 정상적으로 삽입된 경우에는 현재 수평 라인의 영상 데이타가 유효한 데이타로 판단되어서 제1, 제2필드 메모리 30,32로 공급되는 것을 알 수 있고, 수평동기신호의 입력이 약 3마이크로 초 이상 지연 입력되면 현재의 동기신호를 잡음 등의 신호로 판단하여 이전에 기록된 수평 라인의 데이타를 제1, 제2필드 메모리 30, 32로 공급함을 알 수 있다. 따라서, 수평동기신호의 불일치에 의한 잡음을 제거할 수 있게됨을 알 수 있다.

한편, 상기와 같이 동기 분리기 18로부터 출력되는 복합동기신호 CS의 에러를 검출하여 동기신호의 보상을 실행하고, 수평동기신호의 에러에 의한 영상신호의 잡음을 제거하여 제1, 제2필드 메모리 30, 32로 영상 데이타를 공급하도록 제어하는 제어기 46은 필드 메모리의 기록 및 독출을 제어한다. 이러한 필드 메모리의 기록 제어 및 독출 제어는 일반적인 방법과 동일하게 복합동기신호 CS에 동기 하여 기록 및 독출 어드레스(write and read address)를 발생시켜 실행한다. 만약, 수평동기신호가 유실되면, 본 발명은 제2도의 회로에 의해 보상된 동기신호를 이용하여 기록 및 독출 어드레스를 발생시켜 기록 및 독출 동작을 제어한다.

상기 제1, 제2 필드 메모리 30, 32로부터 출력되는 휘도신호의 데이타와 색차신호의 데이타는 각각의 출력단자에 접속된 제1 DAC(Digital to Analong Converter) 42와 제2 DAC 44의 입력단으로 공급된다. 상기 제1, 제2DAC 42, 44들 각각은 입력된 디지탈의 휘도신호와 색차신호를 각각 아날로그의 신호로 변환하여 휘도신호 Yo와 색차신호 Co(R-Y, B-Y)를 각각 엔코더 50으로 출력한다.

상기 엔코더 50은 상기의 휘도신호 Yo와 색차신호 Co를 외부로부터 입력되는 의사 복합동기신호 PCS에 동기하여 엔코딩된 복합영상신호 ACVSo를 출력한다. 이때, 상기 외부의 의사 복합동기신호 PCS는 동기신호 발생기 48로부터 출력되며, 상기 동기신호 발생기 48은 외부클럭 ECLK의 입력에 응답하여 의사 복합동기신호 PCS를 의사적으로 발생하는 회로로서 범용적인 회로를 이용하여 제작할 수 있다.

상술한 바와 같이 본 발명은 영상 기록 재생 시스템의 자기기록매체로부터 재생되는 영상신호를 서치시에 동기신호의 유실로 인한 스큐를 방지함으로써 화질의 열화를 제거할 수 있는 이점이 있게된다.

Claims (4)

1. 스큐 보상 및 잡음을 제거하기 위한 영상신호 처리장치에 있어서, 클럭을 입력하여 의사 복합동기신호를 발생하는 동기신호 발생수단과, 수평동기신호의 제1논리 상태에 초기화되며 상기 수평동기신호의 제2논리 상태의 구간을 상기 클럭으로서 카운팅하여 미리 예정된 값 이상을 초과시에 보상된 수평동기신호를 발생함과 동시에 일 수평구간의 듀레이션을 갖는 보상제어신호를 출력하는 제어수단과, 입력되는 영상 데이타를 라인단위로 각각 저장하여 지연 출력하는 라인 메모리와, 입력되는 영상 데이타를 필드 단위로 각각 저장하여 지연 출력하는 필드 메모리와, 상기 영상 데이타가 입력되는 단자와 상기 라인 메모리의 입력단자 사이와 상기 라인 메모리의 출력단자와 상기 필드 메모리의 입력단자 사이에 각각 접속되어 상기 입력 영상 데이타를 상기 라인 메모리 및 필드 메모리로 각각 공급하여, 상기 보상 제어신호의 입력에 응답하여 상기 라인 메모리의 출력을 상기 라인 메모리의 입력원으로 피이드백함과 동시에 상기 필드 메모리의 입력원으로 제공하는 영상 데이타 보상 수단과, 상기 필드 메모리로부터 출력되는 영상 데이타를 아날로그의 영상신호로 변환하고, 상기 발생된 의사 복합동기신호에 동기하여 상기 아날로그의 영상신호를 출력하는 영상신호 출력수단을 포함하여 구성함을 특징으로하는 스큐 보상 및 잡음을 제거하기 위한 영상신호 처리장치.
2. 제1항에 있어서, 기록 매체로부터 재생되는 아날로그의 복합영상신호로부터 수평동기신호와 영상신호를 분리하여 출력하는 분리수단과, 상기 분리된 영상신호를 디지탈의 신호로 변환하여 상기 라인 메모리 및 필드 메모리에 각각 공급하는 디지탈 변환수단을 더 포함함을 특징으로하는 스큐 보상 및 잡음을 제거하기 위한 영상신호 처리장치.
3. 제2항에 있어서, 상기 제어수단은 수평동기신호의 제1논리 상태에 초기화되며, 상기 클럭으로 상기 수평동기신호의 제2논리 상태의 입력 구간을 카운팅하는 카운팅 수단과, 상기 카운팅 수단으로부터 출력되는 카운팅 데이타의 값이 미리 설정된 값 이상일 때 응답하여 에러검출신호를 발생하는 디코딩 수단과, 상기 디코딩 수단으로부터 출력되는 에러검출신호를 지연하는 지연 수단과, 상기 수평동기신호와 상기 지연 수단의 출력을 논리조합하여 보상된 수평동기신호를 발생하는 수단과, 상기 수평동기신호의 제1논리상태에 초기화되며, 상기 지연 수단의 출력에 응답하여 보상제어신호를 발생하는 보상제어신호 발생수단을 포함 함을 특징으로하는 스큐 보상 및 잡음을 제거하기 위한 영상신호 처리장치.
4. 스큐 보상 및 잡음을 제거하기 위한 영상신호 처리장치에 있어서, 기록 매체로부터 재생되는 복합영상신호로부터 수평동기신호와 영상신호를 분리하여 출력하는 분리수단과, 상기 분리된 영상신호를 디지탈로 변환하는 변환수단과, 입력되는 영상신호를 라인 단위로 지연하여 출력하는 수평 라인 지연 수단과, 소정의 제어에 응답하여 입력되는 영상신호를 필드 메모리하여 필드 단위로 지연하여 출력하는 필드 메모리 수단과, 클럭을 입력하여 의사동기신호를 발생하는 동기신호 발생수단과, 상기 분리된 수평동기신호의 제1논리 상태에 초기화되며, 상기 수평동기신호의 제2논리 상태의 구간을 상기 클럭으로부터 카운팅하여 미리 예정된 값 이상을 초과시에 보상된 수평동기신호를 발생함과 동시에 일수평구간의 듀레이션을 갖는 스위칭 제어신호를 출력하는 제어수단과, 상기 변환수단 및 상기 수평 라인 지연 수단의 사이와 상기 수평 라인 지연 수단 및 필드 메모리 수단의 사이에 각각 접속되어 상기 분리된 영상신호를 상기 수평 라인 지연 수단 및 필드 메모리의 입력으로 제공하며, 스위칭 제어신호에 응답하여 상기 수평 라인 지연 수단에 저장된 영상신호를 상기 필드 메모리 수단에 제공함과 동시에 상기 수평 라인 지연 수단으로 피이드백하는 영상신호 경로 변환 수단과, 상기 필드 메모리 수단으로부터 출력되는 영상신호를 아날로그의 영상신호로 변환하고, 상기 발생된 의사 수평동기신호에 동기하여 출력하는 영상신호 출력수단으로 구성함을 특징으로하는 스큐 보상 및 잡음을 제거하기 위한 영상신호 처리장치.