JPH10301544A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】プロセッサ側からのデータイネーブル信号とド
ットクロックとに応じてＬＣＤ駆動のための各種制御信
号を生成でき、データイネーブル信号の期間の変動に影
響を受け難い液晶表示装置を提供する。 【解決手段】ドットクロックとデータイネーブル信号と
を受けて駆動信号を生成する液晶表示装置において、デ
ータイネーブル信号の前縁を検出する検出回路２１と、
検出信号に応じてリセットされてデータイネーブル信号
の前縁から次の同信号の前縁までの期間のドットクロッ
クをカウントするカウンタ２４と、これがリセットされ
る手前でカウント値を記憶するレジスタ２６と、これと
カウンタのカウント値の一致を検出する一致検出回路２
７と、一致検出信号に応じてデータイネーブル信号が発
生しない期間においてのみカウンタをリセットするリセ
ット信号を発生するリセット信号発生回路とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、液晶表示装置に
関し、詳しくは、プログラムによる表示モードの設定に
応じて発生するプロセッサ側からのデータイネーブル信
号（ＤＥ）とドットクロック（ＤＣＬＫ）とに応じて水
平表示スタートの駆動パルス（ＨＳＰ）を初めとして、
ＬＣＤパネル駆動のための各種制御信号を生成すること
が容易にでき、データイネーブル信号の期間の変動が表
示画面に影響を与えないような液晶表示装置に関する。

【０００２】

【従来の技術】近年、コンピュータの表示装置として、
ＣＲＴディスプレイとともにカラー液晶表示装置（ＬＣ
Ｄ）が一般化されているが、この種のＬＣＤにあって
は、ＬＣＤパネルの電極駆動回路に水平表示スタートの
駆動パルス等の駆動信号と表示データとを送出する表示
制御回路が内蔵されている。この表示制御回路は、パー
ソナルコンピュータ本体に内蔵されたプロセッサ（ある
いはメインコントローラ）からバス等を介して表示デー
タ（ＤＡＴＡ）とともに、表示データが有意であること
を示すデータイネーブル信号とドットクロック、水平同
期信号（ＨSYC）、そして垂直同期信号（ＶSYC）等を受
けて水平表示スタートの駆動パルス等の駆動信号を生成
する。この種の表示制御回路としては、例えば、特開平
８−１６０９２２号を挙げることができる。ところで、
先のデータイネーブル信号は、水平同期信号がＨＩＧＨ
レベル（以下“Ｈ”）の期間の間（水平同期信号と水平
同期信号の間の輝度信号の期間）、表示モードに応じて
そのドットクロック数に対応する期間だけ有意になる信
号であり、例えば、この期間の間“Ｈ”になる。このデ
ータイネーブル信号に応じて表示データがドットクロッ
クとともに走査の線順次に表示制御回路に供給される。

【０００３】

【発明が解決しようとする課題】この種の表示制御回路
は、配線数や端子数が増加する傾向にある。また、水平
走査周波数が高くなるにつれてドットクロックの周波数
も高くなり、配線数の増加がクロストークやＳ／Ｎ比の
低下をまねく。このようなことかから、配線の低減のた
めに、水平同期信号，垂直同期信号を受けることなく、
データイネーブル信号ＤＥとドットクロックＤＣＬＫの
みにより、水平表示スタートの駆動パルス（ＨＳＰ）を
はじめとする各種制御信号を生成することが考えられて
いる。

【０００４】このような考え方に近いものが、先の特開
平８−１６０９２２号に示される表示制御回路である。
これは、スタートパルス発生回路を表示制御回路に内蔵
させて、データイネーブル信号とドットクロック、水平
同期信号（ＨSYC）、そして垂直同期信号（ＶSYC）を受
けて水平、垂直のスタートパルス等を生成する。この回
路では、水平のスタートパルスに基づいて水平表示スタ
ートの駆動パルス等の駆動信号を生成しているが、この
回路における水平スタートパルスの生成がデータイネー
ブル信号とドットクロックに応じて行われている。その
ためにデータイネーブル信号が断線等で消失した場合に
は、水平スタートパルスが生成できない。そこで、水平
表示スタートの駆動パルスも発生できなくなる。この問
題を解決するために、この回路では、１つ前に発生した
水平スタートパルスのタイミングでドットクロック計数
回路の計数値を記憶しておき、次のドットクロック計数
回路の計数値と記憶した計数値との一致を採ってドット
クロック計数回路をリセットするようにしている。この
ようにすることでデータイネーブル信号がなくても、ド
ットクロックを記憶した計数値まで計数させて自己リセ
ットすることができる。これにより、断線前のドットク
ロック計数回路の値を記憶値としてドットクロック計数
回路を循環的に計数させて、このドットクロック計数回
路の計数値に応じて水平表示スタートの駆動パルスを生
成している。

【０００５】しかし、このような回路では、安全性を確
保するためにドットクロック計数回路のリセットを二重
に行っているため、表示画面にジッタが発生する問題が
生じる。すなわち、一致検出回路により記憶値と現在値
との一致を採ってリセット信号を発生させ、これとは別
に水平スタートパルスによりリセット信号を発生させて
ドットクロック計数回路を二重にリセットしている。そ
こで、このような二重化をすると、データイネーブル信
号の期間が正確なものではないので水平同期信号ほど正
確なタイミングを採り難く、水平表示スタートの駆動パ
ルスの発生タイミングが狂って表示画面にジッタが発生
して表示が乱れる問題がある。さらに、従来から水平同
期信号は、データイネーブル信号がない期間においても
発生させていて、ＬＣＤパネル側のドライブ回路は、通
常、データイネーブル信号の有無とは関係なしに、水平
表示スタートの駆動パルスを所定の周期で受けて動作す
るようになっている。そのため、データイネーブル信号
についての線の断線とは関係なしにデータイネーブル信
号がない期間においても水平表示スタートの駆動パルス
を発生させることが必要になる。この発明の目的は、こ
のような問題点を解決するものであって、プログラムに
よる表示モードの設定に応じて発生するプロセッサ側か
らのデータイネーブル信号とドットクロックとに応じて
水平表示スタートの駆動パルスを初めとして、ＬＣＤ駆
動のための各種制御信号を生成することが容易にでき、
データイネーブル信号の期間の変動が表示画面に影響を
与えない液晶表示装置を提供することにある。

【０００６】

【課題を解決するための手段】このような目的を達成す
るためのこの発明の液晶表示装置の特徴は、ドットクロ
ックと、表示データとともに発生するデータイネーブル
信号とを受けて液晶表示パネルに対する駆動信号を生成
する液晶表示装置において、データイネーブル信号の前
縁を検出する検出回路と、この検出回路の検出信号に応
じてリセットされてデータイネーブル信号の前縁から次
に発生するデータイネーブル信号の前縁までの期間にお
けるドットクロックをカウントするカウンタと、このカ
ウンタがリセットされる手前でこのカウンタのカウント
値を記憶するレジスタと、このレジスタのカウント値と
カウンタのカウント値との一致を検出する一致検出回路
と、この一致検出回路の一致検出信号に応じてデータイ
ネーブル信号が発生しない期間（この期間は表示データ
によるある画面表示が終了して次の画面表示までの間の
期間であって、データイネーブル信号が一時的に無意と
なり存在しない期間、例えば、“Ｈ”有意でＬＯＷレベ
ル（以下“Ｌ”）になり、再び“Ｈ”になるときの、
“Ｌ”の期間ではない。）においてのみカウンタをリセ
ットするリセット信号を発生するリセット信号発生回路
とを備えていて、カウンタのカウント値に応じて水平表
示スタートの駆動パルスが生成されるものである。

【０００７】

【発明の実施の形態】このように、一致検出回路の一致
検出信号に応じてデータイネーブル信号が発生しない期
間にカウンタをリセットするリセット信号発生回路を設
けることにより、データイネーブル信号が発生しない期
間においてもレジスタに記憶されたカウント値に応じて
一致検出がなされ、リセット信号発生回路によりカウン
タをリセットすることができる。これによりデータイネ
ーブル信号が発生していない期間、言い換えれば、ある
画面表示期間が終了してから次の画面表示が開始される
までの間の期間においてもの水平表示スタートの駆動パ
ルスを生成することができる。したがって、データイネ
ーブル信号が発生していないことにより画面が乱れるこ
ともなく、また、ＬＣＤパネル側は、従来の駆動回路を
そのまま使用することができる。

【０００８】さらに、リセット信号発生回路は、データ
イネーブル信号が発生しない期間にのみリセットパルス
を発生するので、データイネーブル信号の前縁を検出す
る検出回路の検出信号との重複するリセットがない。そ
のため表示画面にジッタが発生しない。なお、前記の構
成に従えば、ＬＣＤ画面の表示ドット数よりも若干小さ
い表示モードのときにも、外側が黒枠表示になって、安
定な画面表示を行うことができる。

【０００９】

【実施例】図１は、この発明の液晶表示装置を適用した
一実施例のブロック図、図２は、図１の回路の動作を説
明するタイミングチャート、図３は、この発明の液晶表
示装置を適用した他の実施例のブロック図である。１０
は、ＬＣＤであって、１は、そのＬＣＤ表示制御回路で
ある。ＬＣＤ表示制御回路１は、水平表示制御回路２、
垂直表示制御回路３とからなり、ＬＣＤパネル４を駆動
する。ＬＣＤパネル４は、ソースドライバ（水平電極駆
動回路）４１とゲートドライバ（垂直電極駆動回路）４
２、そして液晶パネル部４３とからなる。水平表示制御
回路２は、水平表示スタートの駆動パルスＨＳＰと水平
クロックＨＣＫ、データラッチパルスＤＬＰ、表示デー
タＨＤＡＴＡ等をソースドライバ４１に送出する。ソー
スドライバ４１は、これら信号を受けて水平クロックＨ
ＣＫに応じて表示データＨＤＡＴＡを１水平ライン分受
けて、内部レジスタにセットし、データラッチパルスＤ
ＬＰに応じて内部レジスタのデータを各表示水平ドット
に対応してパラレルにドライバに出力することで各デー
タ電極を駆動する。

【００１０】ゲートドライバ４２は、各種駆動制御信号
発生回路３０（後述）から発生する垂直スタートの駆動
パルスＶＳＰと、垂直クロックＶＣＫとを受けて、垂直
スタートの駆動パルスＶＳＰをシフトレジスタにセット
して垂直クロックＶＣＫに応じてそれを順次シフトする
ことで垂直電極を１本づつ順次駆動していく。ＬＣＤ表
示制御回路１は、パーソナルコンピュータ本体に内蔵さ
れたプロセッサ（あるいはメインコントローラ）側から
バス５を介して表示のためのデータＤＡＴＡ（例えば１
８ビットシリアル）とデータイネーブル信号ＤＥとドッ
トクロックＤＣＬＫとを受ける。なお、１８ビットのデ
ータは、カラーＬＣＤの場合に、Ｒ，Ｇ，Ｂの各色別の
輝度データを６ビットとして約２６０００色を表示する
場合である。これらの信号は、水平表示制御回路２に入
力される。水平表示制御回路２は、データイネーブル信
号ＤＥの立上がり検出回路２１と、遅延回路２２、ＯＲ
ゲート２３と、水平カウンタ２４、デコーダ２５、レジ
スタ２６、一致検出回路２７、ＡＮＤゲート２８、イン
バータ２９、各種駆動制御信号発生回路３０、遅延回路
３１、そして１８ビット×２ビットパラレルデータ変換
部３２とからなる。

【００１１】ドットクロックＤＣＬＫは、表示モードに
応じた水平走査周波数により決定される周期のパルスで
あって、通常、そのディーティ比が５０％のパルスであ
る。例えば、８００×６００ドットの場合では、データ
イネーブル信号ＤＥが“Ｈ”の期間に８００ドット分の
ドットクロックが発生する周期を持っている。６４０×
４８０では、それが６４０ドットになる。このドットク
ロックＤＣＬＫは、端子２０ａから水平カウンタ２４と
遅延回路２２に入力される。水平カウンタ２４は、ドッ
トクロックＤＣＬＫをリセットされるまでカウントし、
リセットされた後に再びカウントする。

【００１２】データイネーブル信号ＤＥは、図２（ａ）
に示す信号であり、端子２０ｂを経て立上がり検出回路
２１に入力される。検出回路２１は、その立ち上がりを
検出して検出パルスＤＥ’を発生する（図２（ｂ）参
照）。検出パルスＤＥ’は、遅延回路２２に入力され
る。遅延回路２２は、一方の入力に受けたドットクロッ
クＤＣＬＫに応じてこの検出パルスＤＥ’をあらかじめ
設定されたドット数分（図２（ｃ）の遅延量Ｄ参照）遅
延させる。その遅延出力パルスＤＤＥ’は、ＯＲゲート
２３を経て水平カウンタ２４のリセット端子Ｒにリセッ
トパルスＲＳＴとして入力される。これにより水平カウ
ンタ２４の値がリセットされる。また、遅延出力パルス
ＤＤＥ’は、レジスタ２６の端子Ｌにロード信号として
入力され、水平カウンタ２４のカウント値のラッチ信号
になる。その結果、リセットされる手前で水平カウンタ
２４のカウント値がレジスタ２６に記憶される。

【００１３】水平カウンタ２４は、Ｎビットであり、そ
の所定の桁位置出力がデコーダ２５と各種駆動制御信号
発生回路３０とに加えられる。さらに全桁位置の出力が
レジスタ２６と一致検出回路２７とに送出される。デコ
ーダ２５からは水平表示スタートの駆動パルスＨＳＰが
出力され、ソースドライバ４１に送出される。なお、デ
コーダ２５は、水平カウンタ２４の桁出力の論理積条件
によって、例えば、リセットから５ドットクロック分、
水平カウンタ２４がドットクロックＤＣＬＫをカウント
したときに水平スタートの駆動パルスＨＳＰを発生す
る。各種駆動制御信号発生回路３０もデコーダ２５と同
様なデコーダと論理回路とからなり、ドットクロックＤ
ＣＬＫと水平カウンタ２４のカウント値とを受けて水平
クロックＨＣＫとラッチパルスＤＬＰとを生成し、これ
らをソースドライバ４１に送出する。また、各種駆動制
御信号発生回路３０は、垂直スタートの駆動パルスＶＳ
Ｐと垂直クロックＶＣＫとを生成してゲートドライバ４
２に送出する。

【００１４】レジスタ２６は、図２（ｃ）に示す遅延出
力パルスＤＤＥ’に応じて水平カウンタ２４のカウント
値Ｔ、あるいはＴ＋αを記憶する（図２（ｄ）参照）。
なお、カウント値Ｔは、データイネーブル信号ＤＥの標
準的な期間に対応してのカウント値であり、カウント値
Ｔ＋αは、この期間が延びた場合のカウント値である。
一致検出回路２７は、現在の水平カウンタ２４の１つ手
前のカウント値と現在のカウント値との一致検出をす
る。１つ手前のカウント値は、１つ前の遅延出力パルス
ＤＤＥ’のタイミングでレジスタ２６に記憶されたカウ
ント値である。これらが一致したときに一致検出回路２
７は一致検出信号ＨＲＳＴを発生する（図２（ｅ）参
照）。この一致検出信号ＨＲＳＴは、ＡＮＤゲート２８
の一方の入力、そしてＯＲゲート２３を介して水平カウ
ンタ２４のリセット端子にリセットパルスＲＳＴとして
入力される。すなわち、一致検出信号は、水平カウンタ
２４のリセット信号にされる。しかし、これがリセット
信号として有意になるのは、ＡＮＤゲート２８が開いて
いるときである。

【００１５】ＡＮＤゲート２８の他方の入力は、インバ
ータ２９を介してデータイネーブル信号ＤＥを入力端子
２０ａを経て受ける。そこで、データイネーブル信号Ｄ
ＥがＬＯＷレベル（以下“Ｌ”）のときでないと、ＡＮ
Ｄゲート２８は開かない。データイネーブル信号ＤＥが
“Ｈ”のときには、インバータ２９の出力が“Ｌ”とな
るからである。データイネーブル信号ＤＥが“Ｌ”とな
るのは、データイネーブル信号ＤＥと次のデータイネー
ブル信号ＤＥの間と、プロセッサ側が表示データを出力
していない、次の画面表示までの画面無表示の期間とき
に限られる。そして、ＡＮＤゲート２８が開いたときに
はその出力信号ＨＲＳＴａを発生する（図２（ｆ）参
照）。

【００１６】ここで、一致検出信号ＨＲＳＴが発生する
タイミングをデータイネーブル信号ＤＥと次のデータイ
ネーブル信号ＤＥの間に入らないように、遅延回路２２
の遅延量Ｄを選択的に設定する。もちろん、この遅延量
Ｄは、データイネーブル信号ＤＥのそのときどきの期間
の変動を考慮して決定される。この期間の変動量をここ
では、αとする。なお、αが負の場合（データイネーブ
ル信号ＤＥの期間がカウント値Ｔより短く場合）には、
一致検出信号ＨＲＳＴの発生が遅れるので次のデータイ
ネーブル信号ＤＥの“Ｈ”の期間に入ることになる。し
たがって、これは必ず阻止される。問題は、期間Ｔが延
びた場合に一致検出信号ＨＲＳＴを阻止するように遅延
量Ｄを決定することである。この遅延量Ｄは、ここで
は、Ｄ＞αに設定される。ただし、この値αは、データ
イネーブル信号ＤＥの標準的な期間のカウント値Ｔに対
してデータイネーブル信号ＤＥが延びる最大期間のカウ
ント値ＴMとの差であって、α＝ＴM−Ｔである。

【００１７】このように遅延量Ｄ（＞α）に設定すれば
一致検出信号ＨＲＳＴは、データイネーブル信号ＤＥが
“Ｈ”の期間において阻止されてＡＮＤゲート２８から
出力信号ＨＲＳＴａが発生しない。言い換えれば、デー
タイネーブル信号ＤＥが発生する期間（これは、データ
表示期間であって、一致検出信号の阻止期間になる。）
は、一致検出信号ＨＲＳＴが阻止される。これによりプ
ロセッサ側が表示データを出力していないときに次の画
面表示まで表示をしない期間に限って一致検出信号ＨＲ
ＳＴに基づいてＡＮＤゲート２８から出力信号ＨＲＳＴ
ａを発生させることができる。このときには、もちろ
ん、データイネーブル信号ＤＥがないので、立上がり検
出回路２１から検出パルスＤＥ’は発生しない。したが
って、これによる水平カウンタ２４のリセットパルスＲ
ＳＴは発生しない。これにより先の特開平８−１６０９
２２号のように二重にリセットパルスＲＳＴが発生する
ようなことはない。その結果、図２（ｇ）に示すような
リセットパルスＲＳＴを得ることができる。

【００１８】すなわち、先の特開平８−１６０９２２号
のような回路構成を採ると、遅延回路２２と一致検出信
号ＨＲＳＴによるリセットを阻止する回路（ＡＮＤゲー
ト２８とインバータ２９）とのがないために、図２
（ｈ）に示すように、リセットパルスＲＳＴが近接して
２回発生することになる。この点、この実施例の回路で
は、データイネーブル信号ＤＥがあるときに、一致検出
信号ＨＲＳＴを阻止する回路を設けているので、データ
イネーブル信号が発生する期間（表示データによるある
画面表示が行われている期間）の間一致検出信号ＨＲＳ
Ｔが阻止される。すなわち、図２（ｅ）に示すように、
データイネーブル信号ＤＥがあるときの一致検出信号Ｈ
ＲＳＴは、阻止されてリセットパルスＲＳＴとして現れ
てこない（図２（ｇ）参照）。しかも、データイネーブ
ル信号ＤＥが発生しなくなってもリセットパルスＲＳＴ
は、レジスタ２６に記憶されたカウント値に対応する所
定の周期で発生し続ける（図２（ｅ）参照）。言い換え
れば、ある画面表示が終了して次の画面表示までの間の
期間（データイネーブル信号が一時的に無意となり存在
しない期間、例えば、“Ｈ”有意でＬＯＷレベル（以下
“Ｌ”）になり、再び“Ｈ”になるときの、“Ｌ”の期
間ではない。）においてリセットパルスＲＳＴが出力信
号ＨＲＳＴａにより発生する。

【００１９】この回路では、遅延量Ｄにより水平カウン
タ２４は、いずれか一方の信号からリセットを受けるだ
けで、二重のリセットは起こらない。しかも、データイ
ネーブル信号ＤＥがない場合にもドットクロックＤＣＬ
Ｋに応じて、水平カウンタ２４は、データイネーブル信
号ＤＥがなくなる手前において記憶されたレジスタ２６
のカウント値を上限として循環的にカウント動作を続け
ていく。これによって、水平表示スタートの駆動パルス
ＨＳＰやその他の駆動パルスは発生し続ける。その結
果、ソースドライバ４１とゲートドライバ４２とは、従
来の回路をそのまま用いて動作させることができる。と
ころで、１８ビット×２ビットパラレルデータ変換部３
２は、シリアル入力された各６ビットのＲ，Ｇ，Ｂを遅
延回路を通し、パラレルに変換する。

【００２０】図３は、データイネーブル信号ＤＥの期間
のうち最大期間に対応するカウント値をレジスタに記憶
し、データイネーブル信号ＤＥの信号が発生しない期間
の間発生する一致検出信号ＨＲＳＴを、データイネーブ
ル信号ＤＥの最大期間に対応させて発生するようにした
実施例である。図３においては、レジスタ２６ａがレジ
スタ２６と並列に設けられている。さらにレジスタ２６
ａとレジスタ２６との値のうち大きい方を出力する大値
検出回路３４が設けられている。また、一致検出回路２
７への入力は、レジスタ２６ａの出力値が採用されてい
る。また、レジスタ２６ａは、大値検出回路３４の出力
を受けてリセットパルスＲＳＴに応じてそれを記憶す
る。さらに、レジスタ２６ａの値は、各種駆動信号発生
回路３０において生成された垂直表示スタートの駆動パ
ルスＶＳＰを受けてリセットされる。これにより１表示
画面ごとに新しい最大値が選択され、データイネーブル
信号ＤＥの信号が発生しない期間、言い換えれば、１画
面の表示を行わない次の画面表示までの間の期間におい
て、最大値に応じて発生する一致検出信号ＨＲＳＴに基
づいて水平カウンタ２４に対するリセットパルスＲＳＴ
を発生する。

【００２１】このような構成においては、レジスタ２６
ａには、１画面分の表示期間においてデータイネーブル
信号ＤＥが最大となる期間がレジスタ２６ａに記憶され
てデータイネーブル信号ＤＥが発生していない期間、す
なわち、表示画面の終了から次の表示画面の表示までの
間の期間に入る。そして、このデータイネーブル信号Ｄ
Ｅが発生しない期間では、この最大期間に合わせた周期
でリセットパルスＲＳＴが発生する。このようにする利
点は、次の画面の表示期間における乱れを防止するため
である。すなわち、データイネーブル信号ＤＥが発生し
ていないの期間の間、レジスタ２６のカウント値に従う
周期でリセットパルスＲＳＴがいくつも発生すると、こ
のいくつも発生するリセットパルスＲＳＴの周期が万が
一短いと、トータルとして次の画面表示期間の開始時点
で手前にリセットパルスＲＳＴの位置がずれることがあ
る。これにより表示画面が乱れる。しかし、一致検出信
号ＨＲＳＴを最大期間に合わせておけば、次の画面の表
示期間においては、一致検出信号ＨＲＳＴの発生タイミ
ングが遅れることで次の画面の表示期間の最初のデータ
イネーブル信号ＤＥの信号の“Ｈ”の期間に確実に入
り、一致検出信号ＨＲＳＴが確実に阻止され、一致検出
信号ＨＲＳＴによるリセットパルスＲＳＴは発生しない
からである。

【００２２】以上説明してきたが、実施例の遅延回路２
２と、ＡＮＤゲート２８、そしてインバータ２９とは、
この発明における一致検出回路の一致検出信号に応じて
データイネーブル信号が発生しない期間に水平カウンタ
２５をリセットするリセット信号発生回路を構成してい
る。しかし、この発明によるリセット信号発生回路は、
データイネーブル信号が発生しない期間、言い換えれ
ば、現在の画面表示期間と次の画面表示期間との間の期
間にのみ一致検出信号に応じてリセット信号を発生する
ような回路であればどのような回路であってもよい。

【００２３】

【発明の効果】以上説明してきたように、この発明にあ
っては、一致検出回路の一致検出信号に応じてデータイ
ネーブル信号が発生しない期間にカウンタをリセットす
るリセット信号発生回路を設けることにより、データイ
ネーブル信号が発生しない期間においてもレジスタに記
憶されたカウント値に応じて一致検出がなされ、リセッ
ト信号発生回路によりカウンタをリセットすることがで
きるので、データイネーブル信号が発生していない期
間、言い換えれば、ある画面表示期間が終了してから次
の画面表示が開始されるまでの間の期間においてもの水
平表示スタートの駆動パルスを生成することができる。
その結果、データイネーブル信号が発生していないこと
により画面が乱れることもなく、また、ＬＣＤパネル側
は、従来の駆動回路をそのまま使用することができる。
しかも、データイネーブル信号が存在する期間とデータ
イネーブル信号が存在しない期間をデータイネーブル信
号のレベルにより区別し、同様にリセット信号を区別し
生成しているため、データイネーブル信号の期間の変動
の影響を受け難い。

【図面の簡単な説明】

【図１】図１は、この発明の液晶表示装置を適用した一
実施例のブロック図である。

【図２】図２は、図１の回路の動作を説明するタイミン
グチャートである。

【図３】図３は、この発明の液晶表示装置を適用した他
の実施例のブロック図である。

【符号の説明】

１…ＬＣＤ表示制御回路、２…水平表示制御回路、３…
垂直表示制御回路、４…ＬＣＤパネル、５…バス、１０
…ＬＣＤ、２１…立上がり検出回路、２２，３１…遅延
回路、２３…ＯＲゲート、２４…水平カウンタ、２５…
デコーダ、２６…レジスタ、２７…一致検出回路、２８
…ＡＮＤゲート、２９…インバータ、３０…各種駆動制
御信号発生回路、３２…１８ビット×２ビットパラレル
データ変換部、３４…大値検出回路、４１…ソースドラ
イバ（水平電極駆動回路）、４２…ゲートドライバ（垂
直電極駆動回路）、４３…液晶パネル部。

Claims (3)

【特許請求の範囲】
1. 【請求項１】ドットクロックと、表示データとともに発
   生するデータイネーブル信号とを受けて液晶表示パネル
   に対する駆動信号を生成する液晶表示装置において、 データイネーブル信号の前縁を検出する検出回路と、 この検出回路の検出信号に応じてリセットされて前記デ
   ータイネーブル信号の前縁から次に発生する前記データ
   イネーブル信号の前縁までの期間における前記ドットク
   ロックをカウントするカウンタと、 このカウンタがリセットされる手前でこのカウンタのカ
   ウント値を記憶するレジスタと、 このレジスタのカウント値と前記カウンタのカウント値
   との一致を検出する一致検出回路と、 この一致検出回路の一致検出信号に応じて前記データイ
   ネーブル信号が発生しない期間においてのみ前記カウン
   タをリセットするリセット信号を発生するリセット信号
   発生回路とを備え、前記カウンタのカウント値に応じて
   水平表示スタートの駆動パルスが生成される液晶表示装
   置。
2. 【請求項２】さらに前記検出回路の検出信号を遅延する
   遅延回路を有し、前記カウンタは、この遅延回路の信号
   に応じてリセットされて前記データイネーブル信号の前
   縁から次に発生する前記データイネーブル信号の前縁ま
   での期間における前記ドットクロックをカウントするも
   のであり、前記遅延回路の遅延時間が前記データイネー
   ブル信号についての前記カウント値の標準的な値とその
   最大値との差値よりも大きく設定され、前記リセット信
   号発生回路は、前記一致検出信号と前記データイネーブ
   ル信号を反転した信号と受ける論理積回路であって、こ
   の論理積回路の出力が前記遅延回路の出力と論理和が採
   られて前記カウンタのリセット端子に送出される請求項
   １記載の液晶表示装置。
3. 【請求項３】前記レジスタに記憶される前記カウント値
   が１画面表示期間における前記データイネーブル信号に
   ついての最大カウント値である請求項２記載の液晶表示
   装置。