KR19980067645A - 액정 표시 장치용 동기신호의 극성 감지회로 - Google Patents

액정 표시 장치용 동기신호의 극성 감지회로 Download PDF

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Abstract

이 발명은 액정 표시 장치용 동기신호의 극성 감지회로(polarity detecting circuit)에 관한 것으로서,
입력되는 동기신호의 극성을 감지하며, 입력되는 동기신호의 극성에 관계없이 액정 표시 장치에서 필요로 하는 극성으로 변환함으로써 외부 그래픽 제어장치에서 동기신호의 극성을 액정 표시 장치에서 필요로 하는 극성으로 변환하는 처리를 행하지 않아도 되는 잇점을 제공한다.

Description

액정 표시 장치용 동기신호의 극성 감지회로
이 발명은 액정 표시 장치용 동기신호의 극성 감지회로에 관한 것으로서, 더욱 상세하게 말하자면 네가티브(negative) 또는 포지티브(positive) 극성(polarity)의 동기신호가 입력될 때 그 극성을 자동 감지하여 액정 표시 장치에서 필요로 하는 극성으로 변환하는 회로에 관한 것이다.
일반적으로, 액정 표시 장치는 액정층, 이 액정층을 전기적으로 제어하는 전극, 입사광과 출사광을 제어하는 편광 소자로 이루어지며, 전계 효과에 의해 액정 분자들의 운동이 제어되며, 투과되는 빛에 레드(Red), 그린(Green), 블루(Blue)의 색광이 혼합되어 화상 표시가 수행된다.
이러한 액정 표시 장치는 화상 표시 상태에 따라 모노 크롬형과 칼라형으로 구분되며, 광원과 관찰자의 위치에 따라 반사형과 투과형으로 구분된다. 그리고, 구동 구조에 따라 단순 매트릭스형과 액티브 매트릭스형으로 구분되며, 통상, 단순 매트릭스형은 STN(Super twist Nematic) 액정 표시 장치가 대표적이고, 액티브 매트릭스형은 TFT(Thin Film Transistor) 액정 표시 장치가 대표적이다.
액정 표시 장치는 컴퓨터와 같은 그래픽 제어장치로부터 출력되는 수직동기신호(Vsync), 수평 동기신호(Hsync), 데이타 인에이블 신호(DE : data enable), 도트 클럭신호(Dclk : dot clock) 및 RGB 데이타를 입력받아 액정 표시 장치 모듈 내부의 타이밍 제어장치가 소스 구동 집적회로(source driver IC)와 게이트 구동 집적회로(gate driver IC)를 구동함으로써 화면 표시를 구현한다.
해상도가 VGA에서 XGA까지의 TFT 액정 표시 장치에서는 동기신호의 포맷(format)이 네가티브 극성과 디지탈 데이타로서 표준화되어 있다. 도1a에는 도트 클럭신호(Dclk)에 동기된 네가티브 극성의 수직동기신호(Vsync) 및 수평 동기신호(Hsync)의 파형이 도시되어 있다.
이와 달리, 음극선관(CRT : Cathod Ray Tube) 모니터에서는 포지티브 극성의 동기신호와 아날로그 형태의 RGB 데이타가 사용된다. 도1b에는 도트 클럭신호(Dclk)에 동기된 포지티브 극성의 수직동기신호(Vsync) 및 수평 동기신호(Hsync)의 파형이 도시되어 있다.
그런데, TFT 액정 표시 장치를 CRT 모니터를 대체하는 용도로 사용하기 위해서는 아날로그 데이타를 디지탈 데이타로 변환시켜야 하며, 동기신호의 극성을 네가티브로 변환시켜야 한다. 이때, 포지티브 극성의 동기신호가 그대로 TFT 액정 표시 장치에 사용되면, 화면의 구동 불량이나 화면 시프트(shift) 현상이 발생한다.
따라서, 종래에는 액정 표시 장치를 음극선관 모니터의 대체 용도로 사용하기 위하여 외부 그래픽 제어장치에서 동기신호의 극성을 네가티브로 변환하는 전처리가 필요하다.
이 발명은 상기한 기술적 배경 하에 도출된 것으로서, 입력되는 동기신호의 극성을 감지하여 액정 표시 장치에서 필요로 하는 극성을 가지는 동기신호로 변환하는 액정 표시 장치용 동기신호의 극성 감지회로를 제공하는 데 있다.
도1a 및 도1b는 액정 표시 장치에 사용되는 네가티브 극성의 동기신호와 포지티브 극성의 동기신호 파형.
도2는 이 발명의 실시예에 따른 극성 감지회로의 구성도.
도3a 내지 도3c는 상기 도2에 도시된 극성 감지회로의 각부 상세 회로.
도4a는 네가티브 극성의 동기신호가 입력될 때 이 발명에 따른 극성 감지회로에서 주요 신호의 파형이고,
도4b는 포지티브 극성의 동기신호가 입력될 때 이 발명에 따른 극성 감지회로에서 주요 신호의 파형이다.
이 발명에 따르면, 수직동기신호와 수평 동기신호는 도트 클럭신호의 소정 클럭동안 지연된다. 각 동기신호의 지연 시간은 서로 다르며, 이것은 셋업 시간 바이얼레이션(set up time violation)을 방지하기 위한 것이다. 상기 지연된 수직동기신호는 지연된 수평 동기신호에 의해 다시 소정 클럭동안 지연되며, 상기 재지연에 의해 얻어지는 수직동기신호의 라이징 에지에서 도트 클럭신호가 카운트되며, 소정 카운트 값에서 1펄스의 검사 펄스가 생성된다. 상기 검사 펄스에 따라 최초 입력된 수직동기신호와 수평동기신호의 극성이 검사되며, 동기신호가 포지티브 극성이면 네가티브 극성으로 반전된 후 출력되며, 네가티브 극성이면 그대로 출력된다. 이 발명은 액정 표시 장치에서 네가티브 극성의 동기신호를 필요로 하는 것으로 가정되었으며, 액정 표시 장치에서 포지티브 극성의 동기신호를 필요로 하는 경우에도 용이하게 설계될 수 있다.
상기 설명된 바와 같이, 이 발명에 따른 동기신호의 극성 감지회로는 입력되는 동기신호의 극성을 감지하며, 입력되는 동기신호의 극성에 관계없이 액정 표시 장치에서 필요로 하는 극성으로 변환함으로써 외부 그래픽 제어장치에서 동기신호의 극성을 액정 표시 장치에서 필요로 하는 극성으로 변환하는 처리를 행하지 않아도 되는 잇점을 제공한다.
상기한 이 발명의 목적, 특징 및 잇점은 도면을 참조한 아래의 상세한 실시예 설명으로부터 보다 명백해질 것이다.
이하, 첨부된 도면을 참조하여 이 발명의 바람직한 실시예를 상세히 설명한다.
도2는 이 발명의 실시예에 따른 극성 감지회로의 구성도이고,
도3a 내지 도3c는 상기 도2에 도시된 극성 감지회로의 각부 상세 회로이고,
도4a는 네가티브 극성의 동기신호가 입력될 때 이 발명에 따른 극성 감지회로에서 주요 신호의 파형이고, 도4b는 포지티브 극성의 동기신호가 입력될 때 이 발명에 따른 극성 감지회로에서 주요 신호의 파형이다.
먼저, 도2 및 도3a 내지 3c를 참조하여 이 발명의 실시예에 따른 극성 감지회로의 구성을 설명한다.
상기 도2에 도시되어 있듯이, 이 발명에 따른 극성 감지회로는 수직동기신호 지연부(1), 수평동기신호 지연부(2), 동기신호 지연부(3), 검사펄스 발생부(4) 및 극성 검사부(5)로 구성된다. 상기 수직동기신호 지연부(1)에는 수직동기신호(Vsync)와 도트 클럭신호(Dclk)가 입력되며, 상기 수평동기신호 지연부(2)에는 수평동기신호(Hsync)와 도트 클럭신호(Dclk)가 입력된다. 상기 각 지연부(1, 2)의 출력신호(Vsynco, Hsynco)는 동기신호 지연부(3)에 입력되며, 상기 동기신호 지연부(3)의 출력신호(Vsyncd)는 검사펄스 발생부(4)에 입력된다. 상기 검사펄스 발생부(4)에서 생성되는 검사펄스(Cp)는 수직동기신호(Vsync) 및 수평동기신호(Hsync)와 함께 극성 검사부(5)에 입력되며, 상기 극성 검사부(5)에서는 네가티브 극성으로 변환된 수직동기신호(Vsync1)와 수평동기신호(Hsync1)가 얻어진다.
도3a에는 상기 도2에 도시된 수직동기신호 지연부(1)와 수평동기신호 지연부(2)가 보다 상세하게 도시되어 있으며, 도3b에는 동기신호 지연부(3)가 보다 상세하게 도시되어 있고, 도3c에는 검사펄스 발생부(4)와 극성 검사부(5)가 보다 상세하게 도시되어 있다.
상기 도3a에 도시된 바와 같이, 수직동기신호 지연부(1)는 직렬 연결된 8개의 D-플립플롭으로 구성된다. 도트 클럭신호(Dclk)는 반전기(11)에 의해 반전된 후, 각 D-플립플롭의 클럭단자(CLK)에 공통으로 입력된다. 또한, 최초 D-플립플롭(12)의 데이타 입력단자(D)에는 수직동기신호(Vsync)가 입력되며, 출력단자(Q)의 신호는 다음 D-플립플롭(13)의 데이타 입력단자(D)에 제공된다. 각 D-플립플롭은 도트 클럭신호(Dclk)의 1클럭구간동안 입력단의 데이타를 지연시키며, 가장 마지막 D-플립플롭(14)의 출력단자(Q)에서는 도트 클럭신호의 8클럭구간 동안 지연된 수직동기신호(Vsynco)가 생성된다.
이와 유사하게, 수평동기신호 지연부(2)는 직렬 연결된 6개의 D-플립플롭으로 구성된다. 도트 클럭신호(Dclk)는 수직동기신호 지연부(1)에서와 마찬가지로 반전기(21)에 의해 반전된 후, 각 D-플립플롭의 클럭단자(CLK)에 공통으로 입력된다. 또한, 최초 D-플립플롭(22)의 데이타 입력단자(D)에는 수평동기신호(Hsync)가 입력되며, 출력단자(Q)의 신호는 다음 D-플립플롭(23)의 데이타 입력단자에 입력된다. 언급한 바와 같이, 각 D-플립플롭은 지연소자로서 작용하며, 6번째 D-플립플롭(24)에서는 도트 클럭신호(Dclk)의 6클럭구간 동안 지연된 수평동기신호(Hsynco)가 생성된다.
상기 도3b를 참조하면, 동기신호 지연부(3)는 직렬 연결된 24개의 D-플립플롭으로 구성되어 있다. 상기 24개의 D-플립플롭의 각 클럭단자(CLK)에는 수평동기신호 지연부(2)에서 출력되는 지연된 수평동기신호(Hsynco)가 공통으로 입력된다. 최초 D-플립플롭(31)의 데이타 입력단자(D)에는 상기 수직동기신호 지연부(1)에서 출력되는 지연된 수직동기신호(Vsynco)가 입력된다. 그리고, 상기 플립플롭(31)의 출력단(Q) 신호는 다음 D-플립플롭(32)의 데이타 입력단자(D)에 입력된다. 여기서, 각 D-플립플롭은 지연된 수평동기신호(Hsynco)의 1클럭구간 동안 데이타 입력단자(D)의 신호를 지연시킨 후, 출력단자(Q)를 통해 내보낸다. 따라서, 가장 마지막 D-플립플롭(33)에서 얻어지는 재지연된 수직동기신호(Vsyncd)는 지연된 수직동기신호(Vsynco)에 비해 지연된 수평동기신호(Hsynco)의 24클럭구간만큼 지연된 신호이다.
도3c를 참조하면, 검사펄스 발생부(4)는 반전기(41), 10진 카운터(42) 및 디코더(43)로 구성된다. 또한, 극성 검사부(5)는 두 개의 D-플립플롭(51, 52), 두 개의 반전기(53, 54)와 제1 및 제2멀티플렉서(55, 56)로 구성된다.
보다 상세하게, 도트 클럭신호(Dclk)는 반전기(41)에 의해 반전된 후 10진 카운터(42)의 클럭단자(CLK)에 입력되며, 상기 동기신호 지연부(3)에서 출력되는 재지연된 수직동기신호(Vsyncd)는 상기 10진 카운터(42)의 인에이블 단자(Enable)에 입력된다. 상기 10진 카운터(42)의 출력은 디코더(43)에 입력되며, 디코더(43)에서는 검사펄스(Cp)가 생성된다. 상기 10진 카운터(42)는 재지연된 수직동기신호(Vsyncd)의 라이징 에지(rising edge)에서 인에이블되어 카운트 동작을 시작하며, 도트 클럭신호(Dclk)에 따라 카운트 동작을 계속하여 10비트의 카운트 출력(Q1∼Q10)을 생성한다. 디코더(43)는 상기 10진 카운터(42)에서 출력되는 소정 카운트 값에서 1클럭의 검사펄스(Cp)를 생성한다.
상기 극성 검사부(5)에서 D-플립플롭(51, 52)의 각 클럭단자(CLK)에는 검사펄스(Cp)가 공통으로 입력되며, 각 데이타 단자(D)에는 수직동기신호(Vsync)와 수평동기신호(Hsync)가 입력된다. 각 D-플립플롭(51, 52)의 출력단자(Q) 신호는 대응하는 멀티플렉서(55, 56)의 선택단자(S)에 입력된다. 각 멀티플렉서(55, 56)는 두 개의 입력단자를 가지며, 상기 제1멀티플렉서(55)의 두 입력단자에는 수직동기신호(Vsync)와 반전기(53)로부터 제공되는 수직동기신호의 반전신호가 입력되며, 상기 제2멀티플렉서(56)의 두 입력단자에는 수평동기신호(Hsync)와 반전기(54)로부터 제공되는 수평동기신호의 반전신호가 입력된다. 각 D-플립플롭(51, 52)은 검사펄스(Cp)가 라이징 에지일 때, 그 순간의 수직동기신호(Vsync) 및 수평동기신호(Hsync)를 각각 래치시키며, 래치된 신호는 대응하는 멀티플렉서에 입력되어 스위칭 동작을 제어한다. 상기 각 멀티플렉서는 선택단자의 신호에 따라 두 입력단 신호 중 하나를 선택하며, 이 발명의 실시예에서는 항상 네가티브 극성의 동기신호가 선택되도록 설계되어 있다.
다음으로, 첨부된 도4a 및 도4b를 참조하여 동기신호가 네가티브 극성일 때와 포지티브 극성일 때에 대하여 이 발명에 따른 극성 감지회로에서의 처리과정을 설명한다.
도4a에 도시된 바와 같이, 네가티브 극성의 수직동기신호(Vsync)와 수평동기신호(Hsync)는 각각 수직동기신호 지연부(1)와 수평동기신호 지연부(2)에 의해 도트 클럭신호(Dclk)의 8클럭구간 및 6클럭구간 동안 지연되어 지연된 수직동기신호(Vsynco)와 지연된 수평동기신호(Hsynco)가 얻어진다. 상기 지연된 수직동기신호(Vsynco)와 지연된 수평동기신호(Hsynco) 간에 지연 위상차가 존재하는 것은 뒷단의 동기신호 지연부(3)의 플립플롭에서 셋업 타임 바이얼레이션이 발생하는 것을 방지하기 위한 것이다. 상기 지연된 동기신호(Vsynco, Hsynco)는 동기신호 지연부(3)에 입력되며, 지연된 수직동기신호(Vsynco)는 지연된 수평동기신호(Hsynco)의 24클럭구간 동안 지연되어 재지연된 수직동기신호(Vsyncd)가 얻어진다. 상기 재지연된 수직동기신호(Vsyncd)의 라이징 에지에서 검사펄스 발생부(4) 내부의 카운트 동작이 개시되며, 도트 클럭신호(Dclk)의 300클럭구간이 카운트될 때 검사펄스(Cp)가 생성된다. 이때, 회로의 설계시 검사펄스(Cp) 발생 타이밍을 결정하는 카운트 값을 조정하여 검사펄스의 하이상태가 수직동기신호(Vsync)와 수평동기신호(Hsync)의 하이구간에 위치하도록 설계된다. 상기 검사펄스(Cp)에 의해 극성 검사부(5)는 검사펄스(Cp)가 하이상태일 때의 수직동기신호(Vsync) 및 수평동기신호(Hsync)의 상태를 래치시키며, 이 상태에 따라 각 동기신호(Vsync, Hsync) 또는 그의 반전신호를 선택한다. 여기서, 네가티브 극성의 동기신호가 입력될 때에는 입력된 동기신호(Vsync, Hsync)가 그대로 출력되도록 선택 메커니즘이 설계된다.
도4b는 포지티브 극성의 동기신호가 입력될 때 각 신호의 파형을 도시하고 있다. 네가티브 극성의 동기신호가 입력될 때와 유사한 방식으로, 지연된 동기신호(Vsynco, Hsynco)가 각각 수직동기신호 지연부(1)와 수평동기신호 지연부(2)에서 얻어지며, 상기 지연된 수직 및 수평동기신호로부터 동기신호 지연부(3)에서 재지연된 수직동기신호(Vsyncd)가 얻어진다. 또한, 상기 재지연된 수직동기신호(Vsyncd)의 라이징 에지에서 검사펄스 발생부(4) 내부의 카운트 동작이 개시되며, 도트 클럭신호(Dclk)의 300클럭구간이 카운트될 때 검사펄스(Cp)가 생성된다. 이때, 회로의 설계시 검사펄스(Cp) 발생 타이밍을 결정하는 카운트 값을 조정하여 검사펄스의 하이상태가 수직동기신호(Vsync)와 수평동기신호(Hsync)의 로우구간에 위치하도록 설계된다. 상기 검사펄스(Cp)에 의해 극성 검사부(5)는 검사펄스(Cp)가 하이상태일 때의 수직동기신호(Vsync) 및 수평동기신호(Hsync)의 상태를 래치시키며, 이 상태에 따라 각 동기신호(Vsync, Hsync) 또는 그의 반전신호를 선택한다. 여기서, 네가티브 극성의 동기신호가 입력될 때와 반대로, 래치된 수직 및 수평동기신호(Vsync, Hsync)의 상태는 로우레벨이므로, 극성 검사부(5) 내부의 멀티플렉서(55, 56)는 입력된 동기신호(Vsync, Hsync)의 반전신호를 선택하여 출력한다. 따라서, 포지티브 극성의 동기신호가 입력되었음에도 불구하고 네가티브 극성의 동기신호가 최종 동기신호(Vsync1, Hsync1)로서 출력된다.
본 발명은 네가티브 극성의 동기신호가 액정표시장치에서 요구되는 것으로 가정하고 설계되었으나, 그 반대의 결과를 얻도록 설계 변경하는 것은 당업자에게 자명하다.
상기 설명된 바와 같이, 이 발명에 따른 극성 감지회로는 입력되는 동기신호의 극성을 감지하여 액정표시장치에서 요구되는 극성으로 변환함으로써 그래픽 제어장치에서 동기신호의 극성을 미리 조절하는 번거로움을 제거한다. 특히, 이 발명은 음극선관 모니터 대체 용도로 사용되는 액정표시장치에서 동기신호의 극성을 조정하는 데 효과적으로 이용될 수 있다.
비록 이 발명은 가장 실제적이며 바람직한 실시예를 참조하여 설명되었지만, 이 발명은 상기 개시된 실시예에 한정되지 않으며, 후술되는 청구의 범위 내에 속하는 다양한 변형 및 등가물들도 포함한다.

Claims (6)

  1. 수직동기신호와 도트 클럭신호를 입력받아, 도트 클럭신호의 소정 클럭구간 동안 상기 수직동기신호를 지연시켜 지연된 수직동기신호를 생성하는 수직동기신호 지연부;
    수평동기신호와 도트 클럭신호를 입력받아, 도트 클럭신호의 소정 클럭구간 동안 상기 수평동기신호를 지연시켜 지연된 수평동기신호를 생성하는 수평동기신호 지연부;
    상기 지연된 수직 및 수평동기신호를 입력받아, 상기 지연된 수직동기신호를 상기 지연된 수평동기신호의 소정 클럭구간 동안 지연시켜 재지연된 수직동기신호를 생성하는 동기신호 지연부;
    상기 재지연된 수직동기신호와 도트 클럭신호를 입력받아, 상기 재지연된 수직동기신호의 라이징 에지에서 상기 도트 클럭신호를 카운트하며, 소정 카운트값에서 검사펄스를 생성하는 검사펄스 발생부; 및
    상기 검사펄스와 수직 및 수평동기신호를 입력받아, 상기 검사펄스에 따라 그때의 수직 및 수평동기신호의 상태를 래치시키며, 상기 래치된 신호에 따라 각 동기신호 또는 그의 반전신호를 각각 선택하는 극성 검사부를 포함하는,
    액정 표시 장치용 동기신호의 극성 감지회로.
  2. 제1항에 있어서, 상기한 수직동기신호 지연부는
    다수의 직렬 연결된 플립플롭으로 구성되고, 각 플립플롭은 도트 클럭신호의 1클럭구간 동안 입력단자의 신호를 지연시키고, 최초 플립플롭의 입력단자에는 상기 수직동기신호가 입력되고, 최종 플립플롭의 출력단자에서 상기 지연된 수직동기신호가 생성되며,
    상기한 수평동기신호 지연부는
    상기 수직동기신호 지연부와 다른 수의 직렬 연결된 플립플롭으로 구성되고, 각 플립플롭은 도트 클럭신호의 1클럭구간 동안 입력단자의 신호를 지연시키고, 최초 플립플롭의 입력단자에는 상기 수평동기신호가 입력되고, 최종 플립플롭의 출력단자에서 상기 지연된 수평동기신호가 생성되는,
    액정 표시 장치용 동기신호의 극성 감지회로.
  3. 제1항에 있어서, 상기한 동기신호 지연부는
    다수의 직렬 연결된 플립플롭으로 구성되고, 각 플립플롭은 상기 지연된 수평동기신호의 1클럭구간 동안 입력단자의 신호를 지연시키고, 최초 플립플롭의 입력단자에는 상기 지연된 수직동기신호가 입력되고, 최종 플립플롭의 출력단에서는 상기 재지연된 수직동기신호가 생성되는,
    액정 표시 장치용 동기신호의 극성 감지회로.
  4. 제1항에 있어서, 상기한 검사펄스 발생부는
    상기 재지연된 수직동기신호에 따라 카운트 인에이블될 때, 상기 도트 클럭신호를 카운트하기 위한 10진 카운터와,
    상기 10진 카운터의 소정 카운트값에서 1펄스를 발생시켜 검사펄스로서 출력시키는 디코더로 구성되는,
    액정 표시 장치용 동기신호의 극성 감지회로.
  5. 제1항에 있어서, 상기한 극성 검사부는
    상기 검사펄스에 따라 수직동기신호 및 수평동기신호의 상태를 래치시키기 위한 한쌍의 플립플롭과;
    상기 한쌍의 플립플롭에 의해 래치된 각 동기신호의 상태에 따라 입력되는 동기신호 또는 그 반전신호를 선택하기 위한 한쌍의 멀티플렉서로 구성되는,
    액정 표시 장치용 동기신호의 극성 감지회로.
  6. 제5항에 있어서, 상기한 한쌍의 멀티플렉서의 선택 메커니즘은 특정 극성의 동기신호가 선택되도록 설계되는,
    액정 표시 장치용 동기신호의 극성 감지회로.
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