JP3754531B2

JP3754531B2 - 液晶表示装置

Info

Publication number: JP3754531B2
Application number: JP12797597A
Authority: JP
Inventors: 哲也吉田; 弘一古賀
Original assignee: Rohm Co Ltd; NEC LCD Technologies Ltd
Current assignee: Rohm Co Ltd; Tianma Japan Ltd
Priority date: 1997-05-01
Filing date: 1997-05-01
Publication date: 2006-03-15
Anticipated expiration: 2017-05-01
Also published as: JPH10301544A

Description

【０００１】
【発明の属する技術分野】
この発明は、液晶表示装置に関し、詳しくは、プログラムによる表示モードの設定に応じて発生するプロセッサ側からのデータイネーブル信号（ＤＥ）とドットクロック（ＤＣＬＫ）とに応じて水平表示スタートの駆動パルス（ＨＳＰ）を初めとして、ＬＣＤパネル駆動のための各種制御信号を生成することが容易にでき、データイネーブル信号の期間の変動が表示画面に影響を与えないような液晶表示装置に関する。
【０００２】
【従来の技術】
近年、コンピュータの表示装置として、ＣＲＴディスプレイとともにカラー液晶表示装置（ＬＣＤ）が一般化されているが、この種のＬＣＤにあっては、ＬＣＤパネルの電極駆動回路に水平表示スタートの駆動パルス等の駆動信号と表示データとを送出する表示制御回路が内蔵されている。この表示制御回路は、パーソナルコンピュータ本体に内蔵されたプロセッサ（あるいはメインコントローラ）からバス等を介して表示データ（ＤＡＴＡ）とともに、表示データが有意であることを示すデータイネーブル信号とドットクロック、水平同期信号（ＨSYC）、そして垂直同期信号（ＶSYC）等を受けて水平表示スタートの駆動パルス等の駆動信号を生成する。
この種の表示制御回路としては、例えば、特開平８−１６０９２２号を挙げることができる。
ところで、先のデータイネーブル信号は、水平同期信号がＨＩＧＨレベル（以下“Ｈ”）の期間の間（水平同期信号と水平同期信号の間の輝度信号の期間）、表示モードに応じてそのドットクロック数に対応する期間だけ有意になる信号であり、例えば、この期間の間“Ｈ”になる。このデータイネーブル信号に応じて表示データがドットクロックとともに走査の線順次に表示制御回路に供給される。
【０００３】
【発明が解決しようとする課題】
この種の表示制御回路は、配線数や端子数が増加する傾向にある。また、水平走査周波数が高くなるにつれてドットクロックの周波数も高くなり、配線数の増加がクロストークやＳ／Ｎ比の低下をまねく。
このようなことかから、配線の低減のために、水平同期信号，垂直同期信号を受けることなく、データイネーブル信号ＤＥとドットクロックＤＣＬＫのみにより、水平表示スタートの駆動パルス（ＨＳＰ）をはじめとする各種制御信号を生成することが考えられている。
【０００４】
このような考え方に近いものが、先の特開平８−１６０９２２号に示される表示制御回路である。これは、スタートパルス発生回路を表示制御回路に内蔵させて、データイネーブル信号とドットクロック、水平同期信号（ＨSYC）、そして垂直同期信号（ＶSYC）を受けて水平、垂直のスタートパルス等を生成する。
この回路では、水平のスタートパルスに基づいて水平表示スタートの駆動パルス等の駆動信号を生成しているが、この回路における水平スタートパルスの生成がデータイネーブル信号とドットクロックに応じて行われている。そのためにデータイネーブル信号が断線等で消失した場合には、水平スタートパルスが生成できない。そこで、水平表示スタートの駆動パルスも発生できなくなる。この問題を解決するために、この回路では、１つ前に発生した水平スタートパルスのタイミングでドットクロック計数回路の計数値を記憶しておき、次のドットクロック計数回路の計数値と記憶した計数値との一致を採ってドットクロック計数回路をリセットするようにしている。このようにすることでデータイネーブル信号がなくても、ドットクロックを記憶した計数値まで計数させて自己リセットすることができる。
これにより、断線前のドットクロック計数回路の値を記憶値としてドットクロック計数回路を循環的に計数させて、このドットクロック計数回路の計数値に応じて水平表示スタートの駆動パルスを生成している。
【０００５】
しかし、このような回路では、安全性を確保するためにドットクロック計数回路のリセットを二重に行っているため、表示画面にジッタが発生する問題が生じる。すなわち、一致検出回路により記憶値と現在値との一致を採ってリセット信号を発生させ、これとは別に水平スタートパルスによりリセット信号を発生させてドットクロック計数回路を二重にリセットしている。そこで、このような二重化をすると、データイネーブル信号の期間が正確なものではないので水平同期信号ほど正確なタイミングを採り難く、水平表示スタートの駆動パルスの発生タイミングが狂って表示画面にジッタが発生して表示が乱れる問題がある。
さらに、従来から水平同期信号は、データイネーブル信号がない期間においても発生させていて、ＬＣＤパネル側のドライブ回路は、通常、データイネーブル信号の有無とは関係なしに、水平表示スタートの駆動パルスを所定の周期で受けて動作するようになっている。そのため、データイネーブル信号についての線の断線とは関係なしにデータイネーブル信号がない期間においても水平表示スタートの駆動パルスを発生させることが必要になる。
この発明の目的は、このような問題点を解決するものであって、プログラムによる表示モードの設定に応じて発生するプロセッサ側からのデータイネーブル信号とドットクロックとに応じて水平表示スタートの駆動パルスを初めとして、ＬＣＤ駆動のための各種制御信号を生成することが容易にでき、データイネーブル信号の期間の変動が表示画面に影響を与えない液晶表示装置を提供することにある。
【０００６】
【課題を解決するための手段】
このような目的を達成するためのこの発明の液晶表示装置の特徴は、ドットクロックと、表示データとともに発生するデータイネーブル信号とを受けて液晶表示パネルに対する駆動信号を生成する液晶表示装置において、データイネーブル信号の前縁を検出する検出回路と、この検出回路の検出信号に応じてリセットされてデータイネーブル信号の前縁から次に発生するデータイネーブル信号の前縁までの期間におけるドットクロックをカウントするカウンタと、このカウンタがリセットされる手前でこのカウンタのカウント値を記憶するレジスタと、このレジスタのカウント値とカウンタのカウント値との一致を検出する一致検出回路と、この一致検出回路の一致検出信号に応じてデータイネーブル信号が発生しない期間（この期間は表示データによるある画面表示が終了して次の画面表示までの間の期間であって、データイネーブル信号が一時的に無意となり存在しない期間、例えば、“Ｈ”有意でＬＯＷレベル（以下“Ｌ”）になり、再び“Ｈ”になるときの、“Ｌ”の期間ではない。）においてのみカウンタをリセットするリセット信号を発生するリセット信号発生回路とを備えていて、カウンタのカウント値に応じて水平表示スタートの駆動パルスが生成されるものである。
【０００７】
【発明の実施の形態】
このように、一致検出回路の一致検出信号に応じてデータイネーブル信号が発生しない期間にカウンタをリセットするリセット信号発生回路を設けることにより、データイネーブル信号が発生しない期間においてもレジスタに記憶されたカウント値に応じて一致検出がなされ、リセット信号発生回路によりカウンタをリセットすることができる。これによりデータイネーブル信号が発生していない期間、言い換えれば、ある画面表示期間が終了してから次の画面表示が開始されるまでの間の期間においてもの水平表示スタートの駆動パルスを生成することができる。したがって、データイネーブル信号が発生していないことにより画面が乱れることもなく、また、ＬＣＤパネル側は、従来の駆動回路をそのまま使用することができる。
【０００８】
さらに、リセット信号発生回路は、データイネーブル信号が発生しない期間にのみリセットパルスを発生するので、データイネーブル信号の前縁を検出する検出回路の検出信号との重複するリセットがない。そのため表示画面にジッタが発生しない。
なお、前記の構成に従えば、ＬＣＤ画面の表示ドット数よりも若干小さい表示モードのときにも、外側が黒枠表示になって、安定な画面表示を行うことができる。
【０００９】
【実施例】
図１は、この発明の液晶表示装置を適用した一実施例のブロック図、図２は、図１の回路の動作を説明するタイミングチャート、図３は、この発明の液晶表示装置を適用した他の実施例のブロック図である。
１０は、ＬＣＤであって、１は、そのＬＣＤ表示制御回路である。ＬＣＤ表示制御回路１は、水平表示制御回路２、垂直表示制御回路３とからなり、ＬＣＤパネル４を駆動する。ＬＣＤパネル４は、ソースドライバ（水平電極駆動回路）４１とゲートドライバ（垂直電極駆動回路）４２、そして液晶パネル部４３とからなる。
水平表示制御回路２は、水平表示スタートの駆動パルスＨＳＰと水平クロックＨＣＫ、データラッチパルスＤＬＰ、表示データＨＤＡＴＡ等をソースドライバ４１に送出する。ソースドライバ４１は、これら信号を受けて水平クロックＨＣＫに応じて表示データＨＤＡＴＡを１水平ライン分受けて、内部レジスタにセットし、データラッチパルスＤＬＰに応じて内部レジスタのデータを各表示水平ドットに対応してパラレルにドライバに出力することで各データ電極を駆動する。
【００１０】
ゲートドライバ４２は、各種駆動制御信号発生回路３０（後述）から発生する垂直スタートの駆動パルスＶＳＰと、垂直クロックＶＣＫとを受けて、垂直スタートの駆動パルスＶＳＰをシフトレジスタにセットして垂直クロックＶＣＫに応じてそれを順次シフトすることで垂直電極を１本づつ順次駆動していく。
ＬＣＤ表示制御回路１は、パーソナルコンピュータ本体に内蔵されたプロセッサ（あるいはメインコントローラ）側からバス５を介して表示のためのデータＤＡＴＡ（例えば１８ビットシリアル）とデータイネーブル信号ＤＥとドットクロックＤＣＬＫとを受ける。なお、１８ビットのデータは、カラーＬＣＤの場合に、Ｒ，Ｇ，Ｂの各色別の輝度データを６ビットとして約２６０００色を表示する場合である。
これらの信号は、水平表示制御回路２に入力される。水平表示制御回路２は、データイネーブル信号ＤＥの立上がり検出回路２１と、遅延回路２２、ＯＲゲート２３と、水平カウンタ２４、デコーダ２５、レジスタ２６、一致検出回路２７、ＡＮＤゲート２８、インバータ２９、各種駆動制御信号発生回路３０、遅延回路３１、そして１８ビット×２ビットパラレルデータ変換部３２とからなる。
【００１１】
ドットクロックＤＣＬＫは、表示モードに応じた水平走査周波数により決定される周期のパルスであって、通常、そのディーティ比が５０％のパルスである。例えば、８００×６００ドットの場合では、データイネーブル信号ＤＥが“Ｈ”の期間に８００ドット分のドットクロックが発生する周期を持っている。６４０×４８０では、それが６４０ドットになる。このドットクロックＤＣＬＫは、端子２０ａから水平カウンタ２４と遅延回路２２に入力される。水平カウンタ２４は、ドットクロックＤＣＬＫをリセットされるまでカウントし、リセットされた後に再びカウントする。
【００１２】
データイネーブル信号ＤＥは、図２（ａ）に示す信号であり、端子２０ｂを経て立上がり検出回路２１に入力される。検出回路２１は、その立ち上がりを検出して検出パルスＤＥ’を発生する（図２（ｂ）参照）。検出パルスＤＥ’は、遅延回路２２に入力される。遅延回路２２は、一方の入力に受けたドットクロックＤＣＬＫに応じてこの検出パルスＤＥ’をあらかじめ設定されたドット数分（図２（ｃ）の遅延量Ｄ参照）遅延させる。その遅延出力パルスＤＤＥ’は、ＯＲゲート２３を経て水平カウンタ２４のリセット端子ＲにリセットパルスＲＳＴとして入力される。これにより水平カウンタ２４の値がリセットされる。また、遅延出力パルスＤＤＥ’は、レジスタ２６の端子Ｌにロード信号として入力され、水平カウンタ２４のカウント値のラッチ信号になる。
その結果、リセットされる手前で水平カウンタ２４のカウント値がレジスタ２６に記憶される。
【００１３】
水平カウンタ２４は、Ｎビットであり、その所定の桁位置出力がデコーダ２５と各種駆動制御信号発生回路３０とに加えられる。さらに全桁位置の出力がレジスタ２６と一致検出回路２７とに送出される。
デコーダ２５からは水平表示スタートの駆動パルスＨＳＰが出力され、ソースドライバ４１に送出される。なお、デコーダ２５は、水平カウンタ２４の桁出力の論理積条件によって、例えば、リセットから５ドットクロック分、水平カウンタ２４がドットクロックＤＣＬＫをカウントしたときに水平スタートの駆動パルスＨＳＰを発生する。
各種駆動制御信号発生回路３０もデコーダ２５と同様なデコーダと論理回路とからなり、ドットクロックＤＣＬＫと水平カウンタ２４のカウント値とを受けて水平クロックＨＣＫとラッチパルスＤＬＰとを生成し、これらをソースドライバ４１に送出する。また、各種駆動制御信号発生回路３０は、垂直スタートの駆動パルスＶＳＰと垂直クロックＶＣＫとを生成してゲートドライバ４２に送出する。
【００１４】
レジスタ２６は、図２（ｃ）に示す遅延出力パルスＤＤＥ’に応じて水平カウンタ２４のカウント値Ｔ、あるいはＴ＋αを記憶する（図２（ｄ）参照）。なお、カウント値Ｔは、データイネーブル信号ＤＥの標準的な期間に対応してのカウント値であり、カウント値Ｔ＋αは、この期間が延びた場合のカウント値である。
一致検出回路２７は、現在の水平カウンタ２４の１つ手前のカウント値と現在のカウント値との一致検出をする。１つ手前のカウント値は、１つ前の遅延出力パルスＤＤＥ’のタイミングでレジスタ２６に記憶されたカウント値である。これらが一致したときに一致検出回路２７は一致検出信号ＨＲＳＴを発生する（図２（ｅ）参照）。この一致検出信号ＨＲＳＴは、ＡＮＤゲート２８の一方の入力、そしてＯＲゲート２３を介して水平カウンタ２４のリセット端子にリセットパルスＲＳＴとして入力される。すなわち、一致検出信号は、水平カウンタ２４のリセット信号にされる。しかし、これがリセット信号として有意になるのは、ＡＮＤゲート２８が開いているときである。
【００１５】
ＡＮＤゲート２８の他方の入力は、インバータ２９を介してデータイネーブル信号ＤＥを入力端子２０ａを経て受ける。そこで、データイネーブル信号ＤＥがＬＯＷレベル（以下“Ｌ”）のときでないと、ＡＮＤゲート２８は開かない。データイネーブル信号ＤＥが“Ｈ”のときには、インバータ２９の出力が“Ｌ”となるからである。データイネーブル信号ＤＥが“Ｌ”となるのは、データイネーブル信号ＤＥと次のデータイネーブル信号ＤＥの間と、プロセッサ側が表示データを出力していない、次の画面表示までの画面無表示の期間ときに限られる。そして、ＡＮＤゲート２８が開いたときにはその出力信号ＨＲＳＴａを発生する（図２（ｆ）参照）。
【００１６】
ここで、一致検出信号ＨＲＳＴが発生するタイミングをデータイネーブル信号ＤＥと次のデータイネーブル信号ＤＥの間に入らないように、遅延回路２２の遅延量Ｄを選択的に設定する。もちろん、この遅延量Ｄは、データイネーブル信号ＤＥのそのときどきの期間の変動を考慮して決定される。この期間の変動量をここでは、αとする。なお、αが負の場合（データイネーブル信号ＤＥの期間がカウント値Ｔより短く場合）には、一致検出信号ＨＲＳＴの発生が遅れるので次のデータイネーブル信号ＤＥの“Ｈ”の期間に入ることになる。したがって、これは必ず阻止される。問題は、期間Ｔが延びた場合に一致検出信号ＨＲＳＴを阻止するように遅延量Ｄを決定することである。
この遅延量Ｄは、ここでは、Ｄ＞αに設定される。ただし、この値αは、データイネーブル信号ＤＥの標準的な期間のカウント値Ｔに対してデータイネーブル信号ＤＥが延びる最大期間のカウント値ＴMとの差であって、α＝ＴM−Ｔである。
【００１７】
このように遅延量Ｄ（＞α）に設定すれば一致検出信号ＨＲＳＴは、データイネーブル信号ＤＥが“Ｈ”の期間において阻止されてＡＮＤゲート２８から出力信号ＨＲＳＴａが発生しない。言い換えれば、データイネーブル信号ＤＥが発生する期間（これは、データ表示期間であって、一致検出信号の阻止期間になる。）は、一致検出信号ＨＲＳＴが阻止される。これによりプロセッサ側が表示データを出力していないときに次の画面表示まで表示をしない期間に限って一致検出信号ＨＲＳＴに基づいてＡＮＤゲート２８から出力信号ＨＲＳＴａを発生させることができる。このときには、もちろん、データイネーブル信号ＤＥがないので、立上がり検出回路２１から検出パルスＤＥ’は発生しない。したがって、これによる水平カウンタ２４のリセットパルスＲＳＴは発生しない。これにより先の特開平８−１６０９２２号のように二重にリセットパルスＲＳＴが発生するようなことはない。その結果、図２（ｇ）に示すようなリセットパルスＲＳＴを得ることができる。
【００１８】
すなわち、先の特開平８−１６０９２２号のような回路構成を採ると、遅延回路２２と一致検出信号ＨＲＳＴによるリセットを阻止する回路（ＡＮＤゲート２８とインバータ２９）とのがないために、図２（ｈ）に示すように、リセットパルスＲＳＴが近接して２回発生することになる。
この点、この実施例の回路では、データイネーブル信号ＤＥがあるときに、一致検出信号ＨＲＳＴを阻止する回路を設けているので、データイネーブル信号が発生する期間（表示データによるある画面表示が行われている期間）の間一致検出信号ＨＲＳＴが阻止される。すなわち、図２（ｅ）に示すように、データイネーブル信号ＤＥがあるときの一致検出信号ＨＲＳＴは、阻止されてリセットパルスＲＳＴとして現れてこない（図２（ｇ）参照）。しかも、データイネーブル信号ＤＥが発生しなくなってもリセットパルスＲＳＴは、レジスタ２６に記憶されたカウント値に対応する所定の周期で発生し続ける（図２（ｅ）参照）。言い換えれば、ある画面表示が終了して次の画面表示までの間の期間（データイネーブル信号が一時的に無意となり存在しない期間、例えば、“Ｈ”有意でＬＯＷレベル（以下“Ｌ”）になり、再び“Ｈ”になるときの、“Ｌ”の期間ではない。）においてリセットパルスＲＳＴが出力信号ＨＲＳＴａにより発生する。
【００１９】
この回路では、遅延量Ｄにより水平カウンタ２４は、いずれか一方の信号からリセットを受けるだけで、二重のリセットは起こらない。しかも、データイネーブル信号ＤＥがない場合にもドットクロックＤＣＬＫに応じて、水平カウンタ２４は、データイネーブル信号ＤＥがなくなる手前において記憶されたレジスタ２６のカウント値を上限として循環的にカウント動作を続けていく。これによって、水平表示スタートの駆動パルスＨＳＰやその他の駆動パルスは発生し続ける。
その結果、ソースドライバ４１とゲートドライバ４２とは、従来の回路をそのまま用いて動作させることができる。
ところで、１８ビット×２ビットパラレルデータ変換部３２は、シリアル入力された各６ビットのＲ，Ｇ，Ｂを遅延回路を通し、パラレルに変換する。
【００２０】
図３は、データイネーブル信号ＤＥの期間のうち最大期間に対応するカウント値をレジスタに記憶し、データイネーブル信号ＤＥの信号が発生しない期間の間発生する一致検出信号ＨＲＳＴを、データイネーブル信号ＤＥの最大期間に対応させて発生するようにした実施例である。
図３においては、レジスタ２６ａがレジスタ２６と並列に設けられている。さらにレジスタ２６ａとレジスタ２６との値のうち大きい方を出力する大値検出回路３４が設けられている。また、一致検出回路２７への入力は、レジスタ２６ａの出力値が採用されている。また、レジスタ２６ａは、大値検出回路３４の出力を受けてリセットパルスＲＳＴに応じてそれを記憶する。さらに、レジスタ２６ａの値は、各種駆動信号発生回路３０において生成された垂直表示スタートの駆動パルスＶＳＰを受けてリセットされる。これにより１表示画面ごとに新しい最大値が選択され、データイネーブル信号ＤＥの信号が発生しない期間、言い換えれば、１画面の表示を行わない次の画面表示までの間の期間において、最大値に応じて発生する一致検出信号ＨＲＳＴに基づいて水平カウンタ２４に対するリセットパルスＲＳＴを発生する。
【００２１】
このような構成においては、レジスタ２６ａには、１画面分の表示期間においてデータイネーブル信号ＤＥが最大となる期間がレジスタ２６ａに記憶されてデータイネーブル信号ＤＥが発生していない期間、すなわち、表示画面の終了から次の表示画面の表示までの間の期間に入る。そして、このデータイネーブル信号ＤＥが発生しない期間では、この最大期間に合わせた周期でリセットパルスＲＳＴが発生する。
このようにする利点は、次の画面の表示期間における乱れを防止するためである。すなわち、データイネーブル信号ＤＥが発生していないの期間の間、レジスタ２６のカウント値に従う周期でリセットパルスＲＳＴがいくつも発生すると、このいくつも発生するリセットパルスＲＳＴの周期が万が一短いと、トータルとして次の画面表示期間の開始時点で手前にリセットパルスＲＳＴの位置がずれることがある。これにより表示画面が乱れる。
しかし、一致検出信号ＨＲＳＴを最大期間に合わせておけば、次の画面の表示期間においては、一致検出信号ＨＲＳＴの発生タイミングが遅れることで次の画面の表示期間の最初のデータイネーブル信号ＤＥの信号の“Ｈ”の期間に確実に入り、一致検出信号ＨＲＳＴが確実に阻止され、一致検出信号ＨＲＳＴによるリセットパルスＲＳＴは発生しないからである。
【００２２】
以上説明してきたが、実施例の遅延回路２２と、ＡＮＤゲート２８、そしてインバータ２９とは、この発明における一致検出回路の一致検出信号に応じてデータイネーブル信号が発生しない期間に水平カウンタ２５をリセットするリセット信号発生回路を構成している。しかし、この発明によるリセット信号発生回路は、データイネーブル信号が発生しない期間、言い換えれば、現在の画面表示期間と次の画面表示期間との間の期間にのみ一致検出信号に応じてリセット信号を発生するような回路であればどのような回路であってもよい。
【００２３】
【発明の効果】
以上説明してきたように、この発明にあっては、一致検出回路の一致検出信号に応じてデータイネーブル信号が発生しない期間にカウンタをリセットするリセット信号発生回路を設けることにより、データイネーブル信号が発生しない期間においてもレジスタに記憶されたカウント値に応じて一致検出がなされ、リセット信号発生回路によりカウンタをリセットすることができるので、データイネーブル信号が発生していない期間、言い換えれば、ある画面表示期間が終了してから次の画面表示が開始されるまでの間の期間においてもの水平表示スタートの駆動パルスを生成することができる。
その結果、データイネーブル信号が発生していないことにより画面が乱れることもなく、また、ＬＣＤパネル側は、従来の駆動回路をそのまま使用することができる。しかも、データイネーブル信号が存在する期間とデータイネーブル信号が存在しない期間をデータイネーブル信号のレベルにより区別し、同様にリセット信号を区別し生成しているため、データイネーブル信号の期間の変動の影響を受け難い。
【図面の簡単な説明】
【図１】図１は、この発明の液晶表示装置を適用した一実施例のブロック図である。
【図２】図２は、図１の回路の動作を説明するタイミングチャートである。
【図３】図３は、この発明の液晶表示装置を適用した他の実施例のブロック図である。
【符号の説明】
１…ＬＣＤ表示制御回路、２…水平表示制御回路、
３…垂直表示制御回路、４…ＬＣＤパネル、
５…バス、１０…ＬＣＤ、
２１…立上がり検出回路、２２，３１…遅延回路、
２３…ＯＲゲート、２４…水平カウンタ、
２５…デコーダ、２６…レジスタ、
２７…一致検出回路、２８…ＡＮＤゲート、
２９…インバータ、３０…各種駆動制御信号発生回路、
３２…１８ビット×２ビットパラレルデータ変換部、
３４…大値検出回路、
４１…ソースドライバ（水平電極駆動回路）、
４２…ゲートドライバ（垂直電極駆動回路）、
４３…液晶パネル部。

Claims

ドットクロックと、表示データとともに発生するデータイネーブル信号とを受けて液晶表示パネルに対する駆動信号を生成する液晶表示装置において、
データイネーブル信号の前縁を検出する検出回路と、
この検出回路の検出信号に応じてリセットされて前記データイネーブル信号の前縁から次に発生する前記データイネーブル信号の前縁までの期間における前記ドットクロックをカウントするカウンタと、
このカウンタがリセットされる手前でこのカウンタのカウント値を記憶するレジスタと、
このレジスタのカウント値と前記カウンタのカウント値との一致を検出する一致検出回路と、
この一致検出回路の一致検出信号に応じて前記データイネーブル信号が発生しない期間においてのみ前記カウンタをリセットするリセット信号を発生するリセット信号発生回路とを備え、前記カウンタのカウント値に応じて水平表示スタートの駆動パルスが生成される液晶表示装置。
さらに前記検出回路の検出信号を遅延する遅延回路を有し、前記カウンタは、この遅延回路の信号に応じてリセットされて前記データイネーブル信号の前縁から次に発生する前記データイネーブル信号の前縁までの期間における前記ドットクロックをカウントするものであり、前記遅延回路の遅延時間が前記データイネーブル信号についての前記カウント値の標準的な値とその最大値との差値よりも大きく設定され、前記リセット信号発生回路は、前記一致検出信号と前記データイネーブル信号を反転した信号と受ける論理積回路であって、この論理積回路の出力が前記遅延回路の出力と論理和が採られて前記カウンタのリセット端子に送出される請求項１記載の液晶表示装置。
前記レジスタに記憶される前記カウント値が１画面表示期間における前記データイネーブル信号についての最大カウント値である請求項２記載の液晶表示装置。