JPH02158794A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、パラレルデータインターフェイスを持った
デイスプレィにおいてビデオ信号を重ね合わせる際に用
いて好適な表示制御装置に関する。

「従来の技術」 液晶表示パネルやプラズマ表示パネル等のフラットパネ
ルを用いる表示システムにおいては、階調を表現するた
めにフレームレイトコントロールやＰＷＭ（パルス幅変
調）を行うことが多い。ここで、フレームレイトコント
ロールは、数フレームを一つの単位とし、この単位中に
おいて表示されるフレーム数をドツトの階調に応じて制
御する方法である。また、ＰＷＭは、表示セグメントを
駆動する駆動信号のパルス幅をドツトの階調に対応させ
る方法である。

一方、画像表示の多様化に伴い、複数の表示制御装置か
ら出力される表示イメージを重ねて合わせて表示すると
いう要求がある。ここで、従来のハネル表示コントロー
ラを用いて、フレームレイトコントロールによる画像信
号の重ね合わせを行う場合のシステム構成例を第９図に
示す。

図において、１は装置各部を制御するＣＰＵであり、２
はＣＰＵＩで用いられるプログラムが記憶されたＲＯＭ
および各種データが一時記憶されるＲＡＭからなるメモ
リである。３は、各種外部機器か接続されるＩ１０コン
トローラであり、ＣＰＵＩと外部機器との間でデータの
授受を行う。

１１および５は、ＣＰＵ１の制御の下にパネルデイスプ
レィ６に対し各種の表示制御を行うパネルコントローラ
である。この場合、パネルコントローラ４がマスター側
、パネルコントローラ５がスレーブ側に設定されており
、パネルコントローラ５は、パネルコントローラ４から
供給される同期信号５ＹＮＣに基づいてビデオ信号ＶＩ
Ｄを出力する。このビデオ信号ＶＩＤは、パネルコント
ローラ４内の優先度回路においてパネルインターフェイ
ス４のビデオ信号と適宜切り換えられ、画像の重ね合わ
せかおこなわれるようになっている。そして、重ね合わ
せ処理が行われたビデオ信号は、フレームレイトコント
ロール処理がなされた後に、パネルデイスプレィ６に供
給される。

このように、従来の装置においては、フレームレイトコ
ントロールを行う前のビデオ信号によって、優先度に応
じたビクセルの切換を行うようにしている。このような
構成をとるのは、フレームレイトコントロールされた表
示信号では、フレーム単位で表示の間引きが行われてい
るために、ドツトがあるか無いかが不明になり、優先度
回路でいずれのビクセルを優先表示するかの切換が不可
能になってしまうためである。

また、パネルインターフェイス４，５は、量産化のため
に、一般に同一の構成のＬＳＩとするから、例えば、第
１０図に示す構成となる。すなわち、パネルインターフ
ェイス４．　５とｂ、デイスプレィコントローラＤＣと
、パネルインターフェイスＰ＋を有している。デイスプ
レィコントローラＤＣは、ＶＲＡＭ（ビデオＲＡＭ）内
の画像データに基ついて、表示面のスキャンに応じたビ
デオ信号を出力し、また、パネルインターフェイスＰＩ
は、上述の優先度回路とフレームレイトコントロール回
路とを有している。そして、各ＬＳＩは、マスターおよ
びスレーブのいずれにも設定できるように、自己のビデ
オ信号（フレームレイトコントロール前の信号）を出力
し、また、相手のビデオ信号を入力する入出力端子Ｔａ
を備え、さらに、パネルインターフェイスＰＩの出力端
子ＴＣ（フレームレイトコントロール後のビデオ信号出
力端子）も備えている。

［発明が解決しようとする課題］ しかしながら、第９図に示す構成をとると、マスター／
スレーブのビクセルの切換を、フレームレイトコントロ
ール前のビデオ信号で行うため、ＬＳＩにビデオ信号用
のビット数の多い入出力端子か必要となり、そのピン数
が増えるという問題が生じた。また、第１Ｏ図に示すよ
うに、パネルコントローラのＬＳＩを同一構成にする場
合は、ＬＳＩ個々にビデオ信号用の入出力端子Ｔａおよ
びパネルインターフェイスＰ１の出力端子Ｔｃが必要と
なり、そのピン数の増加が著しくなった。

サフに、各ＬＳＩを同一構成にすると、一方のＬＳＩ　
中のパネルインターフェイスＰＩは、システムにおいて
使用されないため、無駄な回路となる問題か生じた。ま
た、このような問題は、ＰＷＭを行うパネルコントロー
ラについても同様に発生した。

この発明は、上述した事情に鑑みてなされたもので、画
像の重ね合わせを行う表示制御装置において、ＬＳＩ化
した際のピン数を少なくすることができ、また、システ
ム構成上不要な回路が発生しない表示制御装置を提供す
ることを目的としている。

［課題を解決するための手段」 上記課題を解決するために、請求項１記載の発明は、第
１のビデオ信号からビクセル毎に表示の有無を検出する
検出手段と、前記検出手段が表示無しを検出している場
合は、同一の位置に表示すべきピクセルについて他の回
路から供給される第２のビデオ信号を出力する優先度回
路とを具備している。

また、請求項２記載の発明にあっては、複数のピクセル
に対応した並列化信号である第１および第２のビデオ信
号の重ね合わせを行う表示制御回路において、第１のビ
デオ信号からピクセル毎に並列に表示の有無を検出する
検出手段と、前記検出手段が表示無しを検出したピクセ
ルについては第２のビデオ信号中の同一の位置に表示す
べきピクセルの信号を出力する優先度回路とを具備して
いる。

請求項３に記載の発明にあっては、前記検出手段を、表
示の有無を示す信号と、当該表示の有無の検出にかかる
ビデオ信号とを交互に出力するように構成している。

１作用」 検出手段によって、ピクセル毎に表示の有無が検出され
、この検出結果が第１のビデオ信号に重畳される。そし
て、この検出結果が前記第１のビデオ信号と他の回路か
ら供給される第２のビデオ信号との優先度切換を制御す
る。

「実施例」 以下、図面を参照してこの発明の実施例について説明す
る。

第１図は、この発明の一実施例の全体構成を示すブロッ
ク図である。なお、図において、前述した第９図の各部
と対応する部分には同一の符号を付しその説明を省略す
る。

また、この実施例は、フレームレイトコントロールされ
た信号が複数ピクセル分並列に出力される場合の実施例
である。かかる場合を例にとったのは、画像の重ね合わ
せを行うのに極めて困難な一例と考えられるからである
。すなわち、フレームレイトコントロールされた信号に
おいてはピクセルの表示の有無が個々のタイミングでは
判断できず、さらに、これが並列化されると、画像信号
の市ね合わせは一層困難になるため、これを解消する一
例とするためである。

第１図において、１０および１１は、各々マスターおよ
びスレーブ側のパネルコントローラであり、各々フレー
ムレイトコントロールされたビデオ信号ＰＯＤＴＳＰＯ
３Ｔを出力するようになっている。なお、かかる構成は
一例であり、その池の構成によって信号ＰＯＤＴ、ＰＯ
３Ｔが出力されるように構成される場合もある。

１２は、ビデオ信号ＰＯＤＴ、ＰＯ３Ｔを切り換える切
換回路であり、ビデオ信号ＰＯＤＴを優先して出力する
。次に、上記各構成部分の詳細を説明する。

（１）パネルコントローラ１０．１１の構成および動作 ■構成 第２図は、パネルコントローラｌＯの構成を示すブロッ
ク図である。図において、２０はフレームレイトコント
ロール回路であり、デイスプレィコントローラＤＣが出
力するピクセル単位のビデオ信号を、フレームレイトタ
イミング回路２１の制御信号に基づいてフレームレイト
コントロールする。すなわち、ビデオ信号ＶＤＴか示す
ピクセルの階調とフレームレイトタイミング回路の制御
信号に基づき、フレーム番号に応じた当該ピクセルのオ
ン／オフを決定し、オンのときに１°。

オフのときに“０”となる信号ＦＶを出力する。

２２は、ｌピクセルに対応するビデオ信号ＶＤＴの全ビ
ットについての論理和をとるオア回路である。この実施
例の場合、ピクセルが非表示（透明）のときのビデオ信
号ＶＤＴの値が「０」に設定されており、このため、オ
ア回路２２の出力信号ＯＶは、ピクセルが「透明」でな
い場合は、階調によらず°゛ｌ”になる。２３．２４は
、各々フレームレイトコントロール回路２０およびオア
回路２２のンリアル出力信号ＦＶ、ＯＶを所定ビット（
この場合は４ビツト）のパラレル信号に変換するＰ／Ｓ
変換回路である。このように４ビツトのパラレル信号に
変換するのは、パネルデイスプレィ６内のトライバが４
ピクセルのデータを一度に入力するようになっているか
らである。２５．２６は、各々Ｐ／Ｓ変換回路２３．２
４によってパラレル変換された信号を一時記憶し、信号
ＰＤＴ、ＯＤＴとして出力するバッファである。ここで
、Ｐ／Ｓ変換回路２３とバッファ２５の詳細を第３図に
示す。図示のように、Ｐ／Ｓ変換回路２３は、３個のＤ
タイプフリップフロップＤＦＦＩ、ＤＦＦ２、ＤＦＦ３
から構成されている。信号ＦＶは、Ｄタイプフリップフ
ロップＤＦＦＩのＤ入力端に供給され、Ｄタイプフリッ
プフロップＤＦＦ２のＱ出力がＤタイプフリップフロッ
プＤＦＦ３のＤ入力端に供給されている。Ｄタイプフリ
フブフロノプＤＦＦＩ、ＤＦＦ２．ＤＦＦ３のクロック
入力端には、デイスプレィコントローラＤＣからドツト
クロックＤＣＫ　（第５図（イ）参照）が供給されてい
る。したがって、信号ＦＶはビットの表示タイミングに
応じてシフトされてパラレル変換される。

バッファ２５は、第３図に示すように４ビ・ノドのレジ
スタであり、その第Ｏピット入力端り。に信号ＦＶが供
給され、第１、第２、第３ビ・ｙｈ入力端り、、Ｄ、、
Ｄ、に各々ＤタイプフリップフロップＤＦＦＩ、ＤＦＦ
２．ＤＦＦ３のＱ出力信号が供給される。このバッファ
２５は、タイミングコントロール回路２９から供給され
る信号ＥＮＢが“ｔ　”のときにイネーブル状態となる
ように構成され、そのクロック入力端にはドツトクロッ
クＤＣＫが供給されるようになっている。また、Ｐ／Ｓ
変換回路２４とバッファ２６の構成も前述の第３図に示
す構成と同様になっている。

次に、第２図に示す２７は信号ＳＥＬが”０′。

のときに信号ＯＤＴを選択し、信号ＳＥＬが°１”のと
きに信号ＰＤＴを選択するセレクタであり、２８は信号
ＰＯを一時記憶し、信号ＰＯＤＴとして出力するバッフ
ァである。

タイミングコントロール回路２９は、第２図に示す各ブ
ロックの動作タイミングを制御する回路であり、その構
成は第４図に示すようになっている。この図において、
３０は２ビツトのカウンタであり、ドツトクロックＤＣ
Ｋをカウントする。

このカウンタ３０の第Ｏビットの出力信号は、信号ＳＴ
Ｒとして第２図に示すバッファ２８のクロック入力端に
供給される。カウンタ３０の第１．ビットの出力信号は
、信号ＳＥＬとしてセレクタ２７に供給され、セレクタ
２７のセレクト動作を制御する。３１は、カウンタ３０
の出力が「３」の時に信号を出力するために、カウンタ
３０のＱ。。

Ｑ１１号の論理積をとるアンドゲートであり、その出力
信号は信号ＥＮＢとしてバッファＢＵＦ２５．２６に供
給される。次に、３２はドツトクロックＤＣＫの立上り
に信号ＳＥＬの値を取り込むＤタイプフリップフロップ
であり、その出力信号ＤＤＣはＤタイプフリップフロッ
プ３３．３４のクロック端子に供給される。Ｄタイプフ
リップフロップ３３は、デイスプレィコントローラＤＣ
が出力するデイスプレィタイミング信号ＤＴＧ　（“ｔ
　”期間が表示期間を示す）の値を、信号ＤＤＣの立上
り時に取り込み、Ｄタイプフリップフロップ３４はＤタ
イプフリップフロップ３３の出力信号ＤＤＴの値をドツ
トクロックＤＣＫの立ち下がり時に取り込む。Ｄタイプ
フリップフロップ３４の出力（８号は、デイスプレィタ
イミングを示す信号ＤＴＭとして切換回路１２（第１図
参照）に供給されるようになっている。３５は、信号Ｄ
ＴＭと信号ＳＥＬとの論理積をとるアンドゲートであり
、その出力信号は信号ＳＣＫとして切換回路１２に供給
されるようになっている。３６は、カウンタ３０の第Ｏ
ビット出力（信号５ＥＬ）がインバータ３７を介してク
ロック端子に供給されるＤタイプフリップフロップであ
り、インバータ３７の出力信号の立ち上がり時に信号Ｄ
ＤＴの値を取り込む。３８は、インバータ３７の出力信
号の立ち下かり時に、Ｄタイプフリップフロップ３６の
出力信号ＤＤＭの値を取り込むＤタイプフリップフロッ
プであり、その出力信号ＤＤＤは、オアゲート３９を介
してカウンタ３０のクリア端子に供給される。このクリ
ア端子には、信号ＤＴＧもオアゲート３９を介して供給
されるようになっている。

また、パネルコントローラ１１の構成は、上記パネルコ
ントローラ１０と同様になっている。

■動作 次に、パネルコントローラ１０の動作について説明する
。

まず、デイスプレィコントローラＤＣかう、第５図（イ
）、（ロ）、（ハ）に示すように、ドツトクロックＤＣ
Ｋ、表示タイミング信号ＤＴＧおよびビデオ信号ＶＤＴ
が出力される。同図（ハ）に示すビデオ信号ＶＤＴにお
いて、「０」〜「３」の符号を順次付して区切った部分
は、各々ｌピクセル分のデータに対応している。このビ
デオ信号ＶＤＴは、第２図に示すフレイムレイトコント
ロール回路２０およびオア回路２２によって処理される
。これらの回路の出力信号ＦＶ、ＯＶは、第５図（へ）
に示すタイミングで出力される。信号ＦＶ、ＯＶは、ビ
デオ信号ＶＤＴに対して処理時間分たけ遅れ、この実施
例においては、第５図（ハ）、（へ）から判るように、
ドツトクロックＤＣＫの１周期分遅れている。そして、
信号ＦＶは、Ｐ／Ｓ変換回路２３に供給される。すなわ
ち、第３図に示すＤタイプフリップフロップＤＦＦＩの
入力端りに供給される。そして、信号ＦＶが出力された
後のドツトクロックＤＣＫの最初の立上時刻ｔ、におい
て、番号「０」に対応する信号ＦＶかＤタイプフリップ
フロップＤＦＦＩに取り込まれる。そして、時刻【、に
おいて、ドツトクロックＤＣＫが立ち上がると、Ｄタイ
プフリップフロップＤ　Ｆ　Ｉｒ　ｌ内の番号「０」に
対応する信号ＦＶがＤタイプフリップフロップＤＦＦ２
に取り込まれ、番号「１」に対応する信号ＦＶかＤタイ
プフリップフロップＤＦＦＩに取り込まれる。同様にし
て、時刻ｔ４においてドツトクロックＤ　ＣＫが立ち−
ヒかると、番号ｒｏｂ、ｒｌＪ、ｒ２．Ｊに対応する信
号１”　Ｖか、各々Ｄタイプフリ、プフロ、プＤＦＦ３
．ＤＦＦ２　　ＤＦＦｌにとりこまれる。この動作は、
Ｐ／Ｓ変換回路２４が、信号ＯＶについても同様に行う
。

方、第５図（ロ）に示す時刻ｔ、において、表示タイミ
ング信号ＤＴＧが立ち上がると、第４図に示すカウンタ
３０かリセクトされる。この結果、ドツトクロックＤＣ
Ｋが次に立ち上がる時刻ｔ、からカウンタ３０のカウン
トア、ブが開始される。これにより、時刻ｔ４において
は、カウント値が「３」になり、信号ＳＥＬおよびＳＴ
Ｒが共に“１　”信号になる。この結果、信号ＥＮＢが
立上り、第３図に示すバッファ２５をイネーブル状態に
する。この結果、バッファ２５は、ドツトクロックＤＣ
Ｋが次に立ち上がる時刻ｔ、において、その入力端り。

−Ｄ、に供給されている信号を取り込む。時刻ｔ５の直
前においては、バッファ２５の入力端Ｄ　ｓ、　　Ｄ　
２＋　　Ｄ　＋には、各々ＤタイプフリップフロップＤ
ＦＦ３．ＤＦＦ２　　ＤＦＦＩから番号ｒｏｂ、ＩＮ、
ｒ２Ｊに対応する信号ＦＶが供給されている。次に、時
刻ｔ、において、ドツトクロックＤＣＫが立ち上がると
、上述した番号ｒＯＪ、ｒｌＪ、ｒ２Ｊに対応する信号
ＦＶがバッファ２５に取り込まれる。この時、バッファ
２５の入力端り。にはフレームレイトコントロール回路
２０から番号「３」に対応する信号ＦＶが供給されてお
り、この信号ＦＶも同時にバッファ２５に取り込まれる
。

また、時刻ｔ５において、ドツトクロックＤＣＫが立ち
上がると、カウンタ３０のカウント値が「０」に戻り、
信号ＳＴＲ，ＳＥＬかＯ°゛になる。これにより、アン
ドゲート３１の出力信号である信号ＥＮＢか立ち下がり
、バッファ２５がデスイネーブル状態となる。したがっ
て、再び信号ＥＮＤか“１“となるまでは、バッファ２
５はドツトクロ、りＤＣＫが立ち上がっても信号取り込
み処理は行わない。以上の動作により、時刻ｔ５の直後
のバッファ２５の出力信号Ｐ　Ｄ　Ｔは、番号「０」〜
「３」に対応するビクセルのフレームレイトコントロー
ルされたビデオ信号となる。また、時刻ｔ、におけるバ
ッファ２６の出力信号は、バ。

ファ２５の場合と同様に、番号「０」〜「３」に対応す
るピクセルについての表示の有無を示す信号となる。そ
して、以後は上記と同様にして、バッファ２５．２６か
らは、ドツトクロックＤＣＫが４パルス出力される毎に
、番号「０」〜「３」に対応するフレームレイト処理後
のビデオ信号ＰＤＴおよび表示の有無を示す信号ＯＤＴ
が出力される。ここで、４ビクセル分ずつ順次出力され
る信号ＰＤＴを第５図（チ）において、Ｐ　Ｏｒ　　Ｐ
　ｌ＋　　Ｐ　ｔ・・・・と表し、同様に信号ＯＤＴに
ついては、ｏｏ。

０．．０．・・・・と表す。

次に、時刻【５の直後において出力された信号Ｐ、、Ｏ
，は、時刻ｔ、〜ｔ、までの間、第２図に示すセレクタ
２７に供給される。そして、信号ＳＥＬが“Ｏ°゛とな
っている時刻ｔ、〜Ｌ７の間は、信号Ｐ。が選択され、
信号ＳＥＬが“１”となっている時刻ｔ７〜ｔ、の間は
、信号Ｏ８が選択される。

すなわち、セレクタ２７においては、第５図（す）に示
すように信号Ｏ８と信号Ｐ。とか交互に出力され、以後
同様にして信号ｏ、、ｐ、、ｏ、、ｐ、・・・・という
順で交互に出力される。このように、セレクタ２７の出
力信号ｐｏは、信号０．とＰ　＋　（ｉ　＝１．２・・
・・・・）が交互に表れる内容となり、この信号ＰＯか
第２図に示すバッファ２８に供給される。

バッファ２８は、信号ＳＴＲの立上り時において信号Ｓ
　Ｔ　Ｒを取り込むため、その出力信号ＰＯＤＴは、第
５図（ヌ）に示すように信号ＰＯをドツトクロックＤＣ
Ｋの１周期分遅延した信号となる。

一方、Ｄタイプフリップフロップ３２は、ドツトクロッ
クＤＣＫの立ち上がり時において、信号ＳＥＬの値を取
り込むから、その出力信号ＤＤＣは、第５図（ル）に示
すように信号ＳＥＬをド。

トクロノクＤＣＫの一周期分遅延した信号となる。

そして、信号ＳＥＬの立ち上がりにおいて、Ｄタイプフ
リップフロップ３３か表示タイミング信号ＤＴＧの値を
取り込むから、Ｄタイプフリップフロップ３３の出力信
号ＤＤＴは、表示タイミング信号Ｄ　Ｔ　Ｇか“１”′
信号となった後の最初の信号ＤＤＣの立ち上がり時刻【
４において立ち上かる。

同様にして、信号ＤＤＴは、信号表示タイミング信号Ｄ
ＴＧが立ち下がる時刻ｔｌｏの後の最初の信号ＤＤＣの
立ち上かり時刻（，１において立ち下かる。すなわち、
信号ＤＤＴは、表示タイミング信号Ｄ　Ｔ　Ｇをドツト
クロックＤＴＧについて３周期分遅延した信号となる（
第５図（ヲ）参照）。

また、信号ＤＤＣの立ち下がりにおいて、Ｄタイプフリ
ップフロップ３４が信号ＤＤＴの値を取り込むから、Ｄ
タイプフリップフロップ３４の出力信号ＤＴＭは、信号
ＤＤＴに対し、さらに、ドツトクロックＤＣＫの２周期
分遅延した信号となる（第５図（ヨ）参照）。そして、
信号ＤＴＭは、アンドケート３５の開閉を制御するから
、アンドケート３５の一方の入力端に供給されている信
号ＳＥＬは、信号ＤＴＭが°゛ｌ°°となっている間に
おいて信号ＳＣＫとして送出される。

次に、Ｄタイプフリップフロップ３６は、インバータ３
７の出力信号の立ち上がりにおいて、信号Ｄ　Ｄ　′「
の内容を取り込むから、その出力信号ＤＤＭは、第５図
（ワ）に示すように、信号ＤＤＴをドツトクロックＤＣ
Ｋについて１周期遅延した信号となる。また、Ｄタイプ
フリップフロップ３８は、インバータ３７の出力信号の
立ち上がりにおいて、信号ＤＤＭの値を取り込むから、
その出力信号ＤＤＤは、信号ＤＤＭをドツトクロックＤ
ＣＫについて４クロツク遅延した信号となる。そして、
信号ＤＤＤは、オアゲート３９を介してカウンタ３０の
クリア端子ＣＬに供給される。この結果、カウンタ３０
は表示タイミング信号ＤＴＧか立ち上がる時刻ｔ１から
信号ＤＤＤが立ち下がる時刻までクリアされず、カウン
ト動作が続行される。このように、カウント動作を続行
させるのは、以下の理由による。

まず、カウンタ３０の出力信号ＳＥＬ、ＳＴＲは、回路
各部の動作の基本となる信号であるため、ｌラインに表
示すべきすべてのビデオ信号についての処理か終了する
まで、確実に出力する必要がある。ところで、ｌライン
に表示すべきビデオ信号ＶＤＴは、デイスフレイコント
ローラＤＣから出力される表示タイミング信号ＤＴＧが
°゛ｌ°゛となっている期間の部分である（第５図（ロ
）、（ハ）参照）。そして、この間のビデオ信号ＶＤＴ
について処理を行う場合に、表示タイミング信号Ｄ′Ｆ
Ｇの期間たけカウンタ３０のカウントを行わせたとする
と、ビデオ信号Ｖｆ）Ｔの処理に必要な時間遅れのため
に、ビデオ信号の最終部分については、信号ＳＥＬ、Ｓ
ＴＲ等が出力されず、処理に支障を来す。そこで、ビデ
オ信号の最終部分についても良好に処理が行えるように
、表示タイミング信号ＤＴＧを遅延した信号ＤＤＤを作
成し、カウンタ３０の動作期間を確保している。この結
果、第５図（チ）、（す）、（ヌ）に示すように、最終
のビデオ信号Ｏｔ、Ｐｔの処理段階においても確実に信
号ＳＥＬ、ＳＴＲが出力される。さらに、もうｌピクセ
ル分の信号（タイミングの余裕をとるためのダミー信号
０゜、ｐ、）の処理段階においても信号ＳＥＬ、ＳＴＲ
が出力されるため、ｌライン表示に必要な処理を行うた
めの各部の動作タイミングが確保されている。

（２）切換回路１２の構成および動作 ■構成 切換回路１２の構成を第６図を参照して説明する。図に
おいて５０は、４ビツトのレジスタであり、信号ＳＣＫ
の立上り時に信号ＰＯＤＴを取り込む。５１はＤタイプ
フリップフロップであり、信号ＳＣＫの立上り時に信号
ＤＴＭの値を取り込む。５２はクロック端子に信号ＳＣ
Ｋがインバータ５２を介して供給されるＤタイプフリ、
ブフロ。

プであり、インバータ５２の出力信号の立上り時にＤタ
イプフリップフロップ５１の出力信号ＤＴ′ｒの値を取
り込む。Ｄタイプフリップフロップ５３の出力信号ＤＭ
は、表示タイミングを示す信号としてパネルデイスプレ
ィ６（第１図参照）に供給されるようになっている。５
４は、信号ＤＭと信号ＳＣＫの論理積をとるアンドケー
トであり、その出力信号は、／フトクロツタＳＣとして
パネルデイスプレィ６に供給される。次に、５５は、ス
イッチロジック回路であり、その構成を第７図に示す。

たたし、第７図においては、１ビ、部分の処理回路を示
しており、実際には同一の回路か４ビ、部分設けられて
いる。第７図において、５６はセレクタであり、制御端
子が端子ＲＯｉに接続され、第１ビツト入力端子か端子
ＲＳｉに接続され、第１ビツト入力端子が端子ＲＭｉ（
ｉはいずれもＯ，！、２．３）に接続されている。端子
ｒ＜Ｏ，−ＲＯ３には、レジスタ５０の出力信号か供給
され、端子ＲＭｏ−ＲＭ３には信号ＰＯＤＴか供給され
る。また、端子Ｒ３，〜Ｒ３３にはスレーブ側のパネル
コントローラ１１か出力する信号Ｐ０ＳＴが供給される
。この場合、パネルコントローラ１１は、パネルコント
ローラ１０と同様に構成されているから、信号ＰＯ３Ｔ
は信号ＰＯＤＴと同様の内容の信号である。上記セレク
タ５６の出力信号は、端子ＣＫに供給されるインバータ
５２の出力信号の立上り時にＤタイプフリップフロップ
５７に取り込まれ、表示信号ＤＴｉ（ｉ＝０〜３）とし
てパネルデイスプレィ６に供給される。

■動作 ます、レジスタ５０は、信号ＳＣＫの立ち上かり時に信
号ＰＯＤＴの内容を取り込む。この場合、信号ＰＯＤＴ
と信号ＳＣＫとのタイミング関係は、第８図（ロ）、（
ハ）に示す関係になっているから、レジスタ５０は、信
号ＰＯＤＴに含まれる信号Ｏ９，０１・・・・・・を順
次取り込む。したがって、レジスタ５０の出力信号は、
第８図（ニ）に示すようになる。この信号Ｏ８，ＯＩ・
・・・・・は、対応するピクセルの表示の有無を示す信
号であり、第７図に示すセレクタ５６の制御端子に供給
される。したがって、セレクタ５６は、信号Ｏ８＋Ｏ１
・・・・・・が“ビであれば信号ＰＯＤＴを通過させ、
′０”°であれば信号ＰＯ５Ｔを通過させる。この通過
した信号ＰＯＤＴまたはＰＯ３Ｔは、各々インバータ５
２の出力信号の立ち上かり時、すなわち、信号ＳＣＫの
立ち下かり時においてＤタイプフリップフロップ５７に
取り込まれる。この信号ＳＣＫの立し上かりタイミング
は、第８図に示すように、信号ＰＯＤＴ中の信号Ｐ。、
Ｐｌ・　・か含まれている部分に対応する。また、この
関係は、信号ＰＯ３Ｔと信号ＳＣＫとにおいても同様で
ある（信号ＰＯ８Ｔについては図示路）。この結果、Ｄ
ライブフリップフロノブ５フの出力信号は、第８図（ホ
）に示すように、信号ＰＯＤＴまたは信号ＰＯ８Ｔに含
まれる信号Ｐ。＋Ｐｌ・・・・・・となる。すなわち、
マスター側またはスレーブ側のビデオ信号となり、いず
れが出力されるかは、マスター側の信号Ｏ９゜０１・・
・の内容による。

次に、第６図に示すＤタイプフリップフロップ５１およ
び５３は、ビデオ信号の入出力間の遅延時間に対応する
ように信号ＤＴＭを遅延させる。

ここで、第８図（へ）、（ト）に各々Ｄタイプフリップ
フロップ５１．５３の出力信号ＤＴＴおよびＤＭを示す
。信号ＤＭは、パネルデイスプレィ６内のドライバに供
給され、表示時間を制御する。

また、信号ＤＴＴは、アンドゲート５４の開閉を制御し
、このアンドゲート５４が開状態のときに信号ＳＣＫの
反転信号であるインバータ５２の出力信号が信号ＳＣと
して出力される（第８図（ホ）参照）。この信号ＳＣは
、パネルデイスプレィ６内のドライバにシフトクロック
として供給される。

また、第８図（ホ）、（チ）から解るように、信号ＳＣ
とＤタイプフリップフロップ５７の出力信号とは、完全
に同期している。

（３）全体動作 まず、第１図において、パネルコントローラｌ０９１１
がそれぞれ表示面のスキャンに対応して順次信号ＰＯＤ
Ｔ、ＰＯ５Ｔを作成する。このとキ、パネルコントロー
ラＩＯからパネルコントローラ１１に対して同期信号５
ＹＮＣが供給されるため、信号ＰＯＤＴ、ＰＯ８Ｔは、
同期がとられた信号となる。次に、信号ＰＯＤＴ、ＰＯ
３Ｔが切換回路１２に供給され、信号ＰＯＤＴ内の信号
Ｏｏ、Ｏ，，・・・・・・に基づいて切換が行われる。

このようにして、第０フレームの表示が終わると、第１
フレームの表示が上記と同様に行われ、以後、所定のフ
レーム数に達するまで同様の処理が行われる。そして、
所定のフレーム数になる間においテ、マスター側のパネ
ルコントローラ１０が出力するビデオ信号が非表示とな
るピクセルについては、常にスレーブ側のパネルコント
ローラ１１のビデオ信号が優先表示されるから、フレー
ムレイトコントロールを乱すことなく、重ね合わせ表示
が行われる。

なお、上述した実施例は、フレームレイトコントロール
を行うビデオ信号を重ね合わせる場合について述べたが
、この発明はＰＷＭによるビデオ信号の重ね合わせにも
勿論適用することかできる。

また、上記実施例において用いた並列化されたビデオ信
号は、他の態様、例えば、ｌピクセル当たり４ビツトの
信号が２ピクセル分８ビットで出力される場合や、１ピ
クセル当たり２ビツトの信号が４ピクセル分８ビ、トで
出力される場合等であってもよい。また、並列化されて
いないビデオ信号であっても、この発明は当然に適用す
ることかできる。

「発明の効果」 以上説明したように、この発明によれば、第１のビデオ
信号からピクセル毎に表示の有無を検出する検出手段と
、前記検出手段が表示無しを検出している場合は、同一
の位置に表示すべきピクセルについて他の回路から供給
される第２のビデオ信号を出力する優先度回路とを具備
したので、ビデオ信号がフレームレイトコントロールさ
れた信号あるいはＰＷＭによる信号であっても、重ね合
わせを行うことができ、しかも、パネルコントローラを
ＬＳＩ化した際のピン数を少な（することができ、また
、システム構成上不要な回路が発生しない利点が得られ
る。

また、複数のピクセルに対応した並列化信号である第１
および第２のビデオ信号の重ね合わせを行う表示制御回
路において、第１のビデオ信号からピクセル毎に並列に
表示の有無を検出する検出手段と、前記検出手段が表示
無しを検出したピクセルについては第２のビデオ信号中
の同一の位置に表示すべきピクセルの信号を出力する優
先度回路とを具備すると、上述の利点に加えて重ね合わ
せが困難な並列化信号を良好に重ね合わせることかでき
る利点が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体構成を示すブロック
図、第２図は同実施例におけるパネルコントローラの構
成を示すブロック図、第３図は同実施例におけるＰ／Ｓ
変換回路２３およびバッファ２５の構成を示すブロック
図、第４図は第２図に示すタイミングコントロール回路
の構成を示すブロック、第５図はタイミングコントロー
ル回路の各部の動作タイミングを示すタイミングチャー
ト、第６図は切換回路１２の構成を示すブロック図、第
７図は第６図に示すスイッチロジック回路内の構成を示
すブロック図、第８図は切換回路１２内の各部の動作タ
イミングを示すブロック図、第９図は画像の重ね合わせ
を行う従来回路の構成を示すブロック図、第１０図は第
９図に示す従来回路においてパネルコントローラを共通
の構成とした場合を示すプロ・ツク図である。 １２・・・・・・切換回路（優先度回路）、２２・・・
・・・オア回路（検出手段）、５６・・・・・・セレク
タ（優先度回路）。

Claims (3)

【特許請求の範囲】
1. （１）第１のビデオ信号からピクセル毎に表示の有無を
   検出する検出手段と、前記検出手段が表示無しを検出し
   ている場合は、同一の位置に表示すべきピクセルについ
   て他の回路から供給される第２のビデオ信号を出力する
   優先度回路とを具備することを特徴とする表示制御装置
   。
2. （２）複数のピクセルに対応した並列化信号である第１
   および第２のビデオ信号の重ね合わせを行う表示制御回
   路において、第１のビデオ信号からピクセル毎に並列に
   表示の有無を検出する検出手段と、前記検出手段が表示
   無しを検出したピクセルについては第２のビデオ信号中
   の同一の位置に表示すべきピクセルの信号を出力する優
   先度回路とを具備することを特徴とする表示制御装置。
3. （３）請求項（１）または（２）記載の表示制御回路に
   おいて、前記検出手段は表示の有無を示す信号と、当該
   表示有無の検出にかかるビデオ信号とを交互に出力する
   マルチプレックス手段を有していることを特徴とする表
   示制御装置。