JP2002202760A - 液晶表示装置の駆動方法及び駆動回路 - Google Patents
液晶表示装置の駆動方法及び駆動回路Info
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- G09G3/3685—Details of drivers for data electrodes
Abstract
(57)【要約】
【課題】 画像データを液晶パネルへ転送するためのク
ロック周波数を低減させ、バスラインで転送される画像
データの各ビットの変化量を低減させ、ＥＭＩ特性を改
善する。 【解決手段】 タイミングコントローラ２Ａは、グラフ
ィックコントローラ１１Ａから入力する画像データを複
数系統のデータに分岐して、複数のデータバス６Ａを介
してソースドライバ３Ａに供給するとともに、クロック
信号を映像データのデータレートの１／２以下に低下さ
せて出力する。更にタイミングコントローラ２Ａは、デ
ータバス上に出力する画像データの過半数が変化する場
合には該画像データの全部を反転して出力することでデ
ータの変化量を抑制してＥＭＩ特性を改善する。
ロック周波数を低減させ、バスラインで転送される画像
データの各ビットの変化量を低減させ、ＥＭＩ特性を改
善する。 【解決手段】 タイミングコントローラ２Ａは、グラフ
ィックコントローラ１１Ａから入力する画像データを複
数系統のデータに分岐して、複数のデータバス６Ａを介
してソースドライバ３Ａに供給するとともに、クロック
信号を映像データのデータレートの１／２以下に低下さ
せて出力する。更にタイミングコントローラ２Ａは、デ
ータバス上に出力する画像データの過半数が変化する場
合には該画像データの全部を反転して出力することでデ
ータの変化量を抑制してＥＭＩ特性を改善する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶パネル等の液
晶表示装置の駆動方法及び駆動回路に関し、特に、ＥＭ
Ｉ（Electro Magnetic Interference）の低減、超高精
細化及び多階調表示を可能とする液晶装置の駆動方法及
び駆動回路に関する。
晶表示装置の駆動方法及び駆動回路に関し、特に、ＥＭ
Ｉ（Electro Magnetic Interference）の低減、超高精
細化及び多階調表示を可能とする液晶装置の駆動方法及
び駆動回路に関する。
【０００２】
【従来の技術】マトリクス状に配置された画素電極に対
し、スイッチング用の薄膜トランジスタ（Thin Film Tr
ansistor：以下、「ＴＦＴ」という。）を介して階調電
圧を印加する構成の液晶パネルを備える液晶表示装置
（ＴＦＴ ＬＣＤ）においては、超高精細化、大型画面
化に伴う画素数の増加により、液晶パネルの駆動の高速
化が重要である。
し、スイッチング用の薄膜トランジスタ（Thin Film Tr
ansistor：以下、「ＴＦＴ」という。）を介して階調電
圧を印加する構成の液晶パネルを備える液晶表示装置
（ＴＦＴ ＬＣＤ）においては、超高精細化、大型画面
化に伴う画素数の増加により、液晶パネルの駆動の高速
化が重要である。
【０００３】図３２は、従来の液晶表示装置の構成を示
す図である。液晶パネル５０の上辺側に配置されるＮ個
のソースドライバ３０と、側面側に配置されるＭ個のゲ
ートドライバ４０と、グラフィックコントローラ１１
と、前記グラフィックコントローラ１１の出力により前
記各ドライバを制御するインターフェース基板２０とを
備える。
す図である。液晶パネル５０の上辺側に配置されるＮ個
のソースドライバ３０と、側面側に配置されるＭ個のゲ
ートドライバ４０と、グラフィックコントローラ１１
と、前記グラフィックコントローラ１１の出力により前
記各ドライバを制御するインターフェース基板２０とを
備える。
【０００４】前記インターフェース基板２０には、グラ
フィックコントローラ１１からの情報をトランスミッタ
１２を介して受信するレシーバ２０１と、該レシーバ２
０１からの入力画像データ、タイミング情報を入力し、
前記各ドライバ３０、４０に対する画像データとスター
ト信号、クロック信号とを出力する表示制御装置２０２
と、前記各ドライバへ各種の電源を供給する電源回路２
０３とから構成されている。なお、グラフィックコント
ローラ１１はコンピュータから送信されてくるクロック
等の表示用のタイミング情報、水平同期信号、垂直同期
信号等の各表示制御用の制御信号、画像データの各情報
を前記インターフェース基板２０に出力する。
フィックコントローラ１１からの情報をトランスミッタ
１２を介して受信するレシーバ２０１と、該レシーバ２
０１からの入力画像データ、タイミング情報を入力し、
前記各ドライバ３０、４０に対する画像データとスター
ト信号、クロック信号とを出力する表示制御装置２０２
と、前記各ドライバへ各種の電源を供給する電源回路２
０３とから構成されている。なお、グラフィックコント
ローラ１１はコンピュータから送信されてくるクロック
等の表示用のタイミング情報、水平同期信号、垂直同期
信号等の各表示制御用の制御信号、画像データの各情報
を前記インターフェース基板２０に出力する。
【０００５】また、画像データ及び制御信号は、グラフ
ィックコントローラ１１からトランスミッタ１２にパラ
レルに送られ、トランスミッタ１２でパラレル・シリア
ル変換された後、シリアルにレシーバ２０１に送られ
る。レシーバ２０１では受信した画像データ及び制御信
号をシリアル・パラレル変換し、パラレルデータとして
表示制御装置２０２に送る。
ィックコントローラ１１からトランスミッタ１２にパラ
レルに送られ、トランスミッタ１２でパラレル・シリア
ル変換された後、シリアルにレシーバ２０１に送られ
る。レシーバ２０１では受信した画像データ及び制御信
号をシリアル・パラレル変換し、パラレルデータとして
表示制御装置２０２に送る。
【０００６】なお、トランスミッタ１２からのシリアル
化されたデータは、１〜複数本の信号線からなる低電圧
差動信号、例えばＬＶＤＳ（Lou Voltage Differential
Signaling）、ＴＭＤＳ（Transition Minimized Diffe
rential Signaling）、ＧＶＩＦ（Gigabit Video Inter
face）、ＬＤＩ（LVDS Display Interface）などの伝送
方式によりレシーバ２０１に送られる。
化されたデータは、１〜複数本の信号線からなる低電圧
差動信号、例えばＬＶＤＳ（Lou Voltage Differential
Signaling）、ＴＭＤＳ（Transition Minimized Diffe
rential Signaling）、ＧＶＩＦ（Gigabit Video Inter
face）、ＬＤＩ（LVDS Display Interface）などの伝送
方式によりレシーバ２０１に送られる。
【０００７】ソースドライバ３０は、その詳細な構成及
び動作を後述するように、直列接続の複数段構成でな
り、スタート信号及びクロック信号のタイミングでそれ
ぞれのソースドライバが画像データを取り込み、１ライ
ン分の各画素毎の画像データをそれぞれ電圧値に変換し
て、１ラインの対応する液晶パネルの画素電極にＴＦＴ
のドレイン電極を介して供給する。
び動作を後述するように、直列接続の複数段構成でな
り、スタート信号及びクロック信号のタイミングでそれ
ぞれのソースドライバが画像データを取り込み、１ライ
ン分の各画素毎の画像データをそれぞれ電圧値に変換し
て、１ラインの対応する液晶パネルの画素電極にＴＦＴ
のドレイン電極を介して供給する。
【０００８】ゲートドライバ４０は、表示制御装置２０
２から出力されるフレーム開始信号およびクロック信号
に基づき、クロック信号に同期して、１ライン単位で前
記各ＴＦＴのゲート電極の全てを制御し、上方の１ライ
ン分の各ＴＦＴから順次導通させることにより、導通時
点にソースドライバ３０から供給される階調電圧を画素
電極に印加する。
２から出力されるフレーム開始信号およびクロック信号
に基づき、クロック信号に同期して、１ライン単位で前
記各ＴＦＴのゲート電極の全てを制御し、上方の１ライ
ン分の各ＴＦＴから順次導通させることにより、導通時
点にソースドライバ３０から供給される階調電圧を画素
電極に印加する。
【０００９】以上の動作による液晶パネルの画像データ
の表示制御においては、ソースドライバへの画像データ
とクロック信号の供給、及びソースドライバでの画像デ
ータの取り込み動作タイミングについて、いくつかの方
式が提案されている。
の表示制御においては、ソースドライバへの画像データ
とクロック信号の供給、及びソースドライバでの画像デ
ータの取り込み動作タイミングについて、いくつかの方
式が提案されている。
【００１０】図３３〜図３４は、第１の従来例の画像デ
ータ及びクロック信号に関する駆動方式を示す図であ
る。この従来例では、図３４に示すようにタイミングコ
ントローラにおいて赤（Ｒ）、緑（Ｇ）、青（Ｂ）の三
原色の入力画像データ（例えば、赤、緑、青のそれぞれ
８ビット（８信号線）の信号データ）を液晶パネルの水
平方向の解像度に対し、奇数番目の画素の画像データ
（「奇数データ」ともいう。）と偶数番目の画素のデー
タ（「偶数データ」ともいう。）とに分岐し、Ａポート
データとＢポートデータの２系統の画像データとし、ま
た、クロック信号として、前記画像データのデータレー
トと同一の繰り返し周波数のクロック信号を生成して、
両者をタイミングコントローラからソースドライバに供
給し、ソースドライバでは、前記画像データを前記クロ
ック信号の立ち上がりのタイミングで取り込んで階調電
圧を生成し液晶パネルに出力する駆動方式である。図３
３は、タイミングコントローラとソースドライバとの接
続構成を示す図であり、Ａポートデータ、Ｂポートデー
タ及びクロック信号は全て各ソースドライバに共通に供
給される。
ータ及びクロック信号に関する駆動方式を示す図であ
る。この従来例では、図３４に示すようにタイミングコ
ントローラにおいて赤（Ｒ）、緑（Ｇ）、青（Ｂ）の三
原色の入力画像データ（例えば、赤、緑、青のそれぞれ
８ビット（８信号線）の信号データ）を液晶パネルの水
平方向の解像度に対し、奇数番目の画素の画像データ
（「奇数データ」ともいう。）と偶数番目の画素のデー
タ（「偶数データ」ともいう。）とに分岐し、Ａポート
データとＢポートデータの２系統の画像データとし、ま
た、クロック信号として、前記画像データのデータレー
トと同一の繰り返し周波数のクロック信号を生成して、
両者をタイミングコントローラからソースドライバに供
給し、ソースドライバでは、前記画像データを前記クロ
ック信号の立ち上がりのタイミングで取り込んで階調電
圧を生成し液晶パネルに出力する駆動方式である。図３
３は、タイミングコントローラとソースドライバとの接
続構成を示す図であり、Ａポートデータ、Ｂポートデー
タ及びクロック信号は全て各ソースドライバに共通に供
給される。
【００１１】図３５〜図３６は、第２の従来例の画像デ
ータ及びクロック信号に関する駆動方式を示す図であ
る。図３６は、タイミングコントローラとソースドライ
バ間の信号のタイムチャートを示す図であり、第２の従
来例は、タイミングコントローラは画像データを４系統
の画像データに変換し、４系統の画像データのデータレ
ートと同一の繰り返し周波数の単一のクロック信号とと
もにソースドライバに出力し、ソースドライバでは４系
統の画像データを前記単一のクロック信号により取り込
むようにした駆動方式である。
ータ及びクロック信号に関する駆動方式を示す図であ
る。図３６は、タイミングコントローラとソースドライ
バ間の信号のタイムチャートを示す図であり、第２の従
来例は、タイミングコントローラは画像データを４系統
の画像データに変換し、４系統の画像データのデータレ
ートと同一の繰り返し周波数の単一のクロック信号とと
もにソースドライバに出力し、ソースドライバでは４系
統の画像データを前記単一のクロック信号により取り込
むようにした駆動方式である。
【００１２】具体的には、図３５に示すように、タイミ
ングコントローラは、入力画像データを入力し、Ａ、
Ｂ、Ｃ及びＤポートデータとして、例えば８ビット×３
（三原色のデータ）の４系統の画像データを出力し、Ａ
ポートデータ及びＢポートデータは奇数段のソースドラ
イバ３Ｂ１、３Ｂ３…に供給し、Ｃポートデータ及びＤ
ポートデータは偶数段のソースドライバ３Ｂ２、３Ｂ４
…に供給し、更にクロック信号は全てのソースドライバ
に供給する構成としている。４系統の画像データは、図
３６に示すように隣接する２つのソースドライバ３Ｂ
１、３Ｂ２で扱う画像データを奇数と偶数の２系統の画
像データとするとともに、後続の２つのソースドライバ
３Ｂ３、３Ｂ４で扱う画像データも奇数と偶数の２系統
の画像データとしたデータ配列とする。
ングコントローラは、入力画像データを入力し、Ａ、
Ｂ、Ｃ及びＤポートデータとして、例えば８ビット×３
（三原色のデータ）の４系統の画像データを出力し、Ａ
ポートデータ及びＢポートデータは奇数段のソースドラ
イバ３Ｂ１、３Ｂ３…に供給し、Ｃポートデータ及びＤ
ポートデータは偶数段のソースドライバ３Ｂ２、３Ｂ４
…に供給し、更にクロック信号は全てのソースドライバ
に供給する構成としている。４系統の画像データは、図
３６に示すように隣接する２つのソースドライバ３Ｂ
１、３Ｂ２で扱う画像データを奇数と偶数の２系統の画
像データとするとともに、後続の２つのソースドライバ
３Ｂ３、３Ｂ４で扱う画像データも奇数と偶数の２系統
の画像データとしたデータ配列とする。
【００１３】タイミングコントローラでは、Ａ、Ｂ、Ｃ
及びＤポートデータとして、入力画像データの１ライン
データ数（画素数）／Ｎ単位の４つのデータを対象とし
て、最初の２データ単位を偶数及び奇数に分岐してそれ
ぞれＡ、Ｂポートデータとし、後続の２データ単位を偶
数及び奇数に分岐してＣ、Ｄポートデータとすることに
より生成する。また、ソースドライバでは、４系統の画
像データを単一のクロック信号の立ち上がりのタイミン
グにより取り込んで、それぞれを階調電圧に変換して出
力する。
及びＤポートデータとして、入力画像データの１ライン
データ数（画素数）／Ｎ単位の４つのデータを対象とし
て、最初の２データ単位を偶数及び奇数に分岐してそれ
ぞれＡ、Ｂポートデータとし、後続の２データ単位を偶
数及び奇数に分岐してＣ、Ｄポートデータとすることに
より生成する。また、ソースドライバでは、４系統の画
像データを単一のクロック信号の立ち上がりのタイミン
グにより取り込んで、それぞれを階調電圧に変換して出
力する。
【００１４】図３７〜図３８は、第３の従来例の画像デ
ータ及びクロック信号に関する駆動方式を示す図であ
る。図３８は、タイミングコントローラとソースドライ
バ間の信号のタイムチャートを示す図である。第３の従
来例では、第２の従来例と同様にタイミングコントロー
ラにおいて４系統の画像データへの変換を行うものであ
るが、Ａ、ＢポートデータとＣ、Ｄポートデータは互い
にデータ周期の半周期位相がずれたデータ構成としてい
る。タイミングコントローラは、４系統の画像データ
を、該画像データのデータレートと同一の繰り返し周波
数の第１、第２のクロック信号とともにソースドライバ
に出力し、ソースドライバでは第１、第２のクロック信
号によりそれぞれの画像データを取り込むように構成し
ている。第１、第２のクロック信号は、図３８に示すよ
うにそれぞれ互いに逆相の２クロック信号として画像デ
ータを取り込むように構成することも可能である。
ータ及びクロック信号に関する駆動方式を示す図であ
る。図３８は、タイミングコントローラとソースドライ
バ間の信号のタイムチャートを示す図である。第３の従
来例では、第２の従来例と同様にタイミングコントロー
ラにおいて４系統の画像データへの変換を行うものであ
るが、Ａ、ＢポートデータとＣ、Ｄポートデータは互い
にデータ周期の半周期位相がずれたデータ構成としてい
る。タイミングコントローラは、４系統の画像データ
を、該画像データのデータレートと同一の繰り返し周波
数の第１、第２のクロック信号とともにソースドライバ
に出力し、ソースドライバでは第１、第２のクロック信
号によりそれぞれの画像データを取り込むように構成し
ている。第１、第２のクロック信号は、図３８に示すよ
うにそれぞれ互いに逆相の２クロック信号として画像デ
ータを取り込むように構成することも可能である。
【００１５】イミングタイミングコントローラでは、
Ａ、Ｂ、Ｃ及びＤポートデータとして、入力画像データ
の１ラインデータ数（画素数）／Ｎ単位の４つのデータ
を対象として、最初の２データ単位を偶数及び奇数に分
岐してそれぞれＡ、Ｂポートデータとし、後続の２デー
タ単位を偶数及び奇数に分岐してデータ周期の半周期遅
延してＣ、Ｄポートデータとすることにより生成され
る。
Ａ、Ｂ、Ｃ及びＤポートデータとして、入力画像データ
の１ラインデータ数（画素数）／Ｎ単位の４つのデータ
を対象として、最初の２データ単位を偶数及び奇数に分
岐してそれぞれＡ、Ｂポートデータとし、後続の２デー
タ単位を偶数及び奇数に分岐してデータ周期の半周期遅
延してＣ、Ｄポートデータとすることにより生成され
る。
【００１６】具体的には、タイミングコントローラは、
入力画像データを入力し、Ａ、Ｂポートデータは奇数段
のソースドライバに供給し、Ｃ、Ｄポートデータは偶数
段のソースドライバに供給し、更に第１、第２のクロッ
ク信号はそれぞれ奇数段及び偶数段のソースドライバに
供給する構成としている。４系統の画像データは、図３
７に示すように隣接する２つのソースドライバで扱う画
像データを奇数と偶数の２系統の画像データとするとと
もに、後続の２つのソースドライバで扱う画像データも
奇数と偶数の２系統の画像データとしたデータ配列とす
る。
入力画像データを入力し、Ａ、Ｂポートデータは奇数段
のソースドライバに供給し、Ｃ、Ｄポートデータは偶数
段のソースドライバに供給し、更に第１、第２のクロッ
ク信号はそれぞれ奇数段及び偶数段のソースドライバに
供給する構成としている。４系統の画像データは、図３
７に示すように隣接する２つのソースドライバで扱う画
像データを奇数と偶数の２系統の画像データとするとと
もに、後続の２つのソースドライバで扱う画像データも
奇数と偶数の２系統の画像データとしたデータ配列とす
る。
【００１７】タイミングコントローラでは、Ａ、Ｂ、Ｃ
及びＤポートデータとして、入力画像データの１ライン
データ数（画素数）／Ｎ単位の４つのデータを対象とし
て、最初の２データ単位を偶数及び奇数に分岐してそれ
ぞれＡ、Ｂポートデータとし、後続の２データ単位を偶
数及び奇数に分岐してデータの半周期遅延してＣ、Ｄポ
ートデータとすることにより生成する。また、ソースド
ライバでは、４系統の画像データを第１、第２のクロッ
ク信号の立ち上がりタイミングにより取り込んで、それ
ぞれを階調電圧に変換して出力する。
及びＤポートデータとして、入力画像データの１ライン
データ数（画素数）／Ｎ単位の４つのデータを対象とし
て、最初の２データ単位を偶数及び奇数に分岐してそれ
ぞれＡ、Ｂポートデータとし、後続の２データ単位を偶
数及び奇数に分岐してデータの半周期遅延してＣ、Ｄポ
ートデータとすることにより生成する。また、ソースド
ライバでは、４系統の画像データを第１、第２のクロッ
ク信号の立ち上がりタイミングにより取り込んで、それ
ぞれを階調電圧に変換して出力する。
【００１８】図３９〜図４０は、第４の従来例の画像デ
ータ及びクロック信号に関する駆動方式であり、特開平
１０−３４００７０号公報記載の２つのクロック信号の
場合の例を示す図である。第４の従来例は、画像データ
のバス幅を増やすことなくクロック信号の周波数を低下
させることを特徴とするものである。
ータ及びクロック信号に関する駆動方式であり、特開平
１０−３４００７０号公報記載の２つのクロック信号の
場合の例を示す図である。第４の従来例は、画像データ
のバス幅を増やすことなくクロック信号の周波数を低下
させることを特徴とするものである。
【００１９】第４の従来例では、同図に示すようにタイ
ミングコントローラにおいて入力画像データを奇数デー
タと偶数データに分岐して２系統の画像データとし、ク
ロック信号として前記画像データのデータレートの１／
２の繰り返し周波数であり、互いに逆相の第１、第２の
クロック信号を生成して、前記両画像データはソースド
ライバに共通に供給し、前記第１、第２のクロック信号
はそれぞれ偶数段及び奇数段のソースドライバに供給す
る構成としている。ソースドライバは前記画像データを
前記クロック信号により取り込んで、それぞれ階調電圧
を生成して液晶パネルに出力する。
ミングコントローラにおいて入力画像データを奇数デー
タと偶数データに分岐して２系統の画像データとし、ク
ロック信号として前記画像データのデータレートの１／
２の繰り返し周波数であり、互いに逆相の第１、第２の
クロック信号を生成して、前記両画像データはソースド
ライバに共通に供給し、前記第１、第２のクロック信号
はそれぞれ偶数段及び奇数段のソースドライバに供給す
る構成としている。ソースドライバは前記画像データを
前記クロック信号により取り込んで、それぞれ階調電圧
を生成して液晶パネルに出力する。
【００２０】図３９に示すように隣接する２つのソース
ドライバで扱う画像データを奇数と偶数の２系統の画像
データとするとともに、後続の２つの２つのソースドラ
イバで扱う画像データも奇数と偶数の２系統の画像デー
タとした後、各２系統の画像データを時分割多重化した
２系統のＡ、Ｂポートのデータ配列とする。
ドライバで扱う画像データを奇数と偶数の２系統の画像
データとするとともに、後続の２つの２つのソースドラ
イバで扱う画像データも奇数と偶数の２系統の画像デー
タとした後、各２系統の画像データを時分割多重化した
２系統のＡ、Ｂポートのデータ配列とする。
【００２１】
【発明が解決しようとする課題】前述の第１〜第３の従
来の駆動方式は、入力画像データを２又は４系統の画像
データとし、前記２又は４系統の画像データと、該画像
データのデータレートと同一の繰り返し周波数のクロッ
ク信号をソースドライバに送り、各画像データを前記ク
ロック信号の立ち上がり又は立ち下がりのタイミングで
ソースドライバに取り込む方式である。
来の駆動方式は、入力画像データを２又は４系統の画像
データとし、前記２又は４系統の画像データと、該画像
データのデータレートと同一の繰り返し周波数のクロッ
ク信号をソースドライバに送り、各画像データを前記ク
ロック信号の立ち上がり又は立ち下がりのタイミングで
ソースドライバに取り込む方式である。
【００２２】ところが、このような駆動方式ではクロッ
ク信号の繰り返し周波数が２又は４系統の画像データの
データレートと同一であるために、クロック信号には２
又は４系統の画像データに対し実質的に２倍の変化点が
生じる。
ク信号の繰り返し周波数が２又は４系統の画像データの
データレートと同一であるために、クロック信号には２
又は４系統の画像データに対し実質的に２倍の変化点が
生じる。
【００２３】このため、第１〜第３の従来の駆動方式で
は、液晶パネルの高精細化及び大型化により１ライン当
たりの画像データの増加によるクロック周波数の高速化
に伴って、電磁妨害雑音特性（ＥＭＩ特性）が悪くなる
という問題がある。
は、液晶パネルの高精細化及び大型化により１ライン当
たりの画像データの増加によるクロック周波数の高速化
に伴って、電磁妨害雑音特性（ＥＭＩ特性）が悪くなる
という問題がある。
【００２４】また、第４の従来例においては、２系統の
画像データのデータレートに対しクロック信号の繰り返
し周波数を１／２とするものであり、クロック周波数を
低減することが可能であるが、同公報に記載されている
ようにバス幅、つまりバス数を増やすことなくクロック
周波数を低減するものであるから、画像データの高速化
の点で問題がある。特に、画像データとして２系統のデ
ータとするものであるから、液晶パネルの高精細化及び
大型化の点で問題がある。
画像データのデータレートに対しクロック信号の繰り返
し周波数を１／２とするものであり、クロック周波数を
低減することが可能であるが、同公報に記載されている
ようにバス幅、つまりバス数を増やすことなくクロック
周波数を低減するものであるから、画像データの高速化
の点で問題がある。特に、画像データとして２系統のデ
ータとするものであるから、液晶パネルの高精細化及び
大型化の点で問題がある。
【００２５】更に、従来の液晶表示装置の駆動回路で
は、画像データは液晶パネルの周囲、横方向等に配線さ
れる長いバスラインで転送され、バスラインは三原色分
と本数も多いことから、画像データが経時的にビットの
変化量が多いと、この各ビットの値の変化に起因しても
ＥＭＩ特性が悪くなる。
は、画像データは液晶パネルの周囲、横方向等に配線さ
れる長いバスラインで転送され、バスラインは三原色分
と本数も多いことから、画像データが経時的にビットの
変化量が多いと、この各ビットの値の変化に起因しても
ＥＭＩ特性が悪くなる。
【００２６】このような電磁妨害雑音は、周辺の電子機
器に誤動作等の悪影響を与える原因となるものであり、
精密電子機器の近傍や計算機室などにおいて使用される
液晶表示装置において、非常に大きな問題となる。ま
た、電磁妨害雑音の放射を低減させるために高価なＥＭ
Ｉ対策用部品を使用する必要があり、液晶表示装置のコ
ストが大きくなる。さらに、放射される電磁妨害雑音が
バスラインに起因するノイズか否かを切り分けることが
難しく、その放射要因の特定ができないという問題もあ
る。
器に誤動作等の悪影響を与える原因となるものであり、
精密電子機器の近傍や計算機室などにおいて使用される
液晶表示装置において、非常に大きな問題となる。ま
た、電磁妨害雑音の放射を低減させるために高価なＥＭ
Ｉ対策用部品を使用する必要があり、液晶表示装置のコ
ストが大きくなる。さらに、放射される電磁妨害雑音が
バスラインに起因するノイズか否かを切り分けることが
難しく、その放射要因の特定ができないという問題もあ
る。
【００２７】また、バスラインの画像データのビットの
変化量が多い場合には、バスライン間のクロストークノ
イズが発生してデータ誤りの原因になるという問題もあ
る。
変化量が多い場合には、バスライン間のクロストークノ
イズが発生してデータ誤りの原因になるという問題もあ
る。
【００２８】（目的）本発明は、このような事情を考慮
してなされたもので、画像データを液晶パネルへ転送す
るためのクロック信号周波数を低減させることを可能と
する液晶表示装置の駆動方法及び回路を提供することを
目的とする。
してなされたもので、画像データを液晶パネルへ転送す
るためのクロック信号周波数を低減させることを可能と
する液晶表示装置の駆動方法及び回路を提供することを
目的とする。
【００２９】本発明は、クロック信号周波数の低速化に
加えてバスラインで転送される画像データの各ビットの
変化量を低減させることを可能とし、ＥＭＩ特性を改善
することを可能とした液晶表示装置の駆動方法及び回路
を提供することを目的とする。
加えてバスラインで転送される画像データの各ビットの
変化量を低減させることを可能とし、ＥＭＩ特性を改善
することを可能とした液晶表示装置の駆動方法及び回路
を提供することを目的とする。
【００３０】本発明は、画像データの高速化とクロック
周波数の低速化を可能とする液晶表示装置の駆動方法及
び駆動回路を提供することを目的とする。
周波数の低速化を可能とする液晶表示装置の駆動方法及
び駆動回路を提供することを目的とする。
【００３１】
【課題を解決するための手段】本発明の液晶表示装置の
駆動方法は、複数の画像データを出力する複数のバスラ
インを有する液晶表示装置の駆動方法において、データ
レートＩ（Ｉは正の整数）の入力画像データをデータレ
ートＩ／２の２Ｊ（Ｊは正の整数）系統の画像データと
し、前記画像データに同期するクロック周波数Ｉ／４の
クロック信号と共に前記バスラインを介して液晶表示装
置のソースドライバに供給し、前記ソースドライバは前
記クロック信号により前記２Ｊ系統の画像データを取り
込み階調電圧に変換して液晶表示装置を駆動すること、
又は、データレートＩ（Ｉは正の整数）の入力画像デー
タをデータレートＩ／２の４Ｊ（Ｊは正の整数）系統の
画像データとし、前記画像データに同期するクロック周
波数Ｉ／４のクロック信号と共に前記バスラインを介し
て液晶表示装置のソースドライバに供給し、前記ソース
ドライバは前記クロック信号により前記４Ｊ系統の画像
データを取り込み階調電圧に変換して液晶表示装置を駆
動すること、又は、データレートＩ（Ｉは正の整数）の
入力画像データをデータレートＩの４Ｊ（Ｊは正の整
数）系統の画像データとし、前記画像データに同期する
クロック周波数Ｉ／２のクロック信号と共に前記バスラ
インを介して液晶表示装置のソースドライバに供給し、
前記ソースドライバは前記クロック信号により前記４Ｊ
系統の画像データを取り込み階調電圧に変換して液晶表
示装置を駆動すること、を特徴とする。
駆動方法は、複数の画像データを出力する複数のバスラ
インを有する液晶表示装置の駆動方法において、データ
レートＩ（Ｉは正の整数）の入力画像データをデータレ
ートＩ／２の２Ｊ（Ｊは正の整数）系統の画像データと
し、前記画像データに同期するクロック周波数Ｉ／４の
クロック信号と共に前記バスラインを介して液晶表示装
置のソースドライバに供給し、前記ソースドライバは前
記クロック信号により前記２Ｊ系統の画像データを取り
込み階調電圧に変換して液晶表示装置を駆動すること、
又は、データレートＩ（Ｉは正の整数）の入力画像デー
タをデータレートＩ／２の４Ｊ（Ｊは正の整数）系統の
画像データとし、前記画像データに同期するクロック周
波数Ｉ／４のクロック信号と共に前記バスラインを介し
て液晶表示装置のソースドライバに供給し、前記ソース
ドライバは前記クロック信号により前記４Ｊ系統の画像
データを取り込み階調電圧に変換して液晶表示装置を駆
動すること、又は、データレートＩ（Ｉは正の整数）の
入力画像データをデータレートＩの４Ｊ（Ｊは正の整
数）系統の画像データとし、前記画像データに同期する
クロック周波数Ｉ／２のクロック信号と共に前記バスラ
インを介して液晶表示装置のソースドライバに供給し、
前記ソースドライバは前記クロック信号により前記４Ｊ
系統の画像データを取り込み階調電圧に変換して液晶表
示装置を駆動すること、を特徴とする。
【００３２】前記クロック信号は、互いに半周期ずれた
クロック信号であり、ソースドライバは、前記複数の画
像データをクロック信号の立ち上がり又は立ち下がりに
より画像データを取り込む、又は、前記クロック信号は
単一のクロック信号であり、ソースドライバは、前記ク
ロック信号の立ち上がり及び立ち下がりにより複数の画
像データを取り込むことを特徴とする。
クロック信号であり、ソースドライバは、前記複数の画
像データをクロック信号の立ち上がり又は立ち下がりに
より画像データを取り込む、又は、前記クロック信号は
単一のクロック信号であり、ソースドライバは、前記ク
ロック信号の立ち上がり及び立ち下がりにより複数の画
像データを取り込むことを特徴とする。
【００３３】本発明の液晶表示装置の駆動回路は、入力
画像データを複数の画像データに分岐してクロック信号
とともに複数のバスラインに出力するタイミングコント
ローラと、前記バスラインからの画像データを取り込む
ソースドライバとを有する液晶表示装置の駆動回路にお
いて、前記タイミングコントローラは、データレートＩ
（Ｉは正の整数）の入力画像データをデータレートＩ／
２の２Ｊ（Ｊは正の整数）系統の画像データとし、前記
画像データに同期するクロック周波数Ｉ／４のクロック
信号と共に前記バスラインを介して液晶表示装置のソー
スドライバに供給し、前記ソースドライバは前記クロッ
ク信号により前記２Ｊ系統の画像データを取り込み階調
電圧に変換して液晶表示装置を駆動すること、又は、前
記タイミングコントローラは、データレートＩ（Ｉは正
の整数）の入力画像データをデータレートＩ／２の４Ｊ
（Ｊは２以上の正の整数）系統の画像データとし、前記
画像データに同期するクロック周波数Ｉ／４のクロック
信号と共に前記バスラインを介して液晶表示装置のソー
スドライバに供給し、前記ソースドライバは前記クロッ
ク信号により前記４Ｊ系統の画像データを取り込み階調
電圧に変換して液晶表示装置を駆動すること、又は、前
記タイミングコントローラは、データレートＩ（Ｉは正
の整数）の入力画像データをデータレートＩの４Ｊ（Ｊ
は２以上の正の整数）系統の画像データとし、前記画像
データに同期するクロック周波数Ｉ／２のクロック信号
と共に前記バスラインを介して液晶表示装置のソースド
ライバに供給し、前記ソースドライバは、前記クロック
信号により前記４Ｊ系統の画像データを取り込み階調電
圧に変換して液晶表示装置を駆動すること、を特徴とす
る。
画像データを複数の画像データに分岐してクロック信号
とともに複数のバスラインに出力するタイミングコント
ローラと、前記バスラインからの画像データを取り込む
ソースドライバとを有する液晶表示装置の駆動回路にお
いて、前記タイミングコントローラは、データレートＩ
（Ｉは正の整数）の入力画像データをデータレートＩ／
２の２Ｊ（Ｊは正の整数）系統の画像データとし、前記
画像データに同期するクロック周波数Ｉ／４のクロック
信号と共に前記バスラインを介して液晶表示装置のソー
スドライバに供給し、前記ソースドライバは前記クロッ
ク信号により前記２Ｊ系統の画像データを取り込み階調
電圧に変換して液晶表示装置を駆動すること、又は、前
記タイミングコントローラは、データレートＩ（Ｉは正
の整数）の入力画像データをデータレートＩ／２の４Ｊ
（Ｊは２以上の正の整数）系統の画像データとし、前記
画像データに同期するクロック周波数Ｉ／４のクロック
信号と共に前記バスラインを介して液晶表示装置のソー
スドライバに供給し、前記ソースドライバは前記クロッ
ク信号により前記４Ｊ系統の画像データを取り込み階調
電圧に変換して液晶表示装置を駆動すること、又は、前
記タイミングコントローラは、データレートＩ（Ｉは正
の整数）の入力画像データをデータレートＩの４Ｊ（Ｊ
は２以上の正の整数）系統の画像データとし、前記画像
データに同期するクロック周波数Ｉ／２のクロック信号
と共に前記バスラインを介して液晶表示装置のソースド
ライバに供給し、前記ソースドライバは、前記クロック
信号により前記４Ｊ系統の画像データを取り込み階調電
圧に変換して液晶表示装置を駆動すること、を特徴とす
る。
【００３４】また、前記クロック信号は、互いに半周期
ずれた２相のクロック信号であり、ソースドライバは、
前記複数の画像データを各クロック信号の立ち上がり又
は立ち下がりにより画像データを取り込むこと、又は、
前記クロック信号は単一のクロック信号であり、ソース
ドライバは、前記クロック信号の立ち上がり及び立ち下
がりにより複数の画像データを取り込むことを特徴とす
る。
ずれた２相のクロック信号であり、ソースドライバは、
前記複数の画像データを各クロック信号の立ち上がり又
は立ち下がりにより画像データを取り込むこと、又は、
前記クロック信号は単一のクロック信号であり、ソース
ドライバは、前記クロック信号の立ち上がり及び立ち下
がりにより複数の画像データを取り込むことを特徴とす
る。
【００３５】更に、前記タイミングコントローラは、前
記バスラインへ出力する前記画像データが前記バスライ
ンの過半数より多くのデータ信号に極性の変化を生じさ
せる場合に、前記画像データの極性を全て反転して前記
バスラインへ出力することを示す極性反転信号を出力す
るデータ極性反転判定手段と、前記データ極性反転判定
手段が出力する前記極性反転信号に応じて、前記画像デ
ータの極性を全て反転して出力する極性反転手段と、を
具備する。
記バスラインへ出力する前記画像データが前記バスライ
ンの過半数より多くのデータ信号に極性の変化を生じさ
せる場合に、前記画像データの極性を全て反転して前記
バスラインへ出力することを示す極性反転信号を出力す
るデータ極性反転判定手段と、前記データ極性反転判定
手段が出力する前記極性反転信号に応じて、前記画像デ
ータの極性を全て反転して出力する極性反転手段と、を
具備する。
【００３６】また、前記タイミングコントローラは、前
記データ極性反転判定手段と前記極性反転手段とは複数
のバスラインに対応してそれぞれ具備する。また、前記
タイミングコントローラは、前記画像データをクロック
信号に同期してラッチし、複数の第一のデータ信号とし
て出力する第一のラッチ回路と、第一の極性反転信号が
所定の反転指示レベルの場合に、前記複数の第一のデー
タ信号の極性を全て反転し、複数の第二のデータ信号と
して出力する極性反転回路と、前記複数の第一のデータ
信号と前記複数の第二のデータ信号の対応する信号同士
の極性の異なるデータ信号数が過半数より多くある場合
に、第二の極性反転信号を前記反転指示レベルとして出
力するデータ極性反転判定回路と、前記第二の極性反転
信号を前記クロック信号に同期してラッチし、前記第一
の極性反転信号として出力する第二のラッチ回路と、を
具備する。
記データ極性反転判定手段と前記極性反転手段とは複数
のバスラインに対応してそれぞれ具備する。また、前記
タイミングコントローラは、前記画像データをクロック
信号に同期してラッチし、複数の第一のデータ信号とし
て出力する第一のラッチ回路と、第一の極性反転信号が
所定の反転指示レベルの場合に、前記複数の第一のデー
タ信号の極性を全て反転し、複数の第二のデータ信号と
して出力する極性反転回路と、前記複数の第一のデータ
信号と前記複数の第二のデータ信号の対応する信号同士
の極性の異なるデータ信号数が過半数より多くある場合
に、第二の極性反転信号を前記反転指示レベルとして出
力するデータ極性反転判定回路と、前記第二の極性反転
信号を前記クロック信号に同期してラッチし、前記第一
の極性反転信号として出力する第二のラッチ回路と、を
具備する。
【００３７】また、前記複数の第二のデータ信号を前記
クロック信号に同期してラッチし、前記画像データとし
て出力する第三のラッチ回路と、前記第一の極性反転信
号を前記クロック信号に同期してラッチし、第三の極性
反転信号として出力する第四のラッチ回路と、を具備す
る。また、前記第一乃至第四のラッチ回路と前記極性反
転回路と前記データ極性反転判定回路とを複数のバスラ
インに対応してそれぞれ具備することを特徴とする。
クロック信号に同期してラッチし、前記画像データとし
て出力する第三のラッチ回路と、前記第一の極性反転信
号を前記クロック信号に同期してラッチし、第三の極性
反転信号として出力する第四のラッチ回路と、を具備す
る。また、前記第一乃至第四のラッチ回路と前記極性反
転回路と前記データ極性反転判定回路とを複数のバスラ
インに対応してそれぞれ具備することを特徴とする。
【００３８】
【発明の実施の形態】次に、本発明の液晶表示装置の駆
動方法及び装置の実施の形態について説明する。 （第１の実施の形態）図１〜図５は、本発明の第１の実
施の形態の液晶表示装置の全体と各部の構成及び信号タ
イムチャートを示す図である。図１に示すように、本実
施の形態の全体構成は、液晶パネル５Ａと、液晶パネル
５Ａの上辺側に配置される複数のソースドライバ３Ａ
と、同側面側に配置される複数のゲートドライバ４Ａ
と、主にソースドライバ３Ａに画像データ、クロック信
号及びスタート信号を出力し、ゲートドライバ４Ａにク
ロック信号及びフレーム開始信号を出力し、更に各種電
圧を出力するインターフェース基板２Ａと、コンピュー
タＰＣ（図示せず）に接続されたグラフィックコントロ
ーラ１１Ａ及びトランスミッタ１２Ａを有し、インター
フェース基板２Ａに前記トランスミッタ１２Ａを介して
入力画像データ及びクロック情報や各種同期情報等の制
御信号を出力するコンピュータ側回路１Ａと、を備え
る。
動方法及び装置の実施の形態について説明する。 （第１の実施の形態）図１〜図５は、本発明の第１の実
施の形態の液晶表示装置の全体と各部の構成及び信号タ
イムチャートを示す図である。図１に示すように、本実
施の形態の全体構成は、液晶パネル５Ａと、液晶パネル
５Ａの上辺側に配置される複数のソースドライバ３Ａ
と、同側面側に配置される複数のゲートドライバ４Ａ
と、主にソースドライバ３Ａに画像データ、クロック信
号及びスタート信号を出力し、ゲートドライバ４Ａにク
ロック信号及びフレーム開始信号を出力し、更に各種電
圧を出力するインターフェース基板２Ａと、コンピュー
タＰＣ（図示せず）に接続されたグラフィックコントロ
ーラ１１Ａ及びトランスミッタ１２Ａを有し、インター
フェース基板２Ａに前記トランスミッタ１２Ａを介して
入力画像データ及びクロック情報や各種同期情報等の制
御信号を出力するコンピュータ側回路１Ａと、を備え
る。
【００３９】前記液晶表示装置のインターフェース基板
２Ａは、具体的には、前記トランスミッタ１２Ａを介し
てグラフィックコントローラ１１Ａからの画像データ及
び制御信号を受信するレシーバ２１Ａ、前記レシーバ２
１Ａからの信号を受信し、ソースドライバ３Ａに対する
画像データ６Ａ、クロック信号８Ａ、１ラインの表示ス
タートのタイミングを示す前記スタート信号７Ａ、ゲー
トドライバ４Ａに対するフレーム開始信号及びゲートド
ライバクロック信号９Ａを出力するタイミングコントロ
ーラ２２Ａ、液晶パネル５ＡのＴＦＴ等に対する各種電
圧を出力する電源回路２３Ａとが搭載される。なお、ト
ランスミッタ１２とレシーバ２１Ａ間の機能及び信号形
式等は従来例で説明したものと同様である。
２Ａは、具体的には、前記トランスミッタ１２Ａを介し
てグラフィックコントローラ１１Ａからの画像データ及
び制御信号を受信するレシーバ２１Ａ、前記レシーバ２
１Ａからの信号を受信し、ソースドライバ３Ａに対する
画像データ６Ａ、クロック信号８Ａ、１ラインの表示ス
タートのタイミングを示す前記スタート信号７Ａ、ゲー
トドライバ４Ａに対するフレーム開始信号及びゲートド
ライバクロック信号９Ａを出力するタイミングコントロ
ーラ２２Ａ、液晶パネル５ＡのＴＦＴ等に対する各種電
圧を出力する電源回路２３Ａとが搭載される。なお、ト
ランスミッタ１２とレシーバ２１Ａ間の機能及び信号形
式等は従来例で説明したものと同様である。
【００４０】液晶パネル５Ａは、ガラス基板上に交差し
て配置された複数のソース線及びゲート線と、その交差
部分に配置されたマトリクス状の画素電極と、前記ソー
ス線及びゲート線にそれぞれドレイン及びゲート電極が
接続され、前記画素電極にソース電極が接続された複数
のＴＦＴと、その上部のコモン電極との間に挟まれた液
晶とからなり、ゲート線の制御により、ソースドライバ
からソース線に供給された階調電圧がＴＦＴを介して前
記画素電極に印加される（書き込まれる）ことにより、
前記画素電極とコモン電極間の階調電圧値に応じて表示
が行われるように構成されている。
て配置された複数のソース線及びゲート線と、その交差
部分に配置されたマトリクス状の画素電極と、前記ソー
ス線及びゲート線にそれぞれドレイン及びゲート電極が
接続され、前記画素電極にソース電極が接続された複数
のＴＦＴと、その上部のコモン電極との間に挟まれた液
晶とからなり、ゲート線の制御により、ソースドライバ
からソース線に供給された階調電圧がＴＦＴを介して前
記画素電極に印加される（書き込まれる）ことにより、
前記画素電極とコモン電極間の階調電圧値に応じて表示
が行われるように構成されている。
【００４１】前記電源回路２３Ａは、ソースドライバを
駆動する電圧を生成するソース用電圧生成回路２３１Ａ
と、画素電極の駆動電圧の電源となる正電圧生成回路２
３２Ａ及び負電圧生成回路２３４Ａと、コモン電極に印
加する駆動電圧を生成する共通電極電圧生成回路２３５
Ａと、ゲート用電圧生成回路２３６Ａとから構成されて
いる。
駆動する電圧を生成するソース用電圧生成回路２３１Ａ
と、画素電極の駆動電圧の電源となる正電圧生成回路２
３２Ａ及び負電圧生成回路２３４Ａと、コモン電極に印
加する駆動電圧を生成する共通電極電圧生成回路２３５
Ａと、ゲート用電圧生成回路２３６Ａとから構成されて
いる。
【００４２】ここで、ソース用電圧生成回路２３１Ａ
は、ソースドライバのデジタル回路とアナログ回路に必
要な電圧を生成する回路であり、図中では１本の出力線
を示しているが前記回路毎の２系統の出力線からなる。
また、正電圧生成回路２３２Ａと負電圧生成回路２３３
Ａは、後述するソースドライバ（図３、図１３）のＤ／
Ａコンバータに供給する出力階調基準電圧を生成する回
路である。正電圧生成回路２３２Ａと負電圧生成回路２
３３Ａの出力は、図中では１本で示しているが、電圧値
の異なる複数系統の出力線でなる。共通電極電圧生成回
路２３５Ａは、液晶パネル５Ａの共通電極へ給電する直
流電圧を生成する回路である。ゲート用電圧生成回路２
３５Ａは、ゲートドライバのデジタル回路、高圧ロジッ
ク回路並びに低圧ロジック回路に必要な電源電圧を生成
する回路で図中では１本で表示しているが、３系統の出
力線でなる。
は、ソースドライバのデジタル回路とアナログ回路に必
要な電圧を生成する回路であり、図中では１本の出力線
を示しているが前記回路毎の２系統の出力線からなる。
また、正電圧生成回路２３２Ａと負電圧生成回路２３３
Ａは、後述するソースドライバ（図３、図１３）のＤ／
Ａコンバータに供給する出力階調基準電圧を生成する回
路である。正電圧生成回路２３２Ａと負電圧生成回路２
３３Ａの出力は、図中では１本で示しているが、電圧値
の異なる複数系統の出力線でなる。共通電極電圧生成回
路２３５Ａは、液晶パネル５Ａの共通電極へ給電する直
流電圧を生成する回路である。ゲート用電圧生成回路２
３５Ａは、ゲートドライバのデジタル回路、高圧ロジッ
ク回路並びに低圧ロジック回路に必要な電源電圧を生成
する回路で図中では１本で表示しているが、３系統の出
力線でなる。
【００４３】前記タイミングコントローラ２２Ａ及びソ
ースドライバ３Ａ等の機能の概要は以下のとおりであ
る。
ースドライバ３Ａ等の機能の概要は以下のとおりであ
る。
【００４４】前記タイミングコントローラ２２Ａは、半
導体集積回路（ＬＳＩ）により構成され、グラフィック
コントローラ１１Ａ、トランスミッタ１２Ａを介してコ
ンピュータ側から送信されてくるクロック信号、ディス
プレイタイミング信号、水平同期信号、垂直同期信号の
各表示制御信号、表示用データに基いてソースドライバ
３Ａおよびゲートドライバ４Ａを制御、駆動する。
導体集積回路（ＬＳＩ）により構成され、グラフィック
コントローラ１１Ａ、トランスミッタ１２Ａを介してコ
ンピュータ側から送信されてくるクロック信号、ディス
プレイタイミング信号、水平同期信号、垂直同期信号の
各表示制御信号、表示用データに基いてソースドライバ
３Ａおよびゲートドライバ４Ａを制御、駆動する。
【００４５】タイミングコントローラ２２Ａは、上述の
ように通常トランスミッタ２１Ａと別ブロックとして構
成されるが、前記ＬＳＩに前記レシーバ２１Ａをも内蔵
させ両者を一体構成とすることが可能であり、以下説明
の便宜上、前記レシーバ２１Ａ内に設けられるシリアル
・パラレル変換回路等についてもタイミングコントロー
ラ内の構成として説明することとする。後述する実施の
形態においても同様である。
ように通常トランスミッタ２１Ａと別ブロックとして構
成されるが、前記ＬＳＩに前記レシーバ２１Ａをも内蔵
させ両者を一体構成とすることが可能であり、以下説明
の便宜上、前記レシーバ２１Ａ内に設けられるシリアル
・パラレル変換回路等についてもタイミングコントロー
ラ内の構成として説明することとする。後述する実施の
形態においても同様である。
【００４６】ソースドライバ３Ａは、複数のソースドラ
イバ３Ａ１、３Ａ２、…３ＡＮに分割されており、各ソ
ースドライバ３Ａ１、３Ａ２、…３ＡＮはスタート信号
７Ａにより左側から右側に順次動作し、それぞれは１ラ
インの画素数／Ｎの数のソース線に対して同時に画像デ
ータを出力する。このため各ソースドライバは、タイミ
ングコントローラ２２Ａから出力される画像データ６
Ａ、スタート信号７Ａ及びクロック信号８Ａに基づい
て、画像データをクロック信号８Ａのタイミングで内部
のレジスタにラッチし、ＤＡ変換して各ソース信号線に
出力する。また、ゲートドライバ４Ａは４Ａ１、４Ａ２
〜４ＡＭに分割されており、フレーム開始信号及びゲー
トドライバクロック信号９Ａにより上側から順次動作
し、それぞれはライン数／Ｍの数のゲート線に対して走
査信号を出力する。
イバ３Ａ１、３Ａ２、…３ＡＮに分割されており、各ソ
ースドライバ３Ａ１、３Ａ２、…３ＡＮはスタート信号
７Ａにより左側から右側に順次動作し、それぞれは１ラ
インの画素数／Ｎの数のソース線に対して同時に画像デ
ータを出力する。このため各ソースドライバは、タイミ
ングコントローラ２２Ａから出力される画像データ６
Ａ、スタート信号７Ａ及びクロック信号８Ａに基づい
て、画像データをクロック信号８Ａのタイミングで内部
のレジスタにラッチし、ＤＡ変換して各ソース信号線に
出力する。また、ゲートドライバ４Ａは４Ａ１、４Ａ２
〜４ＡＭに分割されており、フレーム開始信号及びゲー
トドライバクロック信号９Ａにより上側から順次動作
し、それぞれはライン数／Ｍの数のゲート線に対して走
査信号を出力する。
【００４７】以上の構成により液晶パネルは、各画素単
位でソース線に供給された画像データの電圧がＴＦＴを
介してソースに供給され、ゲート線の走査信号が前記Ｔ
ＦＴのゲートに供給されることにより前記ＴＦＴが導通
し、該当する画素電極に前記電圧が書き込まれる。この
ような書き込み動作は、ライン（水平）方向に、１ライ
ンの画素数／Ｎ（Ｎはソースドライバ数）の画素の単位
で左側から右側に行われるとともに、上側から下側へラ
イン単位で走査されることにより前記電圧に対応する液
晶の透過度が各画素単位で制御されて表示制御が実現さ
れる。
位でソース線に供給された画像データの電圧がＴＦＴを
介してソースに供給され、ゲート線の走査信号が前記Ｔ
ＦＴのゲートに供給されることにより前記ＴＦＴが導通
し、該当する画素電極に前記電圧が書き込まれる。この
ような書き込み動作は、ライン（水平）方向に、１ライ
ンの画素数／Ｎ（Ｎはソースドライバ数）の画素の単位
で左側から右側に行われるとともに、上側から下側へラ
イン単位で走査されることにより前記電圧に対応する液
晶の透過度が各画素単位で制御されて表示制御が実現さ
れる。
【００４８】次に、本実施の形態の特徴とするタイミン
グコントローラ２２Ａ及びソースドライバ３Ａのより詳
細な構成及び動作を説明する。
グコントローラ２２Ａ及びソースドライバ３Ａのより詳
細な構成及び動作を説明する。
【００４９】図２は、本実施の形態のタイミングコント
ローラの構成を示すブロック図である。タイミングコン
トローラ２２Ａは、入力画像データ及び該画像データの
データレートのドットクロック信号を入力するシリアル
・パラレル変換ブロック２２１Ａと、前記両信号及び同
期信号を入力する位相調整回路２２３Ａと、ドットクロ
ック信号等を入力するクロック信号発生回路２２２Ａか
ら構成される。
ローラの構成を示すブロック図である。タイミングコン
トローラ２２Ａは、入力画像データ及び該画像データの
データレートのドットクロック信号を入力するシリアル
・パラレル変換ブロック２２１Ａと、前記両信号及び同
期信号を入力する位相調整回路２２３Ａと、ドットクロ
ック信号等を入力するクロック信号発生回路２２２Ａか
ら構成される。
【００５０】シリアル・パラレル変換ブロック２２１Ａ
は、入力画像データとして赤、緑、青の三原色の信号デ
ータ（例えば、それぞれ８ビットの赤、緑、青の信号デ
ータ）と、該信号データのデータレートのドットクロッ
ク信号を入力するとともに、位相調整回路２２３Ａから
の１ライン単位のリセット信号を入力とし、画像データ
を奇数と偶数に分離しそれぞれをＡポートとＢポートに
分岐出力する。クロック信号発生回路２２２Ａは、ドッ
トクロック信号とリセット信号に基づいてＡポートとＢ
ポートのデータレートの互いに逆相関係の第１及び第２
のクロック信号を出力する。
は、入力画像データとして赤、緑、青の三原色の信号デ
ータ（例えば、それぞれ８ビットの赤、緑、青の信号デ
ータ）と、該信号データのデータレートのドットクロッ
ク信号を入力するとともに、位相調整回路２２３Ａから
の１ライン単位のリセット信号を入力とし、画像データ
を奇数と偶数に分離しそれぞれをＡポートとＢポートに
分岐出力する。クロック信号発生回路２２２Ａは、ドッ
トクロック信号とリセット信号に基づいてＡポートとＢ
ポートのデータレートの互いに逆相関係の第１及び第２
のクロック信号を出力する。
【００５１】図４は、前記ソースドライバの動作のタイ
ムチャートを示す図である。前記ＡポートとＢポートの
三原色の画像データと、該画像データのデータレートの
１／２の繰り返し周波数の互いに逆相関係の第１及び第
２のクロック信号の関係が示されている。
ムチャートを示す図である。前記ＡポートとＢポートの
三原色の画像データと、該画像データのデータレートの
１／２の繰り返し周波数の互いに逆相関係の第１及び第
２のクロック信号の関係が示されている。
【００５２】同図において、Ｒ０、Ｒ１…ＲＮ-、Ｇ
０、Ｇ１…ＧＮ-、Ｂ０、Ｂ１…ＢＮ-は、三原色のデー
タであり、複数bitの信号で構成される、各信号はタイ
ミングコントローラの入力画像データを各色毎に最初か
ら順番に割り付けていたもので、液晶パネルの水平方向
の解像度分の数が必要になる。具体的には縦１２８０本
×横１０２４本の解像度であればＲ０〜Ｒ１２７９、Ｇ
０〜Ｇ１２７９、Ｂ０〜Ｂ１２７９となる。
０、Ｇ１…ＧＮ-、Ｂ０、Ｂ１…ＢＮ-は、三原色のデー
タであり、複数bitの信号で構成される、各信号はタイ
ミングコントローラの入力画像データを各色毎に最初か
ら順番に割り付けていたもので、液晶パネルの水平方向
の解像度分の数が必要になる。具体的には縦１２８０本
×横１０２４本の解像度であればＲ０〜Ｒ１２７９、Ｇ
０〜Ｇ１２７９、Ｂ０〜Ｂ１２７９となる。
【００５３】なお、同図では２系統の画像データの例を
示しているが、４系統の画像データのデータバスの場合
には、ＣポートデータはＡポートにＤポートデータはＢ
ポートに入力することになる。
示しているが、４系統の画像データのデータバスの場合
には、ＣポートデータはＡポートにＤポートデータはＢ
ポートに入力することになる。
【００５４】図３は、本実施の形態のＮ個のソースドラ
イバのうちの１個の構成を示すブロック図である。スタ
ート信号と第１及び第２のクロック信号を入力とし前記
スタート信号をシフトし各段から順次シフトしたシフト
信号を出力するシフトレジスタ３１と、前記シフト信号
によりＡ、Ｂポートの画像データを順次レジスタに記憶
するデータレジスタ３２Ａと、データレジスタに記憶さ
れたデータを１ライン単位でラッチするデータラッチ３
３Ａと、データラッチ出力をレベルシフトするレベルシ
フタ３４Ａと、レベルシフタの出力データを電圧値に変
換するＤ／Ａコンバータ３５Ａと、Ｄ／Ａコンバータ３
５Ａの出力を液晶パネルのソース線に供給する出力バッ
ファ３６Ａとから構成される。
イバのうちの１個の構成を示すブロック図である。スタ
ート信号と第１及び第２のクロック信号を入力とし前記
スタート信号をシフトし各段から順次シフトしたシフト
信号を出力するシフトレジスタ３１と、前記シフト信号
によりＡ、Ｂポートの画像データを順次レジスタに記憶
するデータレジスタ３２Ａと、データレジスタに記憶さ
れたデータを１ライン単位でラッチするデータラッチ３
３Ａと、データラッチ出力をレベルシフトするレベルシ
フタ３４Ａと、レベルシフタの出力データを電圧値に変
換するＤ／Ａコンバータ３５Ａと、Ｄ／Ａコンバータ３
５Ａの出力を液晶パネルのソース線に供給する出力バッ
ファ３６Ａとから構成される。
【００５５】以下、本実施の形態の動作を図１及び図４
を参照して説明する。
を参照して説明する。
【００５６】図２に示すシリアル・パラレル変換ブロッ
ク２２１Ａは、入力画像データを例えば、図示しないメ
モリに一旦記憶した後、１／２のデータレートで読み出
し偶数と奇数のデータに分岐し２系統のＡポートとＢポ
ートの画像データとすることにより、図４に示すように
時間圧縮し、画像データの存在する画像データ有効期間
と、同データの存在しない画像データ無効期間を有する
画像データとして、タイミングコントローラ２２Ａから
ソースドライバ３Ａに出力する。ここで画像データ有効
期間は液晶パネルの１ラインの画像データに相当する。
ク２２１Ａは、入力画像データを例えば、図示しないメ
モリに一旦記憶した後、１／２のデータレートで読み出
し偶数と奇数のデータに分岐し２系統のＡポートとＢポ
ートの画像データとすることにより、図４に示すように
時間圧縮し、画像データの存在する画像データ有効期間
と、同データの存在しない画像データ無効期間を有する
画像データとして、タイミングコントローラ２２Ａから
ソースドライバ３Ａに出力する。ここで画像データ有効
期間は液晶パネルの１ラインの画像データに相当する。
【００５７】また、図２のクロック発生回路２２２Ａで
は、ドットクロック信号から第１、第２のクロック信号
を発生し、ソースドライバ３Ａに前記２系統の画像デー
タに同期してスタート信号と第１及び第２のクロック信
号を出力する。第１及び第２のクロック信号は、前記２
系統の画像データのデータレートの１／２のクロック周
波数を有し、前記スタート信号は画像データの先頭位置
に位置する。
は、ドットクロック信号から第１、第２のクロック信号
を発生し、ソースドライバ３Ａに前記２系統の画像デー
タに同期してスタート信号と第１及び第２のクロック信
号を出力する。第１及び第２のクロック信号は、前記２
系統の画像データのデータレートの１／２のクロック周
波数を有し、前記スタート信号は画像データの先頭位置
に位置する。
【００５８】図３に示すシフトレジスタ３１Ａは、１ラ
インの画素数／Ｎ（例えば、１ラインデータ数（画素
数）が１２８０、ソースドライバ数Ｎが８の場合、１２
８）段のフリップフロップで構成され、入力したスター
ト信号を第１及び第２の２相のクロック信号により順次
シフトし、前記段数の各出力からクロック信号の立ち上
がり及び立ち下がりタイミングで立ち上がる（又は立ち
下がる）タイミング信号を順次出力する。そして、スタ
ート信号がシフトレジスタ３１Ａの最終段に達すると、
次のクロック信号で次段のドライバのシフトレジスタに
スタート信号がシフトされ当該シフトレジスタで同様の
動作が繰り返される。
インの画素数／Ｎ（例えば、１ラインデータ数（画素
数）が１２８０、ソースドライバ数Ｎが８の場合、１２
８）段のフリップフロップで構成され、入力したスター
ト信号を第１及び第２の２相のクロック信号により順次
シフトし、前記段数の各出力からクロック信号の立ち上
がり及び立ち下がりタイミングで立ち上がる（又は立ち
下がる）タイミング信号を順次出力する。そして、スタ
ート信号がシフトレジスタ３１Ａの最終段に達すると、
次のクロック信号で次段のドライバのシフトレジスタに
スタート信号がシフトされ当該シフトレジスタで同様の
動作が繰り返される。
【００５９】データレジスタ３２Ａでは、前記画素数／
８個のレジスタ（８ビットレジスタ）を有し、Ａポート
及びＢポートの前記三原色の画像データを入力し、前記
シフトレジスタ３１Ａからの前記タイミング信号毎に該
当するレジスタにデータを入力する。
８個のレジスタ（８ビットレジスタ）を有し、Ａポート
及びＢポートの前記三原色の画像データを入力し、前記
シフトレジスタ３１Ａからの前記タイミング信号毎に該
当するレジスタにデータを入力する。
【００６０】データラッチ３３Ａは、１ラインの画像デ
ータが８個のソースドライバのデータレジスタ３２にセ
ットされた後に入力する、図４に示すデータラッチパル
スにより、それぞれのデータレジスタ３２Ａのデータを
それぞれラッチする。
ータが８個のソースドライバのデータレジスタ３２にセ
ットされた後に入力する、図４に示すデータラッチパル
スにより、それぞれのデータレジスタ３２Ａのデータを
それぞれラッチする。
【００６１】データラッチ３３Ａにデータがラッチされ
ると、レベルシフタ３４Ａはそのデータに所望の直流デ
ータを加減する等のデータ変換を行い、Ｄ／Ａコンバー
タ３５Ａは、出力階調基準電圧を電源として、前記デー
タを階調電圧に変換、生成し、出力バッファ３６Ａは、
データラッチパルスに同期して生成された前記階調電圧
を液晶パネルのソース線に出力する。なお、このとき次
のデータレジスタへのデータのセットに備えて、データ
ラッチパルスによりシフトレジスタをリセットする。ま
た、階調電圧が常に特定極性で液晶に印加されると液晶
の「焼けつき」を起こすから、これを防止するために、
極性信号によりデータラッチへのデータの極性ビットを
フレーム毎に切り替えて、フレーム毎に階調電圧の極性
を変える。
ると、レベルシフタ３４Ａはそのデータに所望の直流デ
ータを加減する等のデータ変換を行い、Ｄ／Ａコンバー
タ３５Ａは、出力階調基準電圧を電源として、前記デー
タを階調電圧に変換、生成し、出力バッファ３６Ａは、
データラッチパルスに同期して生成された前記階調電圧
を液晶パネルのソース線に出力する。なお、このとき次
のデータレジスタへのデータのセットに備えて、データ
ラッチパルスによりシフトレジスタをリセットする。ま
た、階調電圧が常に特定極性で液晶に印加されると液晶
の「焼けつき」を起こすから、これを防止するために、
極性信号によりデータラッチへのデータの極性ビットを
フレーム毎に切り替えて、フレーム毎に階調電圧の極性
を変える。
【００６２】以上の動作のうちシフトレジスタ３１Ａ及
びデータレジスタ３２Ａの動作は、後続のソースドライ
バのスタート信号の引継により同様に連続的に順次に行
われ、１ライン単位のデータラッチ３３Ａから出力バッ
ファ３６Ａまでの動作は、データラッチパルス以降、各
ソースドライバにおいて同時に行われ１ラインの表示動
作も同時に行われる。
びデータレジスタ３２Ａの動作は、後続のソースドライ
バのスタート信号の引継により同様に連続的に順次に行
われ、１ライン単位のデータラッチ３３Ａから出力バッ
ファ３６Ａまでの動作は、データラッチパルス以降、各
ソースドライバにおいて同時に行われ１ラインの表示動
作も同時に行われる。
【００６３】本実施の形態の第１、第２のクロック信号
として、各クロック信号のそれぞれの立ち上がりをトリ
ガエッジとして使用する例を説明したが、前記各クロッ
ク信号の各立ち上がり及び立ち下がりをトリガエッジと
して使用するダブルエッジトリガを行うように構成する
ことができ、この場合にクロック信号は単一のクロック
信号とすることも可能である。
として、各クロック信号のそれぞれの立ち上がりをトリ
ガエッジとして使用する例を説明したが、前記各クロッ
ク信号の各立ち上がり及び立ち下がりをトリガエッジと
して使用するダブルエッジトリガを行うように構成する
ことができ、この場合にクロック信号は単一のクロック
信号とすることも可能である。
【００６４】図５は、本実施の形態の画像データとクロ
ック信号の関係を示すタイムチャートである。同図にお
いて、ＲＡ０〜ＲＡｘ、ＧＡ０〜ＧＡｘ、ＢＡ０〜ＢＡ
ｘは、Ａポートに入力される複数bitの信号で構成され
る画像データを示しており、番号０〜ｘは、複数bitの
信号の上位／下位bitを示している。Ｂポートも同様で
ある。また、Ｒ０〜、Ｇ０〜、Ｂ０〜は、図４のものと
同様である。
ック信号の関係を示すタイムチャートである。同図にお
いて、ＲＡ０〜ＲＡｘ、ＧＡ０〜ＧＡｘ、ＢＡ０〜ＢＡ
ｘは、Ａポートに入力される複数bitの信号で構成され
る画像データを示しており、番号０〜ｘは、複数bitの
信号の上位／下位bitを示している。Ｂポートも同様で
ある。また、Ｒ０〜、Ｇ０〜、Ｂ０〜は、図４のものと
同様である。
【００６５】図５（ａ）は、第１、第２のクロック信号
はその立ち上がり及び立ち下がりをトリガエッジとして
それぞれＡポートデータ及びＢポートデータの画像デー
タの取り込みに使用する例である。図５（ｂ）は、ダブ
ルエッジトリガによる画像データの取り込みの例であ
る。第１、第２のクロック信号を単一のクロック信号と
して、ソースドライバ内で２相にして使用することも可
能であるが２つのクロック信号とすることにより、クロ
ック源のファンアウトを低下させることができるので高
速化等に好適である。
はその立ち上がり及び立ち下がりをトリガエッジとして
それぞれＡポートデータ及びＢポートデータの画像デー
タの取り込みに使用する例である。図５（ｂ）は、ダブ
ルエッジトリガによる画像データの取り込みの例であ
る。第１、第２のクロック信号を単一のクロック信号と
して、ソースドライバ内で２相にして使用することも可
能であるが２つのクロック信号とすることにより、クロ
ック源のファンアウトを低下させることができるので高
速化等に好適である。
【００６６】以上詳細に説明したように本実施の形態で
は、ソースドライバ３Ａ１〜３ＡＮに入力する画像デー
タを、例えば偶数及び奇数のデータの２系統のデータと
し、この画像データを取り込むクロック信号（第１、第
２クロック信号）を前記２系統の画像データのデータレ
ートの１／２の繰り返し周波数とし、その前縁及び／又
は後縁で取り込むように構成することにより、前記クロ
ック信号の繰り返し周波数を低下させ、かつタイムマー
ジンを確保することを可能とし、ＥＭＩの低減及び超高
精細化を可能とする。
は、ソースドライバ３Ａ１〜３ＡＮに入力する画像デー
タを、例えば偶数及び奇数のデータの２系統のデータと
し、この画像データを取り込むクロック信号（第１、第
２クロック信号）を前記２系統の画像データのデータレ
ートの１／２の繰り返し周波数とし、その前縁及び／又
は後縁で取り込むように構成することにより、前記クロ
ック信号の繰り返し周波数を低下させ、かつタイムマー
ジンを確保することを可能とし、ＥＭＩの低減及び超高
精細化を可能とする。
【００６７】なお、前記実施の形態では、入力画像デー
タをそのデータレートの１／２の２系統の画像データと
し、前記画像データに同期するクロック周波数１／４の
クロック信号と共に前記バスラインを介して液晶表示装
置のソースドライバに供給し、前記ソースドライバは前
記クロック信号により前記２系統の画像データを取り込
み階調電圧に変換して液晶表示装置を駆動する例を示し
たが、これは一般に、入力画像データをそのデータレー
トのＩ／２の２Ｊ（Ｊは正の整数）系統の画像データと
し、前記画像データに同期するクロック周波数Ｉ／４の
クロック信号と共に前記バスラインを介して液晶表示装
置のソースドライバに供給し、前記ソースドライバは前
記クロック信号により前記２Ｊ系統の画像データを取り
込み階調電圧に変換して液晶表示装置を駆動するように
構成することができる。 （第２の実施の形態）図６〜図９は、本発明の第２の実
施の形態を示す図である。本実施の形態では図８のタイ
ムチャートに示すように、画像データを４系統の画像デ
ータに変換して、４系統の画像データのデータレートの
１／２の繰り返し周波数の第１、第２のクロック信号に
より画像データをソースドライバに取り込むように構成
したものである。
タをそのデータレートの１／２の２系統の画像データと
し、前記画像データに同期するクロック周波数１／４の
クロック信号と共に前記バスラインを介して液晶表示装
置のソースドライバに供給し、前記ソースドライバは前
記クロック信号により前記２系統の画像データを取り込
み階調電圧に変換して液晶表示装置を駆動する例を示し
たが、これは一般に、入力画像データをそのデータレー
トのＩ／２の２Ｊ（Ｊは正の整数）系統の画像データと
し、前記画像データに同期するクロック周波数Ｉ／４の
クロック信号と共に前記バスラインを介して液晶表示装
置のソースドライバに供給し、前記ソースドライバは前
記クロック信号により前記２Ｊ系統の画像データを取り
込み階調電圧に変換して液晶表示装置を駆動するように
構成することができる。 （第２の実施の形態）図６〜図９は、本発明の第２の実
施の形態を示す図である。本実施の形態では図８のタイ
ムチャートに示すように、画像データを４系統の画像デ
ータに変換して、４系統の画像データのデータレートの
１／２の繰り返し周波数の第１、第２のクロック信号に
より画像データをソースドライバに取り込むように構成
したものである。
【００６８】図８は、タイミングコントローラ２２Ｂと
ソースドライバ３Ｂ間の信号のタイムチャートを示す図
である。タイミングコントローラ２２Ｂは、画像データ
を入力し、Ａ、Ｂ、Ｃ及びＤポートデータとして、例え
ば８ビット×３（三原色のデータ）の４系統の画像デー
タを出力し、Ａポートデータ及びＢポートデータは奇数
段のソースドライバ３Ｂ１、３Ｂ３…に供給し、Ｃポー
トデータ及びＤポートデータは偶数段のソースドライバ
３Ｂ２、３Ｂ４…に供給し、更に第１、第２のクロック
信号は全てのソースドライバに供給する構成としてい
る。
ソースドライバ３Ｂ間の信号のタイムチャートを示す図
である。タイミングコントローラ２２Ｂは、画像データ
を入力し、Ａ、Ｂ、Ｃ及びＤポートデータとして、例え
ば８ビット×３（三原色のデータ）の４系統の画像デー
タを出力し、Ａポートデータ及びＢポートデータは奇数
段のソースドライバ３Ｂ１、３Ｂ３…に供給し、Ｃポー
トデータ及びＤポートデータは偶数段のソースドライバ
３Ｂ２、３Ｂ４…に供給し、更に第１、第２のクロック
信号は全てのソースドライバに供給する構成としてい
る。
【００６９】４系統の画像データは、図８に示すように
隣接する２つのソースドライバ３Ｂ１、３Ｂ２で扱う画
像データを奇数と偶数の２系統の画像データとするとと
もに、後続の２つのソースドライバ３Ｂ３、３Ｂ４で扱
う画像データも奇数と偶数の２系統の画像データとした
データ配列とする。
隣接する２つのソースドライバ３Ｂ１、３Ｂ２で扱う画
像データを奇数と偶数の２系統の画像データとするとと
もに、後続の２つのソースドライバ３Ｂ３、３Ｂ４で扱
う画像データも奇数と偶数の２系統の画像データとした
データ配列とする。
【００７０】図７は、タイミングコントローラ２２Ｂの
構成を示すブロック図である。グラフィックコントロー
ラ１１Ａから送信された画像データ及び制御信号にもと
ずく入力画像データ、ドットクロック信号及び同期信号
（Vsync、Hsync、ＤＥ（データイネーブル）等）を入力
とし、クロック発生回路２２２Ｂではドットクロック信
号から第１、第２のクロック信号を発生し各ソースドラ
イバに供給する。シリアル・パラレル変換ブロック２２
１Ｂでは、例えば、入力画像データを少なくとも１ライ
ン分を記憶できるメモリに記憶した後、前記メモリのデ
ータを読み出し、前記Ａ〜Ｄポートデータを出力し、第
１のメモリを介して前記Ａ、Ｂポートデータを、第２の
メモリを介してＣ、Ｄポートデータを出力し、それぞれ
の２系統の画像データを奇数及び偶数のソースドライバ
に供給する。
構成を示すブロック図である。グラフィックコントロー
ラ１１Ａから送信された画像データ及び制御信号にもと
ずく入力画像データ、ドットクロック信号及び同期信号
（Vsync、Hsync、ＤＥ（データイネーブル）等）を入力
とし、クロック発生回路２２２Ｂではドットクロック信
号から第１、第２のクロック信号を発生し各ソースドラ
イバに供給する。シリアル・パラレル変換ブロック２２
１Ｂでは、例えば、入力画像データを少なくとも１ライ
ン分を記憶できるメモリに記憶した後、前記メモリのデ
ータを読み出し、前記Ａ〜Ｄポートデータを出力し、第
１のメモリを介して前記Ａ、Ｂポートデータを、第２の
メモリを介してＣ、Ｄポートデータを出力し、それぞれ
の２系統の画像データを奇数及び偶数のソースドライバ
に供給する。
【００７１】図９は、前記Ａ〜Ｄポートデータの構成法
を示す図である。入力画像データ（Ｉ）の１ラインデー
タ数（画素数）／Ｎ（Ｎはソースドライバ数）単位の４
つのデータ（イ）〜（ニ）を対象として、データ
（イ）、（ロ）を偶数及び奇数に分岐してそれぞれＡ、
Ｂポートデータとし、データ（ハ）、（ニ）を偶数及び
奇数に分岐してＤ、Ｅポートデータとすることにより構
成される。これらのメモリ制御は同期信号を入力とする
メモリ・位相調整回路２２４Ｂからの制御信号により行
う。
を示す図である。入力画像データ（Ｉ）の１ラインデー
タ数（画素数）／Ｎ（Ｎはソースドライバ数）単位の４
つのデータ（イ）〜（ニ）を対象として、データ
（イ）、（ロ）を偶数及び奇数に分岐してそれぞれＡ、
Ｂポートデータとし、データ（ハ）、（ニ）を偶数及び
奇数に分岐してＤ、Ｅポートデータとすることにより構
成される。これらのメモリ制御は同期信号を入力とする
メモリ・位相調整回路２２４Ｂからの制御信号により行
う。
【００７２】第２の実施の形態においては、入力画像デ
ータを４系統の画像データに変換するとともに、クロッ
ク信号の繰り返し周波数は、前記４系統の画像データの
データレートの１／２にしており、ソースドライバで
は、前記クロック信号の前縁及び／又は後縁で画像デー
タを取り込むように構成しているから、クロック信号の
繰り返し周波数を低下させ、かつタイムマージンを確保
することを可能とし、ＥＭＩの低減及び超高精細化を可
能としている。
ータを４系統の画像データに変換するとともに、クロッ
ク信号の繰り返し周波数は、前記４系統の画像データの
データレートの１／２にしており、ソースドライバで
は、前記クロック信号の前縁及び／又は後縁で画像デー
タを取り込むように構成しているから、クロック信号の
繰り返し周波数を低下させ、かつタイムマージンを確保
することを可能とし、ＥＭＩの低減及び超高精細化を可
能としている。
【００７３】なお、前記実施の形態では、入力画像デー
タをそのデータレートの１／２の４系統の画像データと
し、前記画像データに同期するクロック周波数１／４の
クロック信号と共に前記バスラインを介して液晶表示装
置のソースドライバに供給し、前記ソースドライバは前
記クロック信号により前記４系統の画像データを取り込
み階調電圧に変換して液晶表示装置を駆動する例を示し
たが、これは、一般にデータレートＩ（Ｉは正の整数）
の入力画像データをデータレートＩ／２の４Ｊ（Ｊは正
の整数）系統の画像データとし、前記画像データに同期
するクロック周波数Ｉ／４のクロック信号と共に前記バ
スラインを介して液晶表示装置のソースドライバに供給
し、前記ソースドライバは前記クロック信号により前記
４Ｊ系統の画像データを取り込み階調電圧に変換して液
晶表示装置を駆動するように構成することができる。 （第３の実施の形態）図１０〜図１５は、本発明の第３
の実施の形態を示す図である。本実施の形態も第２の実
施の形態と同様に画像データを４系統の画像データに変
換して、４系統の画像データのデータレートの１／２の
繰り返し周波数のクロック信号により画像データをソー
スドライバに取り込むように構成したものである。
タをそのデータレートの１／２の４系統の画像データと
し、前記画像データに同期するクロック周波数１／４の
クロック信号と共に前記バスラインを介して液晶表示装
置のソースドライバに供給し、前記ソースドライバは前
記クロック信号により前記４系統の画像データを取り込
み階調電圧に変換して液晶表示装置を駆動する例を示し
たが、これは、一般にデータレートＩ（Ｉは正の整数）
の入力画像データをデータレートＩ／２の４Ｊ（Ｊは正
の整数）系統の画像データとし、前記画像データに同期
するクロック周波数Ｉ／４のクロック信号と共に前記バ
スラインを介して液晶表示装置のソースドライバに供給
し、前記ソースドライバは前記クロック信号により前記
４Ｊ系統の画像データを取り込み階調電圧に変換して液
晶表示装置を駆動するように構成することができる。 （第３の実施の形態）図１０〜図１５は、本発明の第３
の実施の形態を示す図である。本実施の形態も第２の実
施の形態と同様に画像データを４系統の画像データに変
換して、４系統の画像データのデータレートの１／２の
繰り返し周波数のクロック信号により画像データをソー
スドライバに取り込むように構成したものである。
【００７４】第２の実施の形態と比較して、画像データ
とクロック信号とは繰り返し周波数において同様の関係
を有するものであるが、第２の実施の形態の図８のタイ
ムチャートと本実施の形態の図１５に示すタイムチャー
トとの比較で分かるように、Ａポートデータ〜Ｄポート
データのデータの配列構成が異なる。本実施の形態の４
系統の画像データの配列は、図８に示すＡポートデータ
〜Ｄポートデータのデータの配列の１ラインデータ数
（画素数）／Ｎ（Ｎはソースドライバ数）単位で前半の
データに後半のデータを時分割で多重化した画像データ
の配列とした点に特徴を有する。図１０は、このような
データ配列による液晶表示装置の駆動回路を示す図であ
る。図１の構成と同様であるが４系統の画像データ及び
クロック信号のソースドライバ３Ｃ１〜３ＣＮへの入力
構成が異なる。
とクロック信号とは繰り返し周波数において同様の関係
を有するものであるが、第２の実施の形態の図８のタイ
ムチャートと本実施の形態の図１５に示すタイムチャー
トとの比較で分かるように、Ａポートデータ〜Ｄポート
データのデータの配列構成が異なる。本実施の形態の４
系統の画像データの配列は、図８に示すＡポートデータ
〜Ｄポートデータのデータの配列の１ラインデータ数
（画素数）／Ｎ（Ｎはソースドライバ数）単位で前半の
データに後半のデータを時分割で多重化した画像データ
の配列とした点に特徴を有する。図１０は、このような
データ配列による液晶表示装置の駆動回路を示す図であ
る。図１の構成と同様であるが４系統の画像データ及び
クロック信号のソースドライバ３Ｃ１〜３ＣＮへの入力
構成が異なる。
【００７５】図１１は、タイミングコントローラ２２Ｃ
とソースドライバ３Ｃ間の信号のタイムチャートを示す
図である。タイミングコントローラ２２Ｃは、入力画像
データを入力し、Ａ、Ｂ、Ｃ及びＤポートデータとし
て、８ビット×３（三原色のデータ）の４系統の画像デ
ータを出力し、Ａポートデータ及びＢポートデータは奇
数段のソースドライバ３Ｃ１、３Ｃ３…に供給し、Ｃポ
ートデータ及びＤポートデータは偶数段のソースドライ
バ３Ｃ２、３Ｃ４…に供給し、更に第１、のクロック信
号はソースドライバ３Ｃ１、３Ｃ２、３Ｃ５、３Ｃ６…
のように２ソースドライバ単位でとびとびに供給し、第
２のクロック信号はソースドライバ３Ｃ３、３Ｃ４、３
Ｃ７、３Ｃ８…のように２ソースドライバ単位でとびと
びに供給する構成としている。
とソースドライバ３Ｃ間の信号のタイムチャートを示す
図である。タイミングコントローラ２２Ｃは、入力画像
データを入力し、Ａ、Ｂ、Ｃ及びＤポートデータとし
て、８ビット×３（三原色のデータ）の４系統の画像デ
ータを出力し、Ａポートデータ及びＢポートデータは奇
数段のソースドライバ３Ｃ１、３Ｃ３…に供給し、Ｃポ
ートデータ及びＤポートデータは偶数段のソースドライ
バ３Ｃ２、３Ｃ４…に供給し、更に第１、のクロック信
号はソースドライバ３Ｃ１、３Ｃ２、３Ｃ５、３Ｃ６…
のように２ソースドライバ単位でとびとびに供給し、第
２のクロック信号はソースドライバ３Ｃ３、３Ｃ４、３
Ｃ７、３Ｃ８…のように２ソースドライバ単位でとびと
びに供給する構成としている。
【００７６】図１２は、タイミングコントローラ２２Ｃ
の構成を示すブロック図である。クロック発生回路２２
２Ｃではドットクロック信号から第１、第２のクロック
信号を発生し前述のようにソースドライバに供給する。
シリアル・パラレル変換ブロック２２１Ｃでは、例え
ば、入力画像データを少なくとも１ライン分を記憶でき
るメモリに記憶した後、前記メモリのデータを読み出
し、１ラインデータ数（画素数）／Ｎ（Ｎはソースドラ
イバ数）×４の単位で図１２のＡ〜Ｄポートのデータ配
列を第１〜第４のメモリ２２４Ｃ〜２２７Ｃを介して生
成し、次にマルチプレクサ２２８Ｃ、２２９Ｃにより第
１、第３のメモリの出力、つまりＡポートデータとＣポ
ートデータ、ＢポートデータとＤポートデータをそれぞ
れ時分割多重化することにより、図１５に示すような１
ラインデータ数／Ｎのデータ単位で前半のデータに後半
のデータを多重化した画像データの配列を実現する。こ
れらのメモリ制御は同期信号を入力とするメモリ・位相
調整回路２２４Ｂからの制御信号により行う。
の構成を示すブロック図である。クロック発生回路２２
２Ｃではドットクロック信号から第１、第２のクロック
信号を発生し前述のようにソースドライバに供給する。
シリアル・パラレル変換ブロック２２１Ｃでは、例え
ば、入力画像データを少なくとも１ライン分を記憶でき
るメモリに記憶した後、前記メモリのデータを読み出
し、１ラインデータ数（画素数）／Ｎ（Ｎはソースドラ
イバ数）×４の単位で図１２のＡ〜Ｄポートのデータ配
列を第１〜第４のメモリ２２４Ｃ〜２２７Ｃを介して生
成し、次にマルチプレクサ２２８Ｃ、２２９Ｃにより第
１、第３のメモリの出力、つまりＡポートデータとＣポ
ートデータ、ＢポートデータとＤポートデータをそれぞ
れ時分割多重化することにより、図１５に示すような１
ラインデータ数／Ｎのデータ単位で前半のデータに後半
のデータを多重化した画像データの配列を実現する。こ
れらのメモリ制御は同期信号を入力とするメモリ・位相
調整回路２２４Ｂからの制御信号により行う。
【００７７】図１３は、第３の実施の形態のソースドラ
イバの構成を示す図である。ソースドライバにはクロッ
ク信号として前記第１、第２のクロック信号が入力され
る。データレジスタからの出力が時分割多重化（インタ
ーリーブ）によるデータ配列を入力画像データのデータ
配列に変換されるようにデータレジスタに入力される点
を除いて図３の機能及び構成と同様である。
イバの構成を示す図である。ソースドライバにはクロッ
ク信号として前記第１、第２のクロック信号が入力され
る。データレジスタからの出力が時分割多重化（インタ
ーリーブ）によるデータ配列を入力画像データのデータ
配列に変換されるようにデータレジスタに入力される点
を除いて図３の機能及び構成と同様である。
【００７８】図１４は、本実施の形態の１ラインの動作
を示すタイムチャートである。多重化データとクロック
信号による画像データの取り込み及び４系統の画像デー
タのラッチとソースドライバ出力の様子が示されてい
る。基本的動作は図４におけるものと同様である。
を示すタイムチャートである。多重化データとクロック
信号による画像データの取り込み及び４系統の画像デー
タのラッチとソースドライバ出力の様子が示されてい
る。基本的動作は図４におけるものと同様である。
【００７９】第３の実施の形態においても、入力画像デ
ータを４系統の画像データに変換するとともに、クロッ
ク信号の繰り返し周波数は、前記４系統の画像データの
データレートの１／２にしており、ソースドライバで
は、前記クロック信号の前縁及び／又は後縁で画像デー
タを取り込むように構成しているから、前記クロック信
号の繰り返し周波数を低下させ、かつタイムマージンを
確保することを可能としている。特に、本実施の形態で
は、入力画像データが４系統でかつ多重化を行うことに
より、一層の時間圧縮を可能とし、１ラインの画素数の
増加による高精細化が可能となる。
ータを４系統の画像データに変換するとともに、クロッ
ク信号の繰り返し周波数は、前記４系統の画像データの
データレートの１／２にしており、ソースドライバで
は、前記クロック信号の前縁及び／又は後縁で画像デー
タを取り込むように構成しているから、前記クロック信
号の繰り返し周波数を低下させ、かつタイムマージンを
確保することを可能としている。特に、本実施の形態で
は、入力画像データが４系統でかつ多重化を行うことに
より、一層の時間圧縮を可能とし、１ラインの画素数の
増加による高精細化が可能となる。
【００８０】なお、本実施の形態においても、一般にデ
ータレートＩ（Ｉは正の整数）の入力画像データをデー
タレートＩ／２の４Ｊ（Ｊは正の整数）系統の画像デー
タとし、前記画像データに同期するクロック周波数Ｉ／
４のクロック信号と共に前記バスラインを介して液晶表
示装置のソースドライバに供給し、前記ソースドライバ
は前記クロック信号により前記４Ｊ系統の画像データを
取り込み階調電圧に変換して液晶表示装置を駆動するよ
うに構成することができる。 （第４の実施の形態）図１６〜図１９は、本発明の第４
の実施の形態を示す図である。本実施の形態では、画像
データを４系統の画像データに変換して、４系統の画像
データのデータレートの１／２の繰り返し周波数の第
１、第２のクロック信号により画像データをソースドラ
イバで取り込むように構成したものである。第３の実施
の形態と比較して、画像データとクロック信号とは繰り
返し周波数において同様の関係を有するものであるが、
第３の実施の形態の図１５のタイムチャートと本実施の
形態の図１９のタイムチャートとの比較で分かるよう
に、Ａポートデータ〜Ｄポートデータのデータの配列構
成が異なる。
ータレートＩ（Ｉは正の整数）の入力画像データをデー
タレートＩ／２の４Ｊ（Ｊは正の整数）系統の画像デー
タとし、前記画像データに同期するクロック周波数Ｉ／
４のクロック信号と共に前記バスラインを介して液晶表
示装置のソースドライバに供給し、前記ソースドライバ
は前記クロック信号により前記４Ｊ系統の画像データを
取り込み階調電圧に変換して液晶表示装置を駆動するよ
うに構成することができる。 （第４の実施の形態）図１６〜図１９は、本発明の第４
の実施の形態を示す図である。本実施の形態では、画像
データを４系統の画像データに変換して、４系統の画像
データのデータレートの１／２の繰り返し周波数の第
１、第２のクロック信号により画像データをソースドラ
イバで取り込むように構成したものである。第３の実施
の形態と比較して、画像データとクロック信号とは繰り
返し周波数において同様の関係を有するものであるが、
第３の実施の形態の図１５のタイムチャートと本実施の
形態の図１９のタイムチャートとの比較で分かるよう
に、Ａポートデータ〜Ｄポートデータのデータの配列構
成が異なる。
【００８１】本実施の形態の４系統の画像データの配列
は、第２の実施の形態の図８に示すＡポートデータ〜Ｄ
ポートデータのデータの配列の１ラインデータ数／Ｎ単
位として、ＡポートデータにＣポートデータを、Ｂポー
トデータにＤポートデータを多重化して、それぞれＡポ
ートデータ及びＢポートデータとし、次の１ラインデー
タ数／Ｎのデータも、ＡポートデータにＣポートデータ
を、ＢポートデータにＤポートデータを多重化して、そ
れぞれＣポートデータ及びＤポートデータとし４系列の
画像データの配列とした点に特徴を有する。
は、第２の実施の形態の図８に示すＡポートデータ〜Ｄ
ポートデータのデータの配列の１ラインデータ数／Ｎ単
位として、ＡポートデータにＣポートデータを、Ｂポー
トデータにＤポートデータを多重化して、それぞれＡポ
ートデータ及びＢポートデータとし、次の１ラインデー
タ数／Ｎのデータも、ＡポートデータにＣポートデータ
を、ＢポートデータにＤポートデータを多重化して、そ
れぞれＣポートデータ及びＤポートデータとし４系列の
画像データの配列とした点に特徴を有する。
【００８２】図１６は、このようなデータ配列による液
晶表示装置の駆動回路を示す図である。図１の構成と同
様であるが４系統の画像データ及びクロック信号のソー
スドライバ３Ｄ１〜３ＤＮへの入力構成が異なる。
晶表示装置の駆動回路を示す図である。図１の構成と同
様であるが４系統の画像データ及びクロック信号のソー
スドライバ３Ｄ１〜３ＤＮへの入力構成が異なる。
【００８３】図１７は、タイミングコントローラ２２Ｄ
とソースドライバ３Ｄ間の信号線の構成を示す図であ
る。タイミングコントローラ２２Ｄは、画像データを入
力し、Ａポートデータ、Ｂポートデータ、Ｃポートデー
タ及びＤポートデータとして、８ビット×３（三原色の
データ）の４系統のデータを出力し、Ａポートデータ及
びＢポートデータは３Ｄ１、３Ｄ２、３Ｄ５、３Ｄ６…
のように２ソースドライバ単位でとびとびに供給し、Ｃ
ポートデータ及びＤポートデータは３Ｄ３、３Ｄ４、３
Ｄ７、３Ｄ８…のように２ソースドライバ単位でとびと
びに供給し、更に第１のクロック信号は奇数段のソース
ドライバ３Ｄ１、３Ｄ３…に供給し、第２のクロック信
号は偶数段のソースドライバ３Ｄ２、３Ｄ４…に供給す
る構成としている。
とソースドライバ３Ｄ間の信号線の構成を示す図であ
る。タイミングコントローラ２２Ｄは、画像データを入
力し、Ａポートデータ、Ｂポートデータ、Ｃポートデー
タ及びＤポートデータとして、８ビット×３（三原色の
データ）の４系統のデータを出力し、Ａポートデータ及
びＢポートデータは３Ｄ１、３Ｄ２、３Ｄ５、３Ｄ６…
のように２ソースドライバ単位でとびとびに供給し、Ｃ
ポートデータ及びＤポートデータは３Ｄ３、３Ｄ４、３
Ｄ７、３Ｄ８…のように２ソースドライバ単位でとびと
びに供給し、更に第１のクロック信号は奇数段のソース
ドライバ３Ｄ１、３Ｄ３…に供給し、第２のクロック信
号は偶数段のソースドライバ３Ｄ２、３Ｄ４…に供給す
る構成としている。
【００８４】図１８は、タイミングコントローラ２２Ｄ
の構成を示すブロック図である。クロック発生回路２２
２Ｄではドットクロック信号から第１、第２のクロック
信号を発生し前述のようにソースドライバに供給する。
シリアル・パラレル変換ブロック２２１Ｄでは、例え
ば、入力画像データを少なくとも１ライン分を記憶でき
るメモリに記憶した後、前記メモリのデータを読み出
し、１ラインデータ数（画素数）／Ｎ×４の単位で図１
８のＡ〜Ｄポートデータのデータ配列を第１〜第４のメ
モリ２２４Ｄ〜２２７Ｄを介して生成し、次にマルチプ
レクサ２２８Ｄ、２２９Ｄにより第１、第２のメモリの
出力、つまりＡポートデータとＢポートデータ、Ｃポー
トデータとＤポートデータをそれぞれ時分割で多重化す
ることにより、図１９に示すような１ラインデータ数／
Ｎのデータ単位でＡポートとＢポートの多重化した前半
のデータと、ＣポートとＤポートを多重化した後半のデ
ータとを多重化した４系列の画像データの配列を実現す
る。これらのメモリ制御は同期信号を入力とするメモリ
・位相調整回路２２３Ｄからの制御信号により行う。
の構成を示すブロック図である。クロック発生回路２２
２Ｄではドットクロック信号から第１、第２のクロック
信号を発生し前述のようにソースドライバに供給する。
シリアル・パラレル変換ブロック２２１Ｄでは、例え
ば、入力画像データを少なくとも１ライン分を記憶でき
るメモリに記憶した後、前記メモリのデータを読み出
し、１ラインデータ数（画素数）／Ｎ×４の単位で図１
８のＡ〜Ｄポートデータのデータ配列を第１〜第４のメ
モリ２２４Ｄ〜２２７Ｄを介して生成し、次にマルチプ
レクサ２２８Ｄ、２２９Ｄにより第１、第２のメモリの
出力、つまりＡポートデータとＢポートデータ、Ｃポー
トデータとＤポートデータをそれぞれ時分割で多重化す
ることにより、図１９に示すような１ラインデータ数／
Ｎのデータ単位でＡポートとＢポートの多重化した前半
のデータと、ＣポートとＤポートを多重化した後半のデ
ータとを多重化した４系列の画像データの配列を実現す
る。これらのメモリ制御は同期信号を入力とするメモリ
・位相調整回路２２３Ｄからの制御信号により行う。
【００８５】本実施の形態のソースドライバとしては、
クロック信号として前記第１、第２のクロック信号が入
力され、データレジスタからの出力が時分割多重化（イ
ンターリーブ）によるデータ配列を入力画像データのデ
ータ配列に変換されるようにデータレジスタに入力され
る点を除いて図３の機能及び構成と同様である。
クロック信号として前記第１、第２のクロック信号が入
力され、データレジスタからの出力が時分割多重化（イ
ンターリーブ）によるデータ配列を入力画像データのデ
ータ配列に変換されるようにデータレジスタに入力され
る点を除いて図３の機能及び構成と同様である。
【００８６】第４の実施の形態においても、入力画像デ
ータを４系統の画像データに変換するとともに、クロッ
ク信号の繰り返し周波数は、前記４系統の画像データの
データレートの１／２にしており、ソースドライバで
は、前記クロック信号の前縁及び／又は後縁で画像デー
タを取り込むように構成しているから、前記クロック信
号の繰り返し周波数を低下させ、かつタイムマージンを
確保することを可能としている。特に、本実施の形態で
は、入力画像データが４系統でかつ多重化を行うことに
より、一層の時間圧縮を可能とし、１ラインの画素数の
増加による高精細化が可能となる。
ータを４系統の画像データに変換するとともに、クロッ
ク信号の繰り返し周波数は、前記４系統の画像データの
データレートの１／２にしており、ソースドライバで
は、前記クロック信号の前縁及び／又は後縁で画像デー
タを取り込むように構成しているから、前記クロック信
号の繰り返し周波数を低下させ、かつタイムマージンを
確保することを可能としている。特に、本実施の形態で
は、入力画像データが４系統でかつ多重化を行うことに
より、一層の時間圧縮を可能とし、１ラインの画素数の
増加による高精細化が可能となる。
【００８７】なお、以上の実施の形態では、入力画像デ
ータをそのデータレートの４系統の画像データとし、前
記画像データに同期するクロック周波数１／２のクロッ
ク信号と共に前記バスラインを介して液晶表示装置のソ
ースドライバに供給し、前記ソースドライバは前記クロ
ック信号により前記４系統の画像データを取り込み階調
電圧に変換して液晶表示装置を駆動する例を示したが、
これは一般的にデータレートＩ（Ｉは正の整数）の入力
画像データをデータレートＩの４Ｊ（Ｊは正の整数）系
統の画像データとし、前記画像データに同期するクロッ
ク周波数Ｉ／２のクロック信号と共に前記バスラインを
介して液晶表示装置のソースドライバに供給し、前記ソ
ースドライバは前記クロック信号により前記４Ｊ系統の
画像データを取り込み階調電圧に変換して液晶表示装置
を駆動するように構成することができる。 （他の実施の形態）以上の実施の形態において、クロッ
ク信号として主に第１、第２の２つのクロック信号を使
用した例により説明したが、使用するクロック信号は第
１のクロック信号と第２のクロック信号とでは、互いに
位相が１８０°異なる信号、つまり反転信号又は半周期
ずれの関係にあるから、タイミングコントローラから出
力するクロック信号として単一のクロック信号として、
ソースドライバ内、特にシフトレジスタ等において反転
信号を生成し、シフトレジスタ内部の第１、第２のクロ
ック信号により、又は単一のクロック信号の前縁及び後
縁を検出して、実質的にソースドライバへ入力するクロ
ック信号の両縁で画像データを取り込むダブルエッジト
リガ構成として動作させるように構成することができ
る。また、図２０に示すように、第１、第２のクロック
信号を同一としてそれぞれの前縁及び後縁により画像デ
ータを取り込むように構成することによりファンアウト
を減少させ高速化を可能とすることができる。
ータをそのデータレートの４系統の画像データとし、前
記画像データに同期するクロック周波数１／２のクロッ
ク信号と共に前記バスラインを介して液晶表示装置のソ
ースドライバに供給し、前記ソースドライバは前記クロ
ック信号により前記４系統の画像データを取り込み階調
電圧に変換して液晶表示装置を駆動する例を示したが、
これは一般的にデータレートＩ（Ｉは正の整数）の入力
画像データをデータレートＩの４Ｊ（Ｊは正の整数）系
統の画像データとし、前記画像データに同期するクロッ
ク周波数Ｉ／２のクロック信号と共に前記バスラインを
介して液晶表示装置のソースドライバに供給し、前記ソ
ースドライバは前記クロック信号により前記４Ｊ系統の
画像データを取り込み階調電圧に変換して液晶表示装置
を駆動するように構成することができる。 （他の実施の形態）以上の実施の形態において、クロッ
ク信号として主に第１、第２の２つのクロック信号を使
用した例により説明したが、使用するクロック信号は第
１のクロック信号と第２のクロック信号とでは、互いに
位相が１８０°異なる信号、つまり反転信号又は半周期
ずれの関係にあるから、タイミングコントローラから出
力するクロック信号として単一のクロック信号として、
ソースドライバ内、特にシフトレジスタ等において反転
信号を生成し、シフトレジスタ内部の第１、第２のクロ
ック信号により、又は単一のクロック信号の前縁及び後
縁を検出して、実質的にソースドライバへ入力するクロ
ック信号の両縁で画像データを取り込むダブルエッジト
リガ構成として動作させるように構成することができ
る。また、図２０に示すように、第１、第２のクロック
信号を同一としてそれぞれの前縁及び後縁により画像デ
ータを取り込むように構成することによりファンアウト
を減少させ高速化を可能とすることができる。
【００８８】以上の実施の形態の液晶表示装置の駆動回
路においては、クロック信号の繰り返し周波数の低下に
より、ＥＭＩ特性を改善するものであるが、本発明の画
像データでは複数系統に分岐してタイミングコントロー
ラからソースドライバに転送することから、バスライン
が複数構成となるためバスラインからの電磁波の放射の
影響も大きなものとなるので、画像データによる電磁波
の放射を抑制する手段を併用すると好適である。
路においては、クロック信号の繰り返し周波数の低下に
より、ＥＭＩ特性を改善するものであるが、本発明の画
像データでは複数系統に分岐してタイミングコントロー
ラからソースドライバに転送することから、バスライン
が複数構成となるためバスラインからの電磁波の放射の
影響も大きなものとなるので、画像データによる電磁波
の放射を抑制する手段を併用すると好適である。
【００８９】そこで、更に他の実施の形態として、バス
ラインの画像データの極性をそのビット変化量に応じて
制御することによりを画像データによる電磁波の放射を
抑制するようにした、当出願人の出願（特願平１１−３
５３４４号）に係るＥＭＩ特性の改善手段を併用する実
施の形態について説明する。
ラインの画像データの極性をそのビット変化量に応じて
制御することによりを画像データによる電磁波の放射を
抑制するようにした、当出願人の出願（特願平１１−３
５３４４号）に係るＥＭＩ特性の改善手段を併用する実
施の形態について説明する。
【００９０】以下、図面を参照して前述のバスラインの
画像データの切り換え技術について説明する。
画像データの切り換え技術について説明する。
【００９１】図２１は同実施の形態による液晶表示装置
の駆動回路の構成を示すブロック図である。同図におい
て、５Ｅは液晶パネルであり、２Ｅはタイミングコント
ローラである。タイミングコントローラは画像データを
２４ビットずつデータＢＵＳ−Ａ１〜２４、ＢＵＳ−Ｂ
１〜２４、ＢＵＳ−Ｃ１〜２４、ＢＵＳ−Ｄ１〜２４と
して４個のポートに分割して出力し、また、第１、第２
のクロック信号ＣＬＫ１、ＣＬＫ２、画像データのビッ
ト変化量に応じて出力する後述する極性反転信号ＩＮＶ
−Ａ〜Ｄ及び第１、第２の制御信号ＳＰ１、ＳＰ２を出
力し、画像表示を制御する。３−ｍはソースドライバ
（以下、「ＳＤ」という。）であり、各ＳＤは、複数の
画素表示に対応する各駆動信号を発生し、ｍ個のＳＤ３
−ｍによって液晶パネル５Ｅ全体を駆動し画像を表示す
る。
の駆動回路の構成を示すブロック図である。同図におい
て、５Ｅは液晶パネルであり、２Ｅはタイミングコント
ローラである。タイミングコントローラは画像データを
２４ビットずつデータＢＵＳ−Ａ１〜２４、ＢＵＳ−Ｂ
１〜２４、ＢＵＳ−Ｃ１〜２４、ＢＵＳ−Ｄ１〜２４と
して４個のポートに分割して出力し、また、第１、第２
のクロック信号ＣＬＫ１、ＣＬＫ２、画像データのビッ
ト変化量に応じて出力する後述する極性反転信号ＩＮＶ
−Ａ〜Ｄ及び第１、第２の制御信号ＳＰ１、ＳＰ２を出
力し、画像表示を制御する。３−ｍはソースドライバ
（以下、「ＳＤ」という。）であり、各ＳＤは、複数の
画素表示に対応する各駆動信号を発生し、ｍ個のＳＤ３
−ｍによって液晶パネル５Ｅ全体を駆動し画像を表示す
る。
【００９２】例えば、液晶パネル５Ｅの１ラインデータ
数（画素数）は１２８０とすると、１個のＳＤの画素駆
動数は１２８、ＳＤの個数を示すｍは１０である。この
１０個のＳＤ３−１〜１０の内、３−１が第一番目のＳ
Ｄ、３−２が第二番目のＳＤ、３−３が第三番目のＳ
Ｄ、３−４が第四番目のＳＤであり、第五番目から第十
番目のＳＤ３−５〜１０は図示していない。なお、各Ｓ
Ｄ３−１〜１０は、１画素当たり赤（Ｒ）、緑（Ｇ）、
青（Ｂ）の３原色分を駆動するので、１個当たりのＳＤ
の出力数は１２８の３倍である３８４となっているが、
図２１ではそれら３８４本の出力を１本で代表して示し
ている。
数（画素数）は１２８０とすると、１個のＳＤの画素駆
動数は１２８、ＳＤの個数を示すｍは１０である。この
１０個のＳＤ３−１〜１０の内、３−１が第一番目のＳ
Ｄ、３−２が第二番目のＳＤ、３−３が第三番目のＳ
Ｄ、３−４が第四番目のＳＤであり、第五番目から第十
番目のＳＤ３−５〜１０は図示していない。なお、各Ｓ
Ｄ３−１〜１０は、１画素当たり赤（Ｒ）、緑（Ｇ）、
青（Ｂ）の３原色分を駆動するので、１個当たりのＳＤ
の出力数は１２８の３倍である３８４となっているが、
図２１ではそれら３８４本の出力を１本で代表して示し
ている。
【００９３】図２１に示されるタイミングコントローラ
２Ｅが出力するデータＢＵＳ−Ａ１〜２４とＢＵＳ−Ｂ
１〜２４とは、各々２４ビット幅のバスラインを介し
て、ＳＤ３−１〜１０の内で奇数番目の各ＳＤ３−１、
３、５、７、９に接続される。
２Ｅが出力するデータＢＵＳ−Ａ１〜２４とＢＵＳ−Ｂ
１〜２４とは、各々２４ビット幅のバスラインを介し
て、ＳＤ３−１〜１０の内で奇数番目の各ＳＤ３−１、
３、５、７、９に接続される。
【００９４】同様に、タイミングコントローラ２Ｅが出
力する極性反転信号ＩＮＶ−Ａ、ＩＮＶ−Ｂとクロック
信号ＣＬＫ１および制御信号ＳＰ１も、奇数番目の各Ｓ
Ｄ３−１、３、５、７、９に接続される。
力する極性反転信号ＩＮＶ−Ａ、ＩＮＶ−Ｂとクロック
信号ＣＬＫ１および制御信号ＳＰ１も、奇数番目の各Ｓ
Ｄ３−１、３、５、７、９に接続される。
【００９５】一方、タイミングコントローラ２Ｅが出力
するデータＢＵＳ−Ｃ１〜２４とＢＵＳ−Ｄ１〜２４と
は、各々２４ビット幅のバスラインを介して、ＳＤ３−
１〜１０の内で偶数番目の各ＳＤ３−２、４、６、８、
１０に接続され、同様に、タイミングコントローラ２Ｅ
が出力する極性反転信号ＩＮＶ−Ｃ、ＩＮＶ−Ｄとクロ
ック信号ＣＬＫ２および制御信号ＳＰ２も、偶数番目の
各ＳＤ３−２、４、６、８、１０に出力される。
するデータＢＵＳ−Ｃ１〜２４とＢＵＳ−Ｄ１〜２４と
は、各々２４ビット幅のバスラインを介して、ＳＤ３−
１〜１０の内で偶数番目の各ＳＤ３−２、４、６、８、
１０に接続され、同様に、タイミングコントローラ２Ｅ
が出力する極性反転信号ＩＮＶ−Ｃ、ＩＮＶ−Ｄとクロ
ック信号ＣＬＫ２および制御信号ＳＰ２も、偶数番目の
各ＳＤ３−２、４、６、８、１０に出力される。
【００９６】なお、上述した図２１に示す一実施の形態
においては、奇数番目の各ＳＤ３−１、３、５、７、９
と偶数番目の各ＳＤ３−２、４、６、８、１０とに各々
２ポートの出力を割り当てることによって、クロック信
号ＣＬＫ１またはＣＬＫ２の１クロック信号当たりの駆
動画素数を２画素として各クロック周波数を１／２に減
らしている。例えば、ＳＤ３−１においては、クロック
信号ＣＬＫ１の１クロック時間で、同時に、データＢＵ
Ｓ−Ａ１〜２４とデータＢＵＳ−Ｂ１〜２４のデータが
各々２つの画素に供給される。
においては、奇数番目の各ＳＤ３−１、３、５、７、９
と偶数番目の各ＳＤ３−２、４、６、８、１０とに各々
２ポートの出力を割り当てることによって、クロック信
号ＣＬＫ１またはＣＬＫ２の１クロック信号当たりの駆
動画素数を２画素として各クロック周波数を１／２に減
らしている。例えば、ＳＤ３−１においては、クロック
信号ＣＬＫ１の１クロック時間で、同時に、データＢＵ
Ｓ−Ａ１〜２４とデータＢＵＳ−Ｂ１〜２４のデータが
各々２つの画素に供給される。
【００９７】また、上記データＢＵＳ−Ａ１〜２４、Ｂ
１〜２４、Ｃ１〜２４、Ｄ１〜２４のそれぞれ２４ビッ
トの信号の内訳は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各
８ビットの信号であり、これらＲ、Ｇ、Ｂ信号によって
２５６階調のカラー表示が実現される。
１〜２４、Ｃ１〜２４、Ｄ１〜２４のそれぞれ２４ビッ
トの信号の内訳は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各
８ビットの信号であり、これらＲ、Ｇ、Ｂ信号によって
２５６階調のカラー表示が実現される。
【００９８】次に、上述した図２１に示される構成の液
晶表示装置の駆動回路において、液晶パネル５Ｅが駆動
されて画像が表示される動作について説明する。
晶表示装置の駆動回路において、液晶パネル５Ｅが駆動
されて画像が表示される動作について説明する。
【００９９】先ず、奇数番目の各ＳＤ３−１、３、５、
７、９にはタイミングコントローラ２Ｅからクロック信
号ＣＬＫ１に同期して出力されるデータＢＵＳ−Ａ１〜
２４、ＢＵＳ−Ｂ１〜２４、極性反転信号ＩＮＶ−Ａ、
ＩＮＶ−Ｂの各信号が入力され、同じく入力される制御
信号ＳＰ１のタイミングでそれら入力される信号はラッ
チされる。このラッチされた極性反転信号ＩＮＶ−Ａ
は、同じくラッチされたデータＢＵＳ−Ａ１〜２４の極
性が反転されているか否かを示しており、また、ラッチ
された極性反転信号ＩＮＶ−Ｂは、同じくラッチされた
データＢＵＳ−Ｂ１〜２４の極性が反転されているか否
かを示す。次いで、これらラッチした極性反転信号ＩＮ
Ｖ−Ａ、ＩＮＶ−Ｂに応じて、各ＳＤ３−１、３、５、
７、９はラッチしたデータＢＵＳ−Ａ１〜２４、ＢＵＳ
−Ｂ１〜２４の極性を反転する。
７、９にはタイミングコントローラ２Ｅからクロック信
号ＣＬＫ１に同期して出力されるデータＢＵＳ−Ａ１〜
２４、ＢＵＳ−Ｂ１〜２４、極性反転信号ＩＮＶ−Ａ、
ＩＮＶ−Ｂの各信号が入力され、同じく入力される制御
信号ＳＰ１のタイミングでそれら入力される信号はラッ
チされる。このラッチされた極性反転信号ＩＮＶ−Ａ
は、同じくラッチされたデータＢＵＳ−Ａ１〜２４の極
性が反転されているか否かを示しており、また、ラッチ
された極性反転信号ＩＮＶ−Ｂは、同じくラッチされた
データＢＵＳ−Ｂ１〜２４の極性が反転されているか否
かを示す。次いで、これらラッチした極性反転信号ＩＮ
Ｖ−Ａ、ＩＮＶ−Ｂに応じて、各ＳＤ３−１、３、５、
７、９はラッチしたデータＢＵＳ−Ａ１〜２４、ＢＵＳ
−Ｂ１〜２４の極性を反転する。
【０１００】一方、偶数番目の各ＳＤ３−２、４、６、
８、１０にはタイミングコントローラ２Ｅからクロック
信号ＣＬＫ２に同期して出力されるデータＢＵＳ−Ｃ１
〜２４、ＢＵＳ−Ｄ１〜２４、極性反転信号ＩＮＶ−
Ｃ、ＩＮＶ−Ｄの各信号が入力され、同じく入力される
制御信号ＳＰ２のタイミングでそれら入力される信号は
ラッチされる。このラッチされた極性反転信号ＩＮＶ−
ＣはラッチされたデータＢＵＳ−Ｃ１〜２４の極性が反
転されているか否かを示し、同様に、ラッチされた極性
反転信号ＩＮＶ−ＤはラッチされたデータＢＵＳ−Ｄ１
〜２４の極性が反転されているか否かを示す。次いで、
各ＳＤ３−２、４、６、８、１０は、それら極性反転信
号ＩＮＶ−Ｃ、ＩＮＶ−Ｄに応じて、データＢＵＳ−Ｃ
１〜２４、ＢＵＳ−Ｄ１〜２４の極性を反転する。
８、１０にはタイミングコントローラ２Ｅからクロック
信号ＣＬＫ２に同期して出力されるデータＢＵＳ−Ｃ１
〜２４、ＢＵＳ−Ｄ１〜２４、極性反転信号ＩＮＶ−
Ｃ、ＩＮＶ−Ｄの各信号が入力され、同じく入力される
制御信号ＳＰ２のタイミングでそれら入力される信号は
ラッチされる。このラッチされた極性反転信号ＩＮＶ−
ＣはラッチされたデータＢＵＳ−Ｃ１〜２４の極性が反
転されているか否かを示し、同様に、ラッチされた極性
反転信号ＩＮＶ−ＤはラッチされたデータＢＵＳ−Ｄ１
〜２４の極性が反転されているか否かを示す。次いで、
各ＳＤ３−２、４、６、８、１０は、それら極性反転信
号ＩＮＶ−Ｃ、ＩＮＶ−Ｄに応じて、データＢＵＳ−Ｃ
１〜２４、ＢＵＳ−Ｄ１〜２４の極性を反転する。
【０１０１】次いで、各ＳＤ３−１〜１０は、液晶パネ
ル５Ｅへの駆動開始を指示する各信号（図示されていな
い）が入力されると、それぞれに極性が反転されたある
いは未反転のデータＢＵＳ−Ａ１〜２４、ＢＵＳ−Ｂ１
〜２４またはデータＢＵＳ−Ｃ１〜２４、ＢＵＳ−Ｄ１
〜２４に基づき階調電圧を発生する。前記階調電圧は液
晶パネル５Ｅに入力され画像が表示される。
ル５Ｅへの駆動開始を指示する各信号（図示されていな
い）が入力されると、それぞれに極性が反転されたある
いは未反転のデータＢＵＳ−Ａ１〜２４、ＢＵＳ−Ｂ１
〜２４またはデータＢＵＳ−Ｃ１〜２４、ＢＵＳ−Ｄ１
〜２４に基づき階調電圧を発生する。前記階調電圧は液
晶パネル５Ｅに入力され画像が表示される。
【０１０２】次に、図２２〜図２７を参照して、上述し
たタイミングコントローラ２Ｅのデータ出力部の構成と
その動作について説明する。
たタイミングコントローラ２Ｅのデータ出力部の構成と
その動作について説明する。
【０１０３】図２２は、タイミングコントローラ２Ｅの
データ出力部の構成を示すブロック図である。図２２に
示されるように、データ出力部４は４個のポートＡ〜Ｄ
を有し、各ポートＡ〜Ｄが、上述した画像データＢＵＳ
−Ａ１〜２４、ＢＵＳ−Ｂ１〜２４、ＢＵＳ−Ｃ１〜２
４、ＢＵＳ−Ｄ１〜２４およびＩＮＶ−Ａ〜Ｄをそれぞ
れ出力する。各ポートＡ〜ＤのデータはポートＡ〜Ｄ毎
のデータ極性反転判定・生成部１０−１〜１０−４によ
って生成される。
データ出力部の構成を示すブロック図である。図２２に
示されるように、データ出力部４は４個のポートＡ〜Ｄ
を有し、各ポートＡ〜Ｄが、上述した画像データＢＵＳ
−Ａ１〜２４、ＢＵＳ−Ｂ１〜２４、ＢＵＳ−Ｃ１〜２
４、ＢＵＳ−Ｄ１〜２４およびＩＮＶ−Ａ〜Ｄをそれぞ
れ出力する。各ポートＡ〜ＤのデータはポートＡ〜Ｄ毎
のデータ極性反転判定・生成部１０−１〜１０−４によ
って生成される。
【０１０４】データ極性反転判定・生成部１０−１〜１
０−４には、９６ビットのデータＢＵＳ１〜９６が、２
４ビットずつ四つに分割されて入力される。四つに分割
されるデータＢＵＳ１〜９６の内、データＢＵＳ１〜２
４はデータ極性反転判定・生成部１０−１に、データＢ
ＵＳ２５〜４８はデータ極性反転判定・生成部１０−２
に、データＢＵＳ４９〜７２はデータ極性反転判定・生
成部１０−３に、データＢＵＳ７３〜９６はデータ極性
反転判定・生成部１０−４に、それぞれ入力される。ま
た、クロック信号ＣＬＫ１はデータ極性反転判定・生成
部１０−１、１０−２へ入力され、クロック信号ＣＬＫ
２はデータ極性反転判定・生成部１０−３、１０−４へ
入力される。これらクロック信号ＣＬＫ１、２はタイミ
ングコントローラ２Ｅから出力される。
０−４には、９６ビットのデータＢＵＳ１〜９６が、２
４ビットずつ四つに分割されて入力される。四つに分割
されるデータＢＵＳ１〜９６の内、データＢＵＳ１〜２
４はデータ極性反転判定・生成部１０−１に、データＢ
ＵＳ２５〜４８はデータ極性反転判定・生成部１０−２
に、データＢＵＳ４９〜７２はデータ極性反転判定・生
成部１０−３に、データＢＵＳ７３〜９６はデータ極性
反転判定・生成部１０−４に、それぞれ入力される。ま
た、クロック信号ＣＬＫ１はデータ極性反転判定・生成
部１０−１、１０−２へ入力され、クロック信号ＣＬＫ
２はデータ極性反転判定・生成部１０−３、１０−４へ
入力される。これらクロック信号ＣＬＫ１、２はタイミ
ングコントローラ２Ｅから出力される。
【０１０５】次いで、ポートＡのデータ極性反転判定・
生成部１０−１はデータＢＵＳ１〜２４の極性を反転す
るか否かを判定し、この判定結果に応じてデータ極性を
反転しデータＢＵＳ−Ａ１〜２４として出力する。さら
に、この出力されるデータＢＵＳ−Ａ１〜２４の極性が
反転されている時には、同時に、極性が反転されている
ことを示す極性反転信号ＩＮＶ−Ａを「Ｈ」として出力
する。また、他のポートＢ〜Ｄの各データ極性反転判定
・生成部１０−２〜４においては、同様に、各々入力さ
れるデータＢＵＳ２５〜４８、ＢＵＳ４９〜７２、ＢＵ
Ｓ７３〜９６の極性を反転するか否かを判定し、これら
の判定結果に応じてデータ極性を反転しデータＢＵＳ−
Ｂ１〜２４、ＢＵＳ−Ｃ１〜２４、ＢＵＳ−Ｄ１〜２４
として出力する。また、データＢＵＳ−Ｂ１〜２４、Ｂ
ＵＳ−Ｃ１〜２４、ＢＵＳ−Ｄ１〜２４の極性が反転さ
れている時には、同時に、各ポートＢ〜Ｄが出力する極
性反転信号ＩＮＶ−Ｂ〜Ｄを各々「Ｈ」として出力す
る。
生成部１０−１はデータＢＵＳ１〜２４の極性を反転す
るか否かを判定し、この判定結果に応じてデータ極性を
反転しデータＢＵＳ−Ａ１〜２４として出力する。さら
に、この出力されるデータＢＵＳ−Ａ１〜２４の極性が
反転されている時には、同時に、極性が反転されている
ことを示す極性反転信号ＩＮＶ−Ａを「Ｈ」として出力
する。また、他のポートＢ〜Ｄの各データ極性反転判定
・生成部１０−２〜４においては、同様に、各々入力さ
れるデータＢＵＳ２５〜４８、ＢＵＳ４９〜７２、ＢＵ
Ｓ７３〜９６の極性を反転するか否かを判定し、これら
の判定結果に応じてデータ極性を反転しデータＢＵＳ−
Ｂ１〜２４、ＢＵＳ−Ｃ１〜２４、ＢＵＳ−Ｄ１〜２４
として出力する。また、データＢＵＳ−Ｂ１〜２４、Ｂ
ＵＳ−Ｃ１〜２４、ＢＵＳ−Ｄ１〜２４の極性が反転さ
れている時には、同時に、各ポートＢ〜Ｄが出力する極
性反転信号ＩＮＶ−Ｂ〜Ｄを各々「Ｈ」として出力す
る。
【０１０６】図２３は、上述したクロック信号ＣＬＫ
１、２およびデータＢＵＳ１〜９６、ＢＵＳ−Ａ１〜２
４、ＢＵＳ−Ｂ１〜２４、ＢＵＳ−Ｃ１〜２４、ＢＵＳ
−Ｄ１〜２４の位相関係を示す波形図である。図２３
（ａ）〜（ｃ）に示されるように、データＢＵＳ１〜４
８はクロック信号ＣＬＫ１の立ち上がりエッジ（図２３
ではＰＡ１〜３のタイミング）に同期して変化し、デー
タＢＵＳ−Ａ１〜２４、ＢＵＳ−Ｂ１〜２４はクロック
信号ＣＬＫ１の立ち下がりエッジ（図２３ではＰＢ１〜
３のタイミング）に同期して変化する。一方、図２３
（ｄ）〜（ｆ）に示されるように、データＢＵＳ４９〜
９６はクロック信号ＣＬＫ２の立ち上がりエッジ（図２
３ではＰＢ１〜３のタイミング）に同期して変化し、デ
ータＢＵＳ−Ｃ１〜２４、ＢＵＳ−Ｄ１〜２４はクロッ
ク信号ＣＬＫ２の立ち下がりエッジ（図２３ではＰＡ１
〜３のタイミング）に同期して変化する。また、図ｚ
（ａ）、（ｄ）に示されるように、クロック信号ＣＬＫ
１の位相とクロック信号ＣＬＫ２の位相とは半周期（１
８０゜）ずれている。
１、２およびデータＢＵＳ１〜９６、ＢＵＳ−Ａ１〜２
４、ＢＵＳ−Ｂ１〜２４、ＢＵＳ−Ｃ１〜２４、ＢＵＳ
−Ｄ１〜２４の位相関係を示す波形図である。図２３
（ａ）〜（ｃ）に示されるように、データＢＵＳ１〜４
８はクロック信号ＣＬＫ１の立ち上がりエッジ（図２３
ではＰＡ１〜３のタイミング）に同期して変化し、デー
タＢＵＳ−Ａ１〜２４、ＢＵＳ−Ｂ１〜２４はクロック
信号ＣＬＫ１の立ち下がりエッジ（図２３ではＰＢ１〜
３のタイミング）に同期して変化する。一方、図２３
（ｄ）〜（ｆ）に示されるように、データＢＵＳ４９〜
９６はクロック信号ＣＬＫ２の立ち上がりエッジ（図２
３ではＰＢ１〜３のタイミング）に同期して変化し、デ
ータＢＵＳ−Ｃ１〜２４、ＢＵＳ−Ｄ１〜２４はクロッ
ク信号ＣＬＫ２の立ち下がりエッジ（図２３ではＰＡ１
〜３のタイミング）に同期して変化する。また、図ｚ
（ａ）、（ｄ）に示されるように、クロック信号ＣＬＫ
１の位相とクロック信号ＣＬＫ２の位相とは半周期（１
８０゜）ずれている。
【０１０７】ところで、タイミングコントローラ２Ｅか
らはデータＢＵＳ１〜９６が４個のポートＡ〜Ｄに分か
れて出力されるが、これらポートＡ〜Ｄが同じタイミン
グで各信号を変化して出力するとタイミングコントロー
ラ２Ｅの瞬時電流が大きくなってしまう。この問題を解
決するために、上記のようにクロック信号ＣＬＫ１の位
相とクロック信号ＣＬＫ２の位相とを半周期ずらし、ポ
ートＡ、Ｂの出力変化とポートＣ、Ｄの出力変化とは半
周期ずれたタイミングとしている。このようにポート
Ａ、ＢとポートＣ、Ｄの各出力変化をずらすことによっ
て、４個のポートＡ〜Ｄに分けて出力する場合において
も同時に出力が変化するのは高々２ポート分なので、コ
ントローラ２Ｅの瞬時電流を２個のポートで出力する場
合の瞬時電流と同程度に抑えることができる。
らはデータＢＵＳ１〜９６が４個のポートＡ〜Ｄに分か
れて出力されるが、これらポートＡ〜Ｄが同じタイミン
グで各信号を変化して出力するとタイミングコントロー
ラ２Ｅの瞬時電流が大きくなってしまう。この問題を解
決するために、上記のようにクロック信号ＣＬＫ１の位
相とクロック信号ＣＬＫ２の位相とを半周期ずらし、ポ
ートＡ、Ｂの出力変化とポートＣ、Ｄの出力変化とは半
周期ずれたタイミングとしている。このようにポート
Ａ、ＢとポートＣ、Ｄの各出力変化をずらすことによっ
て、４個のポートＡ〜Ｄに分けて出力する場合において
も同時に出力が変化するのは高々２ポート分なので、コ
ントローラ２Ｅの瞬時電流を２個のポートで出力する場
合の瞬時電流と同程度に抑えることができる。
【０１０８】次に、データ極性反転判定・生成部１０−
１〜４の構成とその動作について説明する。図２４はデ
ータ極性反転判定・生成部１０−１〜４のいずれか１つ
の一構成例を示すブロック図であって、データ極性反転
判定・生成部１０−１〜４は全て同じ構成である。
１〜４の構成とその動作について説明する。図２４はデ
ータ極性反転判定・生成部１０−１〜４のいずれか１つ
の一構成例を示すブロック図であって、データ極性反転
判定・生成部１０−１〜４は全て同じ構成である。
【０１０９】図２４において、図２２の各データ極性反
転判定・生成部１０−１〜４への入力であるデータＢＵ
Ｓ１〜２４、ＢＵＳ２５〜４８、ＢＵＳ４９〜７２、Ｂ
ＵＳ７３〜９６が入力されるデータｄａ１〜２４であ
り、クロック信号ＣＬＫ１、２が入力されるクロック信
号ｃｌｋである。また、出力されるデータｄｄ１〜２４
が各データ極性反転判定・生成部１０−１〜４から出力
されるデータＢＵＳ−Ａ１〜２４、ＢＵＳ−Ｂ１〜２
４、ＢＵＳ−Ｃ１〜２４、ＢＵＳ−Ｄ１〜２４であり、
出力される信号ｉｎｖ３が極性反転信号ＩＮＶ−Ａ〜Ｄ
である。１１はデータｄａ１〜２４とデータｄｃ１〜２
４の各２４ビットの内で値の異なるビットが過半数以上
（１３ビット以上）あった場合に、データ極性の反転を
指示する信号ｉｎｖ１を「Ｈ」として出力するデータ極
性反転判定回路、１２は入力される信号ｉｎｖ２が
「Ｈ」の区間に入力されるデータｄｂ１〜２４の全ビッ
トの極性を反転して出力する極性反転回路である。１３
−１〜２４は入力されるデータｄａ１〜２４をクロック
信号ｃｌｋの立ち下がりエッジで各々ラッチし、データ
ｄｂ１〜２４として出力するＤフリップフロップ、１４
−１〜２４は入力されるデータｄｃ１〜２４をクロック
信号ｃｌｋの立ち下がりエッジで各々ラッチし、データ
ｄｄ１〜２４として出力するＤフリップフロップであ
る。１５、１６は各々入力される信号ｉｎｖ１、ｉｎｖ
２をクロック信号ｃｌｋの立ち下がりエッジでラッチ
し、信号ｉｎｖ２、ｉｎｖ３として各々出力するＤフリ
ップフロップである。
転判定・生成部１０−１〜４への入力であるデータＢＵ
Ｓ１〜２４、ＢＵＳ２５〜４８、ＢＵＳ４９〜７２、Ｂ
ＵＳ７３〜９６が入力されるデータｄａ１〜２４であ
り、クロック信号ＣＬＫ１、２が入力されるクロック信
号ｃｌｋである。また、出力されるデータｄｄ１〜２４
が各データ極性反転判定・生成部１０−１〜４から出力
されるデータＢＵＳ−Ａ１〜２４、ＢＵＳ−Ｂ１〜２
４、ＢＵＳ−Ｃ１〜２４、ＢＵＳ−Ｄ１〜２４であり、
出力される信号ｉｎｖ３が極性反転信号ＩＮＶ−Ａ〜Ｄ
である。１１はデータｄａ１〜２４とデータｄｃ１〜２
４の各２４ビットの内で値の異なるビットが過半数以上
（１３ビット以上）あった場合に、データ極性の反転を
指示する信号ｉｎｖ１を「Ｈ」として出力するデータ極
性反転判定回路、１２は入力される信号ｉｎｖ２が
「Ｈ」の区間に入力されるデータｄｂ１〜２４の全ビッ
トの極性を反転して出力する極性反転回路である。１３
−１〜２４は入力されるデータｄａ１〜２４をクロック
信号ｃｌｋの立ち下がりエッジで各々ラッチし、データ
ｄｂ１〜２４として出力するＤフリップフロップ、１４
−１〜２４は入力されるデータｄｃ１〜２４をクロック
信号ｃｌｋの立ち下がりエッジで各々ラッチし、データ
ｄｄ１〜２４として出力するＤフリップフロップであ
る。１５、１６は各々入力される信号ｉｎｖ１、ｉｎｖ
２をクロック信号ｃｌｋの立ち下がりエッジでラッチ
し、信号ｉｎｖ２、ｉｎｖ３として各々出力するＤフリ
ップフロップである。
【０１１０】図２５は、上述した図２４に示されるデー
タ極性反転判定・生成部１０−１〜４の各部の波形を示
す波形図である。いま、クロック信号ｃｌｋを図２５
（ａ）に、また入力データｄａ１〜２４を図２５（ｂ）
に示すものとする。図２５（ｂ）に示されるように入力
データｄａ１〜２４は初め２４ビット全てが１であり、
クロック信号ｃｌｋの立ち上がりエッジｔ１のタイミン
グで２４ビット全てが１から０に変化し、立ち上がりエ
ッジｔ３のタイミングで２４ビット全てが０から１に変
化する。このように変化するデータｄａ１〜２４が入力
されるとＤフリップフロップ１３−１〜２４の出力は図
２５（ｃ）に示す波形となり、クロック信号ｃｌｋの立
ち下がりエッジｔ２のタイミングで２４ビット全てが１
から０に変化し、立ち下がりエッジｔ４のタイミングで
２４ビット全てが０から１に変化する。
タ極性反転判定・生成部１０−１〜４の各部の波形を示
す波形図である。いま、クロック信号ｃｌｋを図２５
（ａ）に、また入力データｄａ１〜２４を図２５（ｂ）
に示すものとする。図２５（ｂ）に示されるように入力
データｄａ１〜２４は初め２４ビット全てが１であり、
クロック信号ｃｌｋの立ち上がりエッジｔ１のタイミン
グで２４ビット全てが１から０に変化し、立ち上がりエ
ッジｔ３のタイミングで２４ビット全てが０から１に変
化する。このように変化するデータｄａ１〜２４が入力
されるとＤフリップフロップ１３−１〜２４の出力は図
２５（ｃ）に示す波形となり、クロック信号ｃｌｋの立
ち下がりエッジｔ２のタイミングで２４ビット全てが１
から０に変化し、立ち下がりエッジｔ４のタイミングで
２４ビット全てが０から１に変化する。
【０１１１】図２５（ｄ）は極性反転回路１２の出力デ
ータｄｃ１〜２４の波形を示し、図２５（ｅ）の波形に
示すＤフリップフロップ１５の出力信号ｉｎｖ２が
「Ｈ」の区間に入力されるデータｄｂ１〜２４の全ビッ
トが、極性反転回路１２によって０から１に反転されて
出力される。図２５（ｂ）のデータｄａ１〜２４と図２
５（ｄ）のデータｄｃ１〜２４とがデータ極性反転回路
１１に入力されると、ｔ１のタイミングでデータｄａ１
〜２４が全て０となることによってデータｄｃ１〜２４
と異なるビット数が過半数以上となり、データ極性反転
回路１１は信号ｉｎｖ１を「Ｈ」として出力する。この
データ極性反転回路１１から出力される信号ｉｎｖ１の
「Ｈ」をｔ２のタイミングでＤフリップフロップ１５が
ラッチして信号ｉｎｖ２に「Ｈ」を出力する。次いで、
ｔ３のタイミングでデータｄａ１〜２４が全て１となる
ことによってデータｄｃ１〜２４と異なるビット数が過
半数未満となり、データ極性反転回路１１は信号ｉｎｖ
１を「Ｌ」として出力し、ｔ４のタイミングでＤフリッ
プフロップ１５によってラッチされ、信号ｉｎｖ２は
「Ｌ」となる。
ータｄｃ１〜２４の波形を示し、図２５（ｅ）の波形に
示すＤフリップフロップ１５の出力信号ｉｎｖ２が
「Ｈ」の区間に入力されるデータｄｂ１〜２４の全ビッ
トが、極性反転回路１２によって０から１に反転されて
出力される。図２５（ｂ）のデータｄａ１〜２４と図２
５（ｄ）のデータｄｃ１〜２４とがデータ極性反転回路
１１に入力されると、ｔ１のタイミングでデータｄａ１
〜２４が全て０となることによってデータｄｃ１〜２４
と異なるビット数が過半数以上となり、データ極性反転
回路１１は信号ｉｎｖ１を「Ｈ」として出力する。この
データ極性反転回路１１から出力される信号ｉｎｖ１の
「Ｈ」をｔ２のタイミングでＤフリップフロップ１５が
ラッチして信号ｉｎｖ２に「Ｈ」を出力する。次いで、
ｔ３のタイミングでデータｄａ１〜２４が全て１となる
ことによってデータｄｃ１〜２４と異なるビット数が過
半数未満となり、データ極性反転回路１１は信号ｉｎｖ
１を「Ｌ」として出力し、ｔ４のタイミングでＤフリッ
プフロップ１５によってラッチされ、信号ｉｎｖ２は
「Ｌ」となる。
【０１１２】図２５（ｆ）はＤフリップフロップ１４−
１〜２４が出力するデータｄｄ１〜２４の波形を示し、
図２５（ｄ）に示すデータｄｃ１〜２４がクロック信号
ｃｌｋの立ち下がりエッジのタイミングでラッチされ出
力されており、全ビット変化が無く１である。また、図
２５（ｇ）はＤフリップフロップ１６が出力する信号ｉ
ｎｖ３の波形を示し、入力データｄａ１〜２４の極性が
０から１に反転されてデータｄｄ１〜２４に出力される
タイミングｔ４〜ｔ５の区間に「Ｈ」となる。
１〜２４が出力するデータｄｄ１〜２４の波形を示し、
図２５（ｄ）に示すデータｄｃ１〜２４がクロック信号
ｃｌｋの立ち下がりエッジのタイミングでラッチされ出
力されており、全ビット変化が無く１である。また、図
２５（ｇ）はＤフリップフロップ１６が出力する信号ｉ
ｎｖ３の波形を示し、入力データｄａ１〜２４の極性が
０から１に反転されてデータｄｄ１〜２４に出力される
タイミングｔ４〜ｔ５の区間に「Ｈ」となる。
【０１１３】次に、図２６はデータ極性反転判定回路１
１の一構成例を示す回路図である。この図において、２
１は２４個のＥＯＲ(Exclusive OR)回路２３で構成さ
れ、図２４のデータｄａ１〜２４とデータｄｃ１〜２４
との対応する各ビット同士で排他的論理和をとることに
よって、データｄｃ１〜２４からデータｄａ１〜２４へ
の各ビットの極性の変化を検出する極性変化検出回路、
２２は２４個のＥＯＲ回路２３の出力から１３個の出力
を選択して論理積をとる組合せ数分の１３入力ＡＮＤ回
路２４とそれら１３入力ＡＮＤ回路２４の全ての出力の
論理和をとるＯＲ回路２５で構成される多数決回路であ
る。この多数決回路によって、極性変化検出回路２１の
各出力Ａ１〜２４のうち、「Ｈ」となる出力数が過半数
の１３以上の場合に出力信号ｉｎｖ１を「Ｈ」とし、
「Ｈ」となる出力数が過半数未満の１２以下の場合に出
力信号ｉｎｖ１を「Ｌ」とする。
１の一構成例を示す回路図である。この図において、２
１は２４個のＥＯＲ(Exclusive OR)回路２３で構成さ
れ、図２４のデータｄａ１〜２４とデータｄｃ１〜２４
との対応する各ビット同士で排他的論理和をとることに
よって、データｄｃ１〜２４からデータｄａ１〜２４へ
の各ビットの極性の変化を検出する極性変化検出回路、
２２は２４個のＥＯＲ回路２３の出力から１３個の出力
を選択して論理積をとる組合せ数分の１３入力ＡＮＤ回
路２４とそれら１３入力ＡＮＤ回路２４の全ての出力の
論理和をとるＯＲ回路２５で構成される多数決回路であ
る。この多数決回路によって、極性変化検出回路２１の
各出力Ａ１〜２４のうち、「Ｈ」となる出力数が過半数
の１３以上の場合に出力信号ｉｎｖ１を「Ｈ」とし、
「Ｈ」となる出力数が過半数未満の１２以下の場合に出
力信号ｉｎｖ１を「Ｌ」とする。
【０１１４】図２７は極性変化検出回路２１の動作を説
明するための表であり、第一行目は入力データｄａ１〜
２４、ｄｃ１〜２４および極性変化検出回路２１の出力
Ａ１〜２４の各ビット番号ｎ（ｎは１〜２４の整数）で
あり、第二〜第四行目は各ビット番号ｎに対応するデー
タｄａｎ、ｄｃｎ、ＥＯＲ回路２３の出力Ａｎの値の例
である。この表において、ビット番号２〜５、２３のデ
ータｄａｎ、ｄｃｎの値が異なっており、それら値が異
なっているビットに対応するビット番号２〜５、２３の
出力Ａｎの値が「Ｈ」となる。このように検出された異
なるビットの数が過半数の１３以上の場合に、出力信号
ｉｎｖ１には「Ｈ」が出力される。
明するための表であり、第一行目は入力データｄａ１〜
２４、ｄｃ１〜２４および極性変化検出回路２１の出力
Ａ１〜２４の各ビット番号ｎ（ｎは１〜２４の整数）で
あり、第二〜第四行目は各ビット番号ｎに対応するデー
タｄａｎ、ｄｃｎ、ＥＯＲ回路２３の出力Ａｎの値の例
である。この表において、ビット番号２〜５、２３のデ
ータｄａｎ、ｄｃｎの値が異なっており、それら値が異
なっているビットに対応するビット番号２〜５、２３の
出力Ａｎの値が「Ｈ」となる。このように検出された異
なるビットの数が過半数の１３以上の場合に、出力信号
ｉｎｖ１には「Ｈ」が出力される。
【０１１５】図２８は上述したデータ出力部４におい
て、出力ポートを４個のポートＡ〜Ｄに分割し、ポート
Ａ〜Ｄ毎にデータ極性を反転することにより得られる効
果を説明するための表である。なお、説明の便宜上、デ
ータ極性反転判定・生成部に入力されるデータの総ビッ
ト数を２４とし、出力ポートを２個のポートに分割して
１２ビットずつデータ極性を反転する場合について説明
する。
て、出力ポートを４個のポートＡ〜Ｄに分割し、ポート
Ａ〜Ｄ毎にデータ極性を反転することにより得られる効
果を説明するための表である。なお、説明の便宜上、デ
ータ極性反転判定・生成部に入力されるデータの総ビッ
ト数を２４とし、出力ポートを２個のポートに分割して
１２ビットずつデータ極性を反転する場合について説明
する。
【０１１６】図２８（ａ）〜（ｄ）において、第一行目
は第二〜第四行目に示すデータのビット番号ｎ（ｎは１
〜２４の整数）であり、第二行目は１クロック前の出力
データＸｎ、第三行目は現在の入力データＹｎ、第四行
目は第三行目に示す現在の入力データＹｎに対応する出
力データＺｎである。
は第二〜第四行目に示すデータのビット番号ｎ（ｎは１
〜２４の整数）であり、第二行目は１クロック前の出力
データＸｎ、第三行目は現在の入力データＹｎ、第四行
目は第三行目に示す現在の入力データＹｎに対応する出
力データＺｎである。
【０１１７】なお、図２８（ａ）〜（ｄ）に示す表中の
データＸｎ、Ｙｎ、Ｚｎの値は一例であり、これらの表
においては、データＸｎに対して、データＹｎの２４ビ
ットの内で半分の１２ビットの極性が変化する例が示さ
れている。また、図２８（ａ）に示す表はデータ極性反
転判定・生成部を１個用いて、２４ビット単位でデータ
反転を行った場合の例であり、図２８（ｂ）〜（ｄ）に
示す表はデータ極性反転判定・生成部を２個用いて、２
４ビットのデータをビット番号１〜１２と１３〜２４の
二つに分割して、１２ビット単位でデータ反転を行った
場合の例である。
データＸｎ、Ｙｎ、Ｚｎの値は一例であり、これらの表
においては、データＸｎに対して、データＹｎの２４ビ
ットの内で半分の１２ビットの極性が変化する例が示さ
れている。また、図２８（ａ）に示す表はデータ極性反
転判定・生成部を１個用いて、２４ビット単位でデータ
反転を行った場合の例であり、図２８（ｂ）〜（ｄ）に
示す表はデータ極性反転判定・生成部を２個用いて、２
４ビットのデータをビット番号１〜１２と１３〜２４の
二つに分割して、１２ビット単位でデータ反転を行った
場合の例である。
【０１１８】先ず、図２８（ａ）に示す表のデータＸｎ
は全て「Ｌ」、データＹｎは、ビット番号１〜７、１３
〜１７の１２ビットが「Ｈ」である。この図２８（ａ）
の場合は、２４ビット単位で過半数以上のデータの変化
が有るか否かが判定されるので、過半数未満の１２ビッ
トの変化のためにデータ反転されずデータＹｎがそのま
ま出力データＺｎとなる。この結果、データ出力の変化
量は１２ビットとなり、２４ビット単位でデータ反転を
行う場合の最大変化量となる。
は全て「Ｌ」、データＹｎは、ビット番号１〜７、１３
〜１７の１２ビットが「Ｈ」である。この図２８（ａ）
の場合は、２４ビット単位で過半数以上のデータの変化
が有るか否かが判定されるので、過半数未満の１２ビッ
トの変化のためにデータ反転されずデータＹｎがそのま
ま出力データＺｎとなる。この結果、データ出力の変化
量は１２ビットとなり、２４ビット単位でデータ反転を
行う場合の最大変化量となる。
【０１１９】次いで、図２８（ｂ）に示す表のデータＸ
ｎは全て「Ｌ」、データＹｎは、ビット番号１〜７、１
３〜１７の１２ビットが「Ｈ」であり、図２８（ａ）の
場合と同じである。しかし、この図２８（ｂ）の場合
は、１２ビット単位で過半数以上のデータの変化が有る
か否かが判定されるので、ビット番号１〜１２の判定結
果は過半数以上の７ビットの変化のためにデータ反転と
なり、ビット番号１〜１２の出力データＺｎはデータＹ
ｎがデータ反転されたものとなる。一方、ビット番号１
３〜２４では５ビットしか変化せず、変化量が過半数に
及ばないためデータ反転は行われない。この結果、デー
タ出力の変化量はビット番号８〜１２の５ビット分とビ
ット番号１３〜１７の５ビット分の合計１０ビットとな
り、２４ビット単位でデータ反転を行う場合に比して２
ビット分変化量が少ない。
ｎは全て「Ｌ」、データＹｎは、ビット番号１〜７、１
３〜１７の１２ビットが「Ｈ」であり、図２８（ａ）の
場合と同じである。しかし、この図２８（ｂ）の場合
は、１２ビット単位で過半数以上のデータの変化が有る
か否かが判定されるので、ビット番号１〜１２の判定結
果は過半数以上の７ビットの変化のためにデータ反転と
なり、ビット番号１〜１２の出力データＺｎはデータＹ
ｎがデータ反転されたものとなる。一方、ビット番号１
３〜２４では５ビットしか変化せず、変化量が過半数に
及ばないためデータ反転は行われない。この結果、デー
タ出力の変化量はビット番号８〜１２の５ビット分とビ
ット番号１３〜１７の５ビット分の合計１０ビットとな
り、２４ビット単位でデータ反転を行う場合に比して２
ビット分変化量が少ない。
【０１２０】同様に、図２８（ｃ）に示す表の場合は、
ビット番号１〜１２のデータＹｎがデータ反転されてデ
ータＺｎとして出力された結果、このデータ出力の変化
量はビット番号９〜１２の４ビット分とビット番号１３
〜１６の５ビット分の合計８ビットとなり、２４ビット
単位でデータ反転を行う場合に比して４ビット分変化量
が少なくなる。
ビット番号１〜１２のデータＹｎがデータ反転されてデ
ータＺｎとして出力された結果、このデータ出力の変化
量はビット番号９〜１２の４ビット分とビット番号１３
〜１６の５ビット分の合計８ビットとなり、２４ビット
単位でデータ反転を行う場合に比して４ビット分変化量
が少なくなる。
【０１２１】さらに、図２８（ｄ）に示す表の場合で
は、ビット番号１〜１２のデータＹｎがデータ反転され
てデータＺｎとして出力された結果、このデータ出力の
変化量はビット番号１０〜１２の３ビット分とビット番
号１３〜１５の３ビット分の合計６ビットとなり、２４
ビット単位でデータ反転を行う場合に比して６ビット分
変化量が少なくなり、変化量を半分に抑えることができ
る。
は、ビット番号１〜１２のデータＹｎがデータ反転され
てデータＺｎとして出力された結果、このデータ出力の
変化量はビット番号１０〜１２の３ビット分とビット番
号１３〜１５の３ビット分の合計６ビットとなり、２４
ビット単位でデータ反転を行う場合に比して６ビット分
変化量が少なくなり、変化量を半分に抑えることができ
る。
【０１２２】さらに、図示していないが、データＹｎの
ビット番号１〜１１、１３の１２ビットが「Ｈ」である
場合には、同様にデータＹｎがデータ反転されてデータ
Ｚｎとして出力された結果、このデータ出力の変化量は
ビット番号１２、１３の２ビット分となる。また、デー
タＹｎのビット番号１〜１２の１２ビットが「Ｈ」であ
る場合には、同様にデータＹｎがデータ反転されてデー
タＺｎとして出力された結果、このデータ出力の変化量
は０ビット分（出力に極性の変化無し）となる。
ビット番号１〜１１、１３の１２ビットが「Ｈ」である
場合には、同様にデータＹｎがデータ反転されてデータ
Ｚｎとして出力された結果、このデータ出力の変化量は
ビット番号１２、１３の２ビット分となる。また、デー
タＹｎのビット番号１〜１２の１２ビットが「Ｈ」であ
る場合には、同様にデータＹｎがデータ反転されてデー
タＺｎとして出力された結果、このデータ出力の変化量
は０ビット分（出力に極性の変化無し）となる。
【０１２３】上述したように２４ビットの内で同じ１２
ビットの変化量のデータ入力に対し１２ビットずつ二つ
に分割してデータ反転を行うことによって、２４ビット
単位でデータ反転を行う場合の最大変化量が１２ビット
である時に、二つに分割してデータ反転した場合の最小
変化量は２ビットとなる。すなわち、１２ビットずつ二
つに分割してデータ反転を行うことによって、２４ビッ
ト単位でデータ反転を行う場合に比してデータ出力の変
化量を最大で０に減らすことができる。
ビットの変化量のデータ入力に対し１２ビットずつ二つ
に分割してデータ反転を行うことによって、２４ビット
単位でデータ反転を行う場合の最大変化量が１２ビット
である時に、二つに分割してデータ反転した場合の最小
変化量は２ビットとなる。すなわち、１２ビットずつ二
つに分割してデータ反転を行うことによって、２４ビッ
ト単位でデータ反転を行う場合に比してデータ出力の変
化量を最大で０に減らすことができる。
【０１２４】なお、図２８では説明の便宜上、入力され
るデータのビット数を２４とし出力ポートを２個のポー
トに分割する例について説明したが、上述した一実施の
形態のように９６ビットのデータＢＵＳ１〜９６を４個
のポートＡ〜Ｄに分割し、２４ビット単位でデータ反転
する場合においてもデータ出力の変化量を減らす効果が
得られる。また、上述した一実施の形態では、Ｒ、Ｇ、
Ｂ各８ビットずつの合計２４ビット単位でデータ反転す
る構成としたが、各色毎の８ビット単位でデータ反転す
る構成にしても良い。
るデータのビット数を２４とし出力ポートを２個のポー
トに分割する例について説明したが、上述した一実施の
形態のように９６ビットのデータＢＵＳ１〜９６を４個
のポートＡ〜Ｄに分割し、２４ビット単位でデータ反転
する場合においてもデータ出力の変化量を減らす効果が
得られる。また、上述した一実施の形態では、Ｒ、Ｇ、
Ｂ各８ビットずつの合計２４ビット単位でデータ反転す
る構成としたが、各色毎の８ビット単位でデータ反転す
る構成にしても良い。
【０１２５】なお、上述した一実施の形態では、２５６
階調３色表示の場合について示したが、階調数または色
数については種々変更することができる。
階調３色表示の場合について示したが、階調数または色
数については種々変更することができる。
【０１２６】このようにデータ出力の変化量が減ること
によって、データ出力部４のデータ出力に要する消費電
力が低減される効果が得られる。この消費電力が低減さ
れる効果によって、上述した一実施の形態による液晶表
示装置の駆動回路では、データ反転機能を使用しない従
来の液晶表示装置の駆動回路に比して、消費電力が２５
％も低減した。
によって、データ出力部４のデータ出力に要する消費電
力が低減される効果が得られる。この消費電力が低減さ
れる効果によって、上述した一実施の形態による液晶表
示装置の駆動回路では、データ反転機能を使用しない従
来の液晶表示装置の駆動回路に比して、消費電力が２５
％も低減した。
【０１２７】さらに、データ出力の変化に起因して発生
するノイズが低減されるという効果も得られる。
するノイズが低減されるという効果も得られる。
【０１２８】図２９はこのノイズが低減されるという効
果が得られた測定結果を示す波形図であり、この図に示
す波形は、上述した一実施の形態による液晶表示装置の
駆動回路を用いて液晶パネル５Ｅを駆動した時のＥＭＩ
特性の測定結果である。なお、図２９に示すＥＭＩ特性
の測定においては、液晶表示装置に取り付けられるシー
ルド板を外し、液晶表示装置の駆動回路および液晶パネ
ル５Ｅから直接放射される電磁妨害雑音を測定した。
果が得られた測定結果を示す波形図であり、この図に示
す波形は、上述した一実施の形態による液晶表示装置の
駆動回路を用いて液晶パネル５Ｅを駆動した時のＥＭＩ
特性の測定結果である。なお、図２９に示すＥＭＩ特性
の測定においては、液晶表示装置に取り付けられるシー
ルド板を外し、液晶表示装置の駆動回路および液晶パネ
ル５Ｅから直接放射される電磁妨害雑音を測定した。
【０１２９】また、図３１に示す波形は、図２９に示す
ＥＭＩ特性の測定と同一条件において測定された波形で
あって、図３０に示すようなデータ反転機能を使用しな
い従来の液晶表示装置の駆動回路を用いて液晶パネルを
駆動した時のＥＭＩ特性を示す。
ＥＭＩ特性の測定と同一条件において測定された波形で
あって、図３０に示すようなデータ反転機能を使用しな
い従来の液晶表示装置の駆動回路を用いて液晶パネルを
駆動した時のＥＭＩ特性を示す。
【０１３０】図２９と図３１に示す波形において、横軸
は電磁妨害雑音の周波数をメガヘルツ（ＭＨｚ）単位で
示し、縦軸は電磁妨害雑音の強さをデシベル（ｄＢ）単
位で示す。これら図２９と図３１の波形に示されるＥＭ
Ｉ特性を比較すると、上述した一実施の形態による液晶
表示装置の駆動回路を用いることによって、４０〜２３
０ＭＨｚの周波数帯域において１０ｄＢ以上の電磁妨害
雑音の低減効果が得られた。
は電磁妨害雑音の周波数をメガヘルツ（ＭＨｚ）単位で
示し、縦軸は電磁妨害雑音の強さをデシベル（ｄＢ）単
位で示す。これら図２９と図３１の波形に示されるＥＭ
Ｉ特性を比較すると、上述した一実施の形態による液晶
表示装置の駆動回路を用いることによって、４０〜２３
０ＭＨｚの周波数帯域において１０ｄＢ以上の電磁妨害
雑音の低減効果が得られた。
【０１３１】
【発明の効果】以上詳細に説明したように本発明によれ
ば、データレートＩ（Ｉは正の整数）の入力画像データ
をデータレートＩ／２の２Ｊ（Ｊは正の整数）系統の画
像データとして２Ｊのバスラインを介して液晶表示装置
のソースドライバに供給し、この画像データを取り込む
クロック信号（第１、第２クロック信号）を前記画像デ
ータに同期するクロック周波数Ｉ／４の２相又は単一の
クロック信号とし、ソースドライバでは、実質的に前記
クロック信号の前縁及び後縁のタイミングで前記画像デ
ータを取り込むように構成しているから、従来の液晶表
示装置の駆動回路と比較してクロック信号の繰り返し周
波数を低下させ、かつタイムマージンを確保することを
可能としている。
ば、データレートＩ（Ｉは正の整数）の入力画像データ
をデータレートＩ／２の２Ｊ（Ｊは正の整数）系統の画
像データとして２Ｊのバスラインを介して液晶表示装置
のソースドライバに供給し、この画像データを取り込む
クロック信号（第１、第２クロック信号）を前記画像デ
ータに同期するクロック周波数Ｉ／４の２相又は単一の
クロック信号とし、ソースドライバでは、実質的に前記
クロック信号の前縁及び後縁のタイミングで前記画像デ
ータを取り込むように構成しているから、従来の液晶表
示装置の駆動回路と比較してクロック信号の繰り返し周
波数を低下させ、かつタイムマージンを確保することを
可能としている。
【０１３２】また、データレートＩ（Ｉは正の整数）の
入力画像データをデータレートＩ／２の４Ｊ（Ｊは２以
上の正の整数）系統の画像データとして、４Ｊのバスラ
インを介して液晶表示装置のソースドライバに供給し、
この画像データを取り込むクロック信号を画像データに
同期するクロック周波数Ｉ／４の２相又は単一のクロッ
ク信号とし、ソースドライバでは、実質的に前記クロッ
ク信号の前記クロック信号の前縁及び後縁で画像データ
を取り込むように構成しているから、従来の液晶表示装
置の駆動回路と比較してクロック信号の繰り返し周波数
を低下させ、かつタイムマージンを確保することを可能
としている。
入力画像データをデータレートＩ／２の４Ｊ（Ｊは２以
上の正の整数）系統の画像データとして、４Ｊのバスラ
インを介して液晶表示装置のソースドライバに供給し、
この画像データを取り込むクロック信号を画像データに
同期するクロック周波数Ｉ／４の２相又は単一のクロッ
ク信号とし、ソースドライバでは、実質的に前記クロッ
ク信号の前記クロック信号の前縁及び後縁で画像データ
を取り込むように構成しているから、従来の液晶表示装
置の駆動回路と比較してクロック信号の繰り返し周波数
を低下させ、かつタイムマージンを確保することを可能
としている。
【０１３３】更に、データレートＩ（Ｉは正の整数）の
入力画像データをデータレートＩの４Ｊ（Ｊは２以上の
正の整数）系統の画像データとし、前記画像データに同
期するクロック周波数Ｉ／２の２相又は単一のクロック
信号と共に前記バスラインを介して液晶表示装置のソー
スドライバに供給し、前記ソースドライバでは実質的に
前記クロック信号の前縁及び後縁のタイミングで前記４
Ｊ系統の画像データを取り込むようにしているから、従
来の液晶表示装置の駆動回路と比較してクロック信号の
繰り返し周波数を低下させ、かつタイムマージンを確保
することを可能としている。特に、入力画像データが４
Ｊ系統でかつ多重化を行うことにより、一層の時間圧縮
を可能とし、１ラインの画素数の増加による高精細化が
可能となる。
入力画像データをデータレートＩの４Ｊ（Ｊは２以上の
正の整数）系統の画像データとし、前記画像データに同
期するクロック周波数Ｉ／２の２相又は単一のクロック
信号と共に前記バスラインを介して液晶表示装置のソー
スドライバに供給し、前記ソースドライバでは実質的に
前記クロック信号の前縁及び後縁のタイミングで前記４
Ｊ系統の画像データを取り込むようにしているから、従
来の液晶表示装置の駆動回路と比較してクロック信号の
繰り返し周波数を低下させ、かつタイムマージンを確保
することを可能としている。特に、入力画像データが４
Ｊ系統でかつ多重化を行うことにより、一層の時間圧縮
を可能とし、１ラインの画素数の増加による高精細化が
可能となる。
【０１３４】また、本発明によれば、画像データの変化
するビット数が過半数以上ある場合に、全画像データの
極性（論理状態）を反転してバスラインへ出力し、ま
た、このバスラインへ出力される画像データの極性の反
転を示す極性反転信号を出力しソースドライバで画像デ
ータを正しく再現するように構成することにより、バス
ラインにおけるビット変化量を画像データの半数以下に
低減することができ従来の液晶表示装置の駆動回路に比
して消費電力を少なくすることが可能であるとともに、
ＥＭＩ特性を改善することが可能である。
するビット数が過半数以上ある場合に、全画像データの
極性（論理状態）を反転してバスラインへ出力し、ま
た、このバスラインへ出力される画像データの極性の反
転を示す極性反転信号を出力しソースドライバで画像デ
ータを正しく再現するように構成することにより、バス
ラインにおけるビット変化量を画像データの半数以下に
低減することができ従来の液晶表示装置の駆動回路に比
して消費電力を少なくすることが可能であるとともに、
ＥＭＩ特性を改善することが可能である。
【０１３５】また、ＥＭＩ特性が改善されることによっ
て、従来の液晶表示装置の駆動回路において必要であっ
た高価なＥＭＩ対策用部品を使用する必要が無くなるの
で、従来の液晶表示装置に比してコストを低減すること
ができる。
て、従来の液晶表示装置の駆動回路において必要であっ
た高価なＥＭＩ対策用部品を使用する必要が無くなるの
で、従来の液晶表示装置に比してコストを低減すること
ができる。
【０１３６】さらに、本発明を使用した液晶表示装置の
ＥＭＩ特性と未使用の液晶表示装置のＥＭＩ特性とを比
較することによって、バスラインに起因するノイズがど
の周波数で放射されているか分かるので、従来において
は困難であった液晶表示装置から放射される電磁妨害雑
音がバスラインに起因するノイズか否かを切り分けるこ
とが可能となる。
ＥＭＩ特性と未使用の液晶表示装置のＥＭＩ特性とを比
較することによって、バスラインに起因するノイズがど
の周波数で放射されているか分かるので、従来において
は困難であった液晶表示装置から放射される電磁妨害雑
音がバスラインに起因するノイズか否かを切り分けるこ
とが可能となる。
【０１３７】また、バスラインへの出力の極性の変化量
が低減されることによって、データ誤りの原因となるバ
スライン間のクロストークノイズが低減されるという効
果も得られる。
が低減されることによって、データ誤りの原因となるバ
スライン間のクロストークノイズが低減されるという効
果も得られる。
【０１３８】さらに、データ極性反転判定手段と極性反
転手段とをバスライン毎に設けるようにしたので、バス
ライン毎にデータの極性が反転されることにより、バス
ラインへの出力の極性の変化量をより低減することがで
きる。
転手段とをバスライン毎に設けるようにしたので、バス
ライン毎にデータの極性が反転されることにより、バス
ラインへの出力の極性の変化量をより低減することがで
きる。
【０１３９】さらに、半数のバスラインのクロックと他
の半数のバスラインのクロックとでは位相を半周期ずら
すようにしたので、バスラインへの出力において同時に
極性が変化する量を減らせることが可能となり、バスラ
インを駆動するタイミングコントローラの瞬時電流を低
減することができる。
の半数のバスラインのクロックとでは位相を半周期ずら
すようにしたので、バスラインへの出力において同時に
極性が変化する量を減らせることが可能となり、バスラ
インを駆動するタイミングコントローラの瞬時電流を低
減することができる。
【図１】本発明の第１の実施の形態の液晶表示装置の全
体構成を示す図である。
体構成を示す図である。
【図２】タイミングコントローラ２２Ａの構成を示すブ
ロック図である。
ロック図である。
【図３】ソースドライバ３Ａの構成を示す図である。
【図４】図１の液晶表示装置の１ラインの動作を示すタ
イムチャートである。
イムチャートである。
【図５】画像データとクロック信号の関係を示すタイム
チャートである。
チャートである。
【図６】第２の実施の形態のタイミングコントローラと
ソースドライバの接続構成を示す図である。
ソースドライバの接続構成を示す図である。
【図７】タイミングコントローラ２２Ｂの構成を示すブ
ロック図である。
ロック図である。
【図８】画像データとクロック信号の関係を示すタイム
チャートである。
チャートである。
【図９】前記Ａ〜Ｄポートデータの構成法を示す図であ
る。
る。
【図１０】第３の実施の形態の液晶表示装置の全体構成
を示す図である。
を示す図である。
【図１１】タイミングコントローラとソースドライバの
接続構成を示す図である。
接続構成を示す図である。
【図１２】タイミングコントローラ２２Ｃの構成を示す
ブロック図である。
ブロック図である。
【図１３】ソースドライバの構成を示す図である。
【図１４】本実施の形態の１ラインの動作を示すタイム
チャートである。
チャートである。
【図１５】本実施の形態の画像データとクロック信号の
関係を示すタイムチャートである。
関係を示すタイムチャートである。
【図１６】第４の実施の形態の液晶表示装置の全体構成
を示す図である。
を示す図である。
【図１７】タイミングコントローラとソースドライバの
接続構成を示す図である。
接続構成を示す図である。
【図１８】タイミングコントローラ２２Ｄの構成を示す
ブロック図である。
ブロック図である。
【図１９】画像データとクロック信号の関係を示すタイ
ムチャートである。
ムチャートである。
【図２０】画像データとクロック信号の関係を示すタイ
ムチャートである。
ムチャートである。
【図２１】バスラインの画像データの切り換え技術を適
用した他の実施の形態を示すブロック図である。
用した他の実施の形態を示すブロック図である。
【図２２】図２１のタイミングコントローラの構成を示
す図である。
す図である。
【図２３】図２２のデータ出力部の信号の位相関係を示
す図である。
す図である。
【図２４】図２２の極性反転判定・生成部１０−１〜４
の一構成例を示すブロック図である。
の一構成例を示すブロック図である。
【図２５】図２４に示されるデータ極性反転判定・生成
部１０−１〜４の動作を示す図である。
部１０−１〜４の動作を示す図である。
【図２６】図２５のデータ極性反転判定回路１１の一構
成例を示す図である。
成例を示す図である。
【図２７】図２６の極性変化検出回路２１の動作を説明
するための表である。
するための表である。
【図２８】図２１の実施の形態の効果を説明するための
表である。
表である。
【図２９】図２１の実施の形態のＥＭＩ特性の計測結果
を示す図である。
を示す図である。
【図３０】バスラインの画像データの切り換え技術を適
用しない従来例の駆動回路を示す図である。
用しない従来例の駆動回路を示す図である。
【図３１】図３０に示す駆動回路にバスラインの画像デ
ータの切り換え技術を適用した場合のＥＭＩ特性の計測
結果を示す図である。
ータの切り換え技術を適用した場合のＥＭＩ特性の計測
結果を示す図である。
【図３２】従来例の液晶表示装置の全体構成を示す図で
ある。
ある。
【図３３】従来の液晶表示装置のタイミングコントロー
ラとソースドライバの接続構成を示す図である。
ラとソースドライバの接続構成を示す図である。
【図３４】従来例の画像データ及びクロック信号に関す
る駆動方式を示す図である。
る駆動方式を示す図である。
【図３５】第２の従来例の液晶表示装置のタイミングコ
ントローラとソースドライバの接続構成を示す図であ
る。
ントローラとソースドライバの接続構成を示す図であ
る。
【図３６】タイミングコントローラとソースドライバ間
の信号のタイムチャートを示す図である。
の信号のタイムチャートを示す図である。
【図３７】第３の従来例の液晶表示装置のタイミングコ
ントローラとソースドライバの接続構成を示す図であ
る。
ントローラとソースドライバの接続構成を示す図であ
る。
【図３８】タイミングコントローラとソースドライバ間
の信号のタイムチャートを示す図である。
の信号のタイムチャートを示す図である。
【図３９】第４の従来例の液晶表示装置のタイミングコ
ントローラとソースドライバの接続構成を示す図であ
る。
ントローラとソースドライバの接続構成を示す図であ
る。
【図４０】タイミングコントローラとソースドライバ間
の信号のタイムチャートを示す図である。
の信号のタイムチャートを示す図である。
１ グラフィックコントローラ １２ トランスミッタ ２ インターフェース ２１ レシーバ ２２ タイミングコントローラ ２３ 電源回路 ２２１ シリアル・パラレル変換ブロック ２２２ クロック発生回路 ２２３ 位相調整回路 ２２７ メモリ ３ ソースドライバ ３１ シフトレジスタ ３２ データレジスタ ３３ データラッチ ３４ レベルシフタ ３５ Ｄ／Ａコンバータ ３６ 出力バッファ ４ ゲートドライバ ５ 液晶パネル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６３３ Ｇ０９Ｇ 3/20 ６３３Ｃ ６３３Ｕ Ｆターム(参考） 2H093 NA16 NA53 NC12 NC26 NC34 ND06 ND52 ND60 5C006 AA22 BC16 BF26 FA13 FA32 FA48 FA56 5C080 AA10 BB05 CC03 DD10 DD12 EE29 EE30 FF11 JJ02 JJ03 JJ04 JJ05
Claims (15)
- 【請求項１】 複数の画像データを出力する複数のバス
ラインを有する液晶表示装置の駆動方法において、 データレートＩ（Ｉは正の整数）の入力画像データをデ
ータレートＩ／２の２Ｊ（Ｊは正の整数）系統の画像デ
ータとし、前記画像データに同期するクロック周波数Ｉ
／４のクロック信号と共に前記バスラインを介して液晶
表示装置のソースドライバに供給し、前記ソースドライ
バは前記クロック信号により前記２Ｊ系統の画像データ
を取り込み階調電圧に変換して液晶表示装置を駆動する
ことを特徴とする液晶表示装置の駆動方法。 - 【請求項２】 複数の画像データを出力する複数のバス
ラインを有する液晶表示装置の駆動方法において、 データレートＩ（Ｉは正の整数）の入力画像データをデ
ータレートＩ／２の４Ｊ（Ｊは正の整数）系統の画像デ
ータとし、前記画像データに同期するクロック周波数Ｉ
／４のクロック信号と共に前記バスラインを介して液晶
表示装置のソースドライバに供給し、前記ソースドライ
バは前記クロック信号により前記４Ｊ系統の画像データ
を取り込み階調電圧に変換して液晶表示装置を駆動する
ことを特徴とする液晶表示装置の駆動方法。 - 【請求項３】 複数の画像データを出力する複数のバス
ラインを有する液晶表示装置の駆動方法において、 データレートＩ（Ｉは正の整数）の入力画像データをデ
ータレートＩの４Ｊ（Ｊは正の整数）系統の画像データ
とし、前記画像データに同期するクロック周波数Ｉ／２
のクロック信号と共に前記バスラインを介して液晶表示
装置のソースドライバに供給し、前記ソースドライバは
前記クロック信号により前記４Ｊ系統の画像データを取
り込み階調電圧に変換して液晶表示装置を駆動すること
を特徴とする液晶表示装置の駆動方法。 - 【請求項４】 前記クロック信号は、互いに半周期ずれ
たクロック信号であり、ソースドライバは、前記複数の
画像データをクロック信号の立ち上がり又は立ち下がり
により画像データを取り込むことを特徴とする請求項
１、２又は３記載の液晶表示装置の駆動方法。 - 【請求項５】 前記クロック信号は単一のクロック信号
であり、ソースドライバは、前記クロック信号の立ち上
がり及び立ち下がりにより複数の画像データを取り込む
ことを特徴とする請求項１、２又は３記載の液晶表示装
置の駆動方法。 - 【請求項６】 入力画像データを複数の画像データに分
岐してクロック信号とともに複数のバスラインに出力す
るタイミングコントローラと、前記バスラインからの画
像データを取り込むソースドライバとを有する液晶表示
装置の駆動回路において、 前記タイミングコントローラは、データレートＩ（Ｉは
正の整数）の入力画像データをデータレートＩ／２の２
Ｊ（Ｊは正の整数）系統の画像データとし、前記画像デ
ータに同期するクロック周波数Ｉ／４のクロック信号と
共に前記バスラインを介して液晶表示装置のソースドラ
イバに供給し、前記ソースドライバは前記クロック信号
により前記２Ｊ系統の画像データを取り込み階調電圧に
変換して液晶表示装置を駆動することを特徴とする液晶
表示装置の駆動回路。 - 【請求項７】 入力画像データを複数の画像データに分
岐してクロック信号とともに複数のバスラインに出力す
るタイミングコントローラと、前記バスラインからの画
像データを取り込むソースドライバとを有する液晶表示
装置の駆動回路において、 前記タイミングコントローラは、データレートＩ（Ｉは
正の整数）の入力画像データをデータレートＩ／２の４
Ｊ（Ｊは２以上の正の整数）系統の画像データとし、前
記画像データに同期するクロック周波数Ｉ／４のクロッ
ク信号と共に前記バスラインを介して液晶表示装置のソ
ースドライバに供給し、前記ソースドライバは前記クロ
ック信号により前記４Ｊ系統の画像データを取り込み階
調電圧に変換して液晶表示装置を駆動することを特徴と
する液晶表示装置の駆動回路。 - 【請求項８】 入力画像データを複数の画像データに分
岐してクロック信号とともに複数のバスラインに出力す
るタイミングコントローラと、前記バスラインからの画
像データを取り込むソースドライバとを有する液晶表示
装置の駆動回路において、 前記タイミングコントローラは、データレートＩ（Ｉは
正の整数）の入力画像データをデータレートＩの４Ｊ
（Ｊは２以上の正の整数）系統の画像データとし、前記
画像データに同期するクロック周波数Ｉ／２のクロック
信号と共に前記バスラインを介して液晶表示装置のソー
スドライバに供給し、前記ソースドライバは、前記クロ
ック信号により前記４Ｊ系統の画像データを取り込み階
調電圧に変換して液晶表示装置を駆動することを特徴と
する液晶表示装置の駆動回路。 - 【請求項９】 前記クロック信号は、互いに半周期ずれ
た２相のクロック信号であり、ソースドライバは、前記
複数の画像データを各クロック信号の立ち上がり又は立
ち下がりにより画像データを取り込むことを特徴とする
請求項６、７又は８記載の液晶表示装置の駆動回路。 - 【請求項１０】 前記クロック信号は単一のクロック信
号であり、ソースドライバは、前記クロック信号の立ち
上がり及び立ち下がりにより複数の画像データを取り込
むことを特徴とする請求項６、７又は８記載の液晶表示
装置の駆動回路。 - 【請求項１１】 前記タイミングコントローラは、前記
バスラインへ出力する前記画像データが前記バスライン
の過半数より多くのデータ信号に極性の変化を生じさせ
る場合に、前記画像データの極性を全て反転して前記バ
スラインへ出力することを示す極性反転信号を出力する
データ極性反転判定手段と、前記データ極性反転判定手
段が出力する前記極性反転信号に応じて、前記画像デー
タの極性を全て反転して出力する極性反転手段と、を具
備することを特徴とする請求項６乃至１０の何れか１つ
の請求項記載の液晶表示装置の駆動回路。 - 【請求項１２】 前記タイミングコントローラは、前記
データ極性反転判定手段と前記極性反転手段とは複数の
バスラインに対応してそれぞれ具備することを特徴とす
る請求項１１に記載の液晶表示装置の駆動回路。 - 【請求項１３】 前記タイミングコントローラは、前記
画像データをクロック信号に同期してラッチし、複数の
第一のデータ信号として出力する第一のラッチ回路と、
第一の極性反転信号が所定の反転指示レベルの場合に、
前記複数の第一のデータ信号の極性を全て反転し、複数
の第二のデータ信号として出力する極性反転回路と、前
記複数の第一のデータ信号と前記複数の第二のデータ信
号の対応する信号同士の極性の異なるデータ信号数が過
半数より多い場合に、第二の極性反転信号を前記反転指
示レベルとして出力するデータ極性反転判定回路と、前
記第二の極性反転信号を前記クロック信号に同期してラ
ッチし、前記第一の極性反転信号として出力する第二の
ラッチ回路と、を具備することを特徴とする請求項６乃
至１０の何れか１つの請求項記載の液晶表示装置の駆動
回路。 - 【請求項１４】 前記複数の第二のデータ信号を前記ク
ロック信号に同期してラッチし、前記画像データとして
出力する第三のラッチ回路と、前記第一の極性反転信号
を前記クロック信号に同期してラッチし、第三の極性反
転信号として出力する第四のラッチ回路と、を具備する
ことを特徴とする請求項１３記載の液晶表示装置の駆動
回路。 - 【請求項１５】 前記第一乃至第四のラッチ回路と前記
極性反転回路と前記データ極性反転判定回路とを複数の
バスラインに対応してそれぞれ具備することを特徴とす
る請求項１４記載の液晶表示装置の駆動回路。
Priority Applications (4)
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