JPH10254425A - タイミング調整回路 - Google Patents
タイミング調整回路Info
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- JPH10254425A JPH10254425A JP9061423A JP6142397A JPH10254425A JP H10254425 A JPH10254425 A JP H10254425A JP 9061423 A JP9061423 A JP 9061423A JP 6142397 A JP6142397 A JP 6142397A JP H10254425 A JPH10254425 A JP H10254425A
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- clock signal
- signal
- output
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- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】マイコンのクロック信号の周波数を変えること
なくグラフィックコントローラの描画処理を高速化可能
なタイミング調整回路を提供する。 【解決手段】外部からのクロック信号ＣＬＫを分周部１
２で２分周し、表示データを生成するグラフィックコン
トローラ５にクロック信号として与える。グラフィック
コントローラ５がフレームメモリ６にアクセスするとき
には、メモリサイクル信号ＭＣＹＣをアクティブにし、
タイミング調整回路１１はメモリサイクル信号ＭＣＹＣ
がアクティブである期間にクロック信号ＣＬＫの立ち上
がりと立ち下がりとのエッジを検出し、エッジの検出時
点でチップセレクト信号ＣＳを生成してフレームメモリ
６に与える。クロック信号ＣＬＫの立ち上がりと立ち下
がりとの両方のエッジを用いるから、一方のエッジのみ
を用いる場合に比較すると、クロック信号ＣＬＫの周波
数を２倍にした場合と同様の処理が可能になる。
なくグラフィックコントローラの描画処理を高速化可能
なタイミング調整回路を提供する。 【解決手段】外部からのクロック信号ＣＬＫを分周部１
２で２分周し、表示データを生成するグラフィックコン
トローラ５にクロック信号として与える。グラフィック
コントローラ５がフレームメモリ６にアクセスするとき
には、メモリサイクル信号ＭＣＹＣをアクティブにし、
タイミング調整回路１１はメモリサイクル信号ＭＣＹＣ
がアクティブである期間にクロック信号ＣＬＫの立ち上
がりと立ち下がりとのエッジを検出し、エッジの検出時
点でチップセレクト信号ＣＳを生成してフレームメモリ
６に与える。クロック信号ＣＬＫの立ち上がりと立ち下
がりとの両方のエッジを用いるから、一方のエッジのみ
を用いる場合に比較すると、クロック信号ＣＬＫの周波
数を２倍にした場合と同様の処理が可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、表示装置に用いら
れ、描画処理専用のグラフィックコントローラの処理速
度に合わせてバッファとして機能するフレームメモリへ
の表示データの書込や読出を行なわせるように、グラフ
ィックコントローラとフレームメモリとの動作のタイミ
ングを調整するタイミング調整回路に関するものであ
る。
れ、描画処理専用のグラフィックコントローラの処理速
度に合わせてバッファとして機能するフレームメモリへ
の表示データの書込や読出を行なわせるように、グラフ
ィックコントローラとフレームメモリとの動作のタイミ
ングを調整するタイミング調整回路に関するものであ
る。
【０００２】
【従来の技術】従来より、プログラマブルロジックコン
トローラやパーソナルコンピュータなどのコンピュータ
装置との間でデータ通信を行なうことによって、プログ
ラマブルロジックコントローラやパーソナルコンピュー
タの動作を表示し、またプログラマブルロジックコント
ローラやパーソナルコンピュータに対して動作を指示な
いしデータを設定することができる表示装置が提供され
ている。この種の表示装置は、液晶表示器のような表示
器と、表示器の画面上に積層されたタッチパネルないし
表示器の周囲に配置された機械的スイッチのような操作
部とを備える。また、プログラマブルロジックコントロ
ーラやパーソナルコンピュータとデータを授受するため
の通信インターフェースを備え、これらはマイコンによ
り制御される。ここで、マイコンは、少なくともマイク
ロプロセッサとメモリと所望の動作を行なうためのプロ
グラムとを備えるものを意味する。
トローラやパーソナルコンピュータなどのコンピュータ
装置との間でデータ通信を行なうことによって、プログ
ラマブルロジックコントローラやパーソナルコンピュー
タの動作を表示し、またプログラマブルロジックコント
ローラやパーソナルコンピュータに対して動作を指示な
いしデータを設定することができる表示装置が提供され
ている。この種の表示装置は、液晶表示器のような表示
器と、表示器の画面上に積層されたタッチパネルないし
表示器の周囲に配置された機械的スイッチのような操作
部とを備える。また、プログラマブルロジックコントロ
ーラやパーソナルコンピュータとデータを授受するため
の通信インターフェースを備え、これらはマイコンによ
り制御される。ここで、マイコンは、少なくともマイク
ロプロセッサとメモリと所望の動作を行なうためのプロ
グラムとを備えるものを意味する。
【０００３】表示装置は、図１１に示すように、液晶表
示器１の表示を画面制御回路２によって制御する。画面
制御回路２にはマイコン３によりクロック信号ＣＬＫが
入力され、操作部や通信インターフェースのような他の
回路４からの表示データＤＡＴＡが画面制御回路２に与
えられることによって、液晶表示器１に表示データＤＡ
ＴＡが表示される。液晶表示器１はドットマトリクス式
のものであり、画面制御回路２は、他の回路４からの表
示データＤＡＴＡとマイコン３からのクロック信号ＣＬ
Ｋとに基づいて、表示データＤＡＴＡのほか、水平同期
信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、表示データ
ＤＡＴＡの表示位置を指定するためのドットクロック信
号ＤＯＴＣＬＫを生成して液晶表示器１に与える。すな
わち、水平同期信号ＨＳＹＮＣおよび垂直同期信号ＶＳ
ＹＮＣにより起点を指定し、液晶表示器１の表示ドット
をドットクロック信号ＤＯＴＣＬＫにより順に送り、こ
のドットクロック信号ＤＯＴＣＬＫに同期させて表示デ
ータＤＡＴＡを液晶表示器１に与えることで、液晶表示
器１の所望位置に所望データを表示することができるの
である。
示器１の表示を画面制御回路２によって制御する。画面
制御回路２にはマイコン３によりクロック信号ＣＬＫが
入力され、操作部や通信インターフェースのような他の
回路４からの表示データＤＡＴＡが画面制御回路２に与
えられることによって、液晶表示器１に表示データＤＡ
ＴＡが表示される。液晶表示器１はドットマトリクス式
のものであり、画面制御回路２は、他の回路４からの表
示データＤＡＴＡとマイコン３からのクロック信号ＣＬ
Ｋとに基づいて、表示データＤＡＴＡのほか、水平同期
信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、表示データ
ＤＡＴＡの表示位置を指定するためのドットクロック信
号ＤＯＴＣＬＫを生成して液晶表示器１に与える。すな
わち、水平同期信号ＨＳＹＮＣおよび垂直同期信号ＶＳ
ＹＮＣにより起点を指定し、液晶表示器１の表示ドット
をドットクロック信号ＤＯＴＣＬＫにより順に送り、こ
のドットクロック信号ＤＯＴＣＬＫに同期させて表示デ
ータＤＡＴＡを液晶表示器１に与えることで、液晶表示
器１の所望位置に所望データを表示することができるの
である。
【０００４】ここで、図１１に示す回路構成では、画面
制御回路２と他の回路４とに同じクロック信号ＣＬＫを
マイコン３から与えている。言い換えると、画面制御回
路２と他の回路４とでクロック信号ＣＬＫを発生させる
回路を共用している。したがって、クロック信号ＣＬＫ
を発生させるための構成が１回路になり、構成が簡単で
ある。しかしながら、この構成では表示データＤＡＴＡ
の作成をマイコン３で行なうことになるから、マイコン
３の負荷が大きく、比較的複雑な画面を作成しようとす
れば描画速度が遅くなるという問題がある。
制御回路２と他の回路４とに同じクロック信号ＣＬＫを
マイコン３から与えている。言い換えると、画面制御回
路２と他の回路４とでクロック信号ＣＬＫを発生させる
回路を共用している。したがって、クロック信号ＣＬＫ
を発生させるための構成が１回路になり、構成が簡単で
ある。しかしながら、この構成では表示データＤＡＴＡ
の作成をマイコン３で行なうことになるから、マイコン
３の負荷が大きく、比較的複雑な画面を作成しようとす
れば描画速度が遅くなるという問題がある。
【０００５】一方、図１２に示すように、集積回路とし
て提供されている描画処理専用のグラフィックコントロ
ーラ５を用いた回路構成も考えられる。この構成では、
他の回路４で生成したデータＤＡＴＡ１をグラフィック
コントローラ５に渡すことによって、表示形状や表示位
置を演算して表示データＤＡＴＡを生成する。この種の
グラフィックコントローラ５を用いると、描画処理ない
し表示処理の大部分をグラフィックコントローラ５で行
なうからマイコン３の負荷が低減し、かつ処理が高速さ
れる可能性がある。このようなグラフィックコントロー
ラ５を用いるには、グラフィックコントローラ５にもク
ロック信号ＣＬＫ１を与える必要があり、またマイコン
３とグラフィックコントローラ５との処理速度を合わせ
るために、マイコン３のクロック信号ＣＬＫとは異なる
周波数のクロック信号ＣＬＫ１を用いる必要がある。つ
まり、グラフィックコントローラ５の性能に適したクロ
ック信号ＣＬＫ１を生成する必要があり、回路設計によ
ってはクロック信号ＣＬＫ，ＣＬＫ１が干渉するという
問題が生じることがある。
て提供されている描画処理専用のグラフィックコントロ
ーラ５を用いた回路構成も考えられる。この構成では、
他の回路４で生成したデータＤＡＴＡ１をグラフィック
コントローラ５に渡すことによって、表示形状や表示位
置を演算して表示データＤＡＴＡを生成する。この種の
グラフィックコントローラ５を用いると、描画処理ない
し表示処理の大部分をグラフィックコントローラ５で行
なうからマイコン３の負荷が低減し、かつ処理が高速さ
れる可能性がある。このようなグラフィックコントロー
ラ５を用いるには、グラフィックコントローラ５にもク
ロック信号ＣＬＫ１を与える必要があり、またマイコン
３とグラフィックコントローラ５との処理速度を合わせ
るために、マイコン３のクロック信号ＣＬＫとは異なる
周波数のクロック信号ＣＬＫ１を用いる必要がある。つ
まり、グラフィックコントローラ５の性能に適したクロ
ック信号ＣＬＫ１を生成する必要があり、回路設計によ
ってはクロック信号ＣＬＫ，ＣＬＫ１が干渉するという
問題が生じることがある。
【０００６】しかして、グラフィックコントローラ５を
用いて描画処理を高速化しながらもクロック信号ＣＬＫ
は１回路で発生させるために、図１３に示す回路構成が
考えられる。この構成では、マイコン３で生成したクロ
ック信号ＣＬＫを用いて画面制御回路２を動作させ、か
つ画面制御回路２でクロック信号ＣＬＫを分周したクロ
ック信号ＣＬＫ２をグラフィックコントローラ５で用い
ている。また、マイコン３とグラフィックコントローラ
５との処理速度との差を吸収するためにフレームメモリ
６を設けている。グラフィックコントローラ５は適宜の
タイミングでメモリサイクル信号ＭＣＹＣを画面制御回
路２に与え、画面制御回路２はクロック信号ＣＬＫおよ
びメモリサイクル信号ＭＣＹＣに基づいて適宜のタイミ
ングで書込や読出を行なうための選択信号ＯＥ／ＷＥ
（あるいはチップセレクト信号）をフレームメモリ６に
与える。
用いて描画処理を高速化しながらもクロック信号ＣＬＫ
は１回路で発生させるために、図１３に示す回路構成が
考えられる。この構成では、マイコン３で生成したクロ
ック信号ＣＬＫを用いて画面制御回路２を動作させ、か
つ画面制御回路２でクロック信号ＣＬＫを分周したクロ
ック信号ＣＬＫ２をグラフィックコントローラ５で用い
ている。また、マイコン３とグラフィックコントローラ
５との処理速度との差を吸収するためにフレームメモリ
６を設けている。グラフィックコントローラ５は適宜の
タイミングでメモリサイクル信号ＭＣＹＣを画面制御回
路２に与え、画面制御回路２はクロック信号ＣＬＫおよ
びメモリサイクル信号ＭＣＹＣに基づいて適宜のタイミ
ングで書込や読出を行なうための選択信号ＯＥ／ＷＥ
（あるいはチップセレクト信号）をフレームメモリ６に
与える。
【０００７】さらに詳しく説明する。図１４（ａ）はク
ロック信号ＣＬＫ２をクロック信号ＣＬＫに対して４分
の１周期に設定し、クロック信号ＣＬＫの立ち上がりか
らクロック信号ＣＬＫ２の立ち上がりまでがクロック信
号ＣＬＫの４分の１周期分遅い例を示している。図示例
では、メモリサイクル信号ＭＣＹＣがＨレベルである期
間をアクセス期間としており、アクセス期間にフレーム
メモリ６に対して書込や読出が可能になる。いま、アク
セス期間に書込可能状態を選択して（選択信号ＯＥ／Ｗ
ＥをＬレベルにする）フレームメモリ６に表示データＤ
ＡＴＡを書き込むものとする。ここに、選択信号ＯＥ／
ＷＥ（負論理）は、メモリサイクル信号ＭＣＹＣがアク
セス期間でありかつクロック信号ＣＬＫ２がＬレベルで
ある期間（アクセス期間の前半）においてクロック信号
ＣＬＫが最初に立ち下がった時点で立ち下がり、その
後、メモリサイクル信号ＭＣＹＣがアクセス期間であり
かつクロック信号ＣＬＫ２がＨレベルである期間（アク
セス期間の後半）においてクロック信号が最初に立ち下
がった時点で立ち上がる。そして選択信号ＯＥ／ＷＥの
立ち上がり時にフレームメモリ６に表示データＤＡＴＡ
の書込ないし読出が行なわれる。
ロック信号ＣＬＫ２をクロック信号ＣＬＫに対して４分
の１周期に設定し、クロック信号ＣＬＫの立ち上がりか
らクロック信号ＣＬＫ２の立ち上がりまでがクロック信
号ＣＬＫの４分の１周期分遅い例を示している。図示例
では、メモリサイクル信号ＭＣＹＣがＨレベルである期
間をアクセス期間としており、アクセス期間にフレーム
メモリ６に対して書込や読出が可能になる。いま、アク
セス期間に書込可能状態を選択して（選択信号ＯＥ／Ｗ
ＥをＬレベルにする）フレームメモリ６に表示データＤ
ＡＴＡを書き込むものとする。ここに、選択信号ＯＥ／
ＷＥ（負論理）は、メモリサイクル信号ＭＣＹＣがアク
セス期間でありかつクロック信号ＣＬＫ２がＬレベルで
ある期間（アクセス期間の前半）においてクロック信号
ＣＬＫが最初に立ち下がった時点で立ち下がり、その
後、メモリサイクル信号ＭＣＹＣがアクセス期間であり
かつクロック信号ＣＬＫ２がＨレベルである期間（アク
セス期間の後半）においてクロック信号が最初に立ち下
がった時点で立ち上がる。そして選択信号ＯＥ／ＷＥの
立ち上がり時にフレームメモリ６に表示データＤＡＴＡ
の書込ないし読出が行なわれる。
【０００８】このように、クロック信号ＣＬＫに対して
クロック信号ＣＬＫ２を４分の１周期程度とし、クロッ
ク信号ＣＬＫに対してアクセス期間を長くとれば、内部
回路での時間遅れなどによって図１４（ｂ）のようにク
ロック信号ＣＬＫの２分の１周期程度のずれが生じたと
してもフレームメモリ６への表示データＤＡＴＡの書込
が可能である。つまり、クロック信号ＣＬＫの立ち下が
りに同期させて表示データＤＡＴＡをフレームメモリ６
に書き込むのが容易である。
クロック信号ＣＬＫ２を４分の１周期程度とし、クロッ
ク信号ＣＬＫに対してアクセス期間を長くとれば、内部
回路での時間遅れなどによって図１４（ｂ）のようにク
ロック信号ＣＬＫの２分の１周期程度のずれが生じたと
してもフレームメモリ６への表示データＤＡＴＡの書込
が可能である。つまり、クロック信号ＣＬＫの立ち下が
りに同期させて表示データＤＡＴＡをフレームメモリ６
に書き込むのが容易である。
【０００９】
【発明が解決しようとする課題】これに対して、グラフ
ィックコントローラ５をより高速に動作させるために、
クロック信号ＣＬＫ２の周期を短くしたとすると、クロ
ック信号ＣＬＫの立ち下がりに同期させて表示データＤ
ＡＴＡをフレームメモリ６に書き込むことができない場
合が生じる。
ィックコントローラ５をより高速に動作させるために、
クロック信号ＣＬＫ２の周期を短くしたとすると、クロ
ック信号ＣＬＫの立ち下がりに同期させて表示データＤ
ＡＴＡをフレームメモリ６に書き込むことができない場
合が生じる。
【００１０】このような例を図１５に示す。図１５
（ａ）ではクロック信号ＣＬＫ２をクロック信号ＣＬＫ
の２分の１周期に設定してあり、この場合にメモリサイ
クル信号ＭＣＹＣがアクティブであるＨレベルの期間
（アクセス期間）はクロック信号ＣＬＫの２周期分の期
間になる。したがって、アクセス期間がクロック信号Ｃ
ＬＫの立ち上がりから４分の１周期の遅れで開始された
場合は、選択信号ＯＥ／ＷＥの立ち上がりがアクセス期
間内で行なわれて表示データ６をフレームメモリ６に書
き込むことができる。一方、図１５（ｂ）のようにアク
セス期間がクロック信号ＣＬＫの立ち上がりから４分の
３周期の遅れで開始された場合に、選択信号ＯＥ／ＷＥ
が立ち上がる時点とアクセス期間の終了とが一致し、表
示データＤＡＴＡをフレームメモリ６に書き込むことが
できない。すなわち、メモリサイクル信号ＭＣＹＣにお
けるアクセス期間が短いから、表示データＤＡＴＡをフ
レームメモリ６に書き込むタイミングをクロック信号Ｃ
ＬＫの立ち下がりに同期させることができない場合が生
じるのである。
（ａ）ではクロック信号ＣＬＫ２をクロック信号ＣＬＫ
の２分の１周期に設定してあり、この場合にメモリサイ
クル信号ＭＣＹＣがアクティブであるＨレベルの期間
（アクセス期間）はクロック信号ＣＬＫの２周期分の期
間になる。したがって、アクセス期間がクロック信号Ｃ
ＬＫの立ち上がりから４分の１周期の遅れで開始された
場合は、選択信号ＯＥ／ＷＥの立ち上がりがアクセス期
間内で行なわれて表示データ６をフレームメモリ６に書
き込むことができる。一方、図１５（ｂ）のようにアク
セス期間がクロック信号ＣＬＫの立ち上がりから４分の
３周期の遅れで開始された場合に、選択信号ＯＥ／ＷＥ
が立ち上がる時点とアクセス期間の終了とが一致し、表
示データＤＡＴＡをフレームメモリ６に書き込むことが
できない。すなわち、メモリサイクル信号ＭＣＹＣにお
けるアクセス期間が短いから、表示データＤＡＴＡをフ
レームメモリ６に書き込むタイミングをクロック信号Ｃ
ＬＫの立ち下がりに同期させることができない場合が生
じるのである。
【００１１】グラフィックコントローラ５の処理の高速
化には、クロック信号ＣＬＫとクロック信号ＣＬＫ２と
を図１４に示す関係としておき、クロック信号ＣＬＫの
周波数を高くすることが考えられるが、クロック信号Ｃ
ＬＫの周波数を高くするとマイコン３にも高速なものが
必要になり、コスト増につながるものである。本発明は
上記事由に鑑みて為されたものであり、その目的は、マ
イコンのクロック信号の周波数を変えることなくグラフ
ィックコントローラの描画処理を従来よりも高速化し、
かつフレームメモリへのアクセスのタイミングを確実に
とることができるようにしたタイミング調整回路を提供
することにある。
化には、クロック信号ＣＬＫとクロック信号ＣＬＫ２と
を図１４に示す関係としておき、クロック信号ＣＬＫの
周波数を高くすることが考えられるが、クロック信号Ｃ
ＬＫの周波数を高くするとマイコン３にも高速なものが
必要になり、コスト増につながるものである。本発明は
上記事由に鑑みて為されたものであり、その目的は、マ
イコンのクロック信号の周波数を変えることなくグラフ
ィックコントローラの描画処理を従来よりも高速化し、
かつフレームメモリへのアクセスのタイミングを確実に
とることができるようにしたタイミング調整回路を提供
することにある。
【００１２】
【課題を解決するための手段】請求項１の発明は、表示
器に表示される表示データを生成するグラフィックコン
トローラと、表示データを格納するフレームメモリと、
クロック信号を発生するクロック発生手段と、クロック
信号を分周してグラフィックコントローラに与える分周
手段とを備える表示装置に用いられ、グラフィックコン
トローラが表示データを出力または入力する期間にフレ
ームメモリに読出または書込のタイミング信号を与える
タイミング調整回路であって、グラフィックコントロー
ラが表示データの入出力を指示する際に出力するメモリ
サイクル信号がアクティブである期間内でクロック信号
の立ち上がりと立ち下がりとの少なくとも一方のエッジ
を検出するエッジ検出手段と、エッジの検出時点でタイ
ミング信号を発生する信号発生手段とを備えるものであ
る。
器に表示される表示データを生成するグラフィックコン
トローラと、表示データを格納するフレームメモリと、
クロック信号を発生するクロック発生手段と、クロック
信号を分周してグラフィックコントローラに与える分周
手段とを備える表示装置に用いられ、グラフィックコン
トローラが表示データを出力または入力する期間にフレ
ームメモリに読出または書込のタイミング信号を与える
タイミング調整回路であって、グラフィックコントロー
ラが表示データの入出力を指示する際に出力するメモリ
サイクル信号がアクティブである期間内でクロック信号
の立ち上がりと立ち下がりとの少なくとも一方のエッジ
を検出するエッジ検出手段と、エッジの検出時点でタイ
ミング信号を発生する信号発生手段とを備えるものであ
る。
【００１３】請求項２の発明は、請求項１の発明におい
て、分周手段がクロック信号を２分周するものである。
請求項３の発明は、請求項１の発明において、エッジ検
出手段がクロック信号の立ち上がりと立ち下がりとの両
方のエッジを検出するものである。請求項４の発明は、
請求項１の発明において、エッジ検出手段と信号発生手
段とが、メモリサイクル信号とクロック信号との論理積
を出力するアンド回路と、アンド回路の出力の立ち上が
りまたは立ち下がりのエッジをラッチするラッチ回路と
からなるものである。
て、分周手段がクロック信号を２分周するものである。
請求項３の発明は、請求項１の発明において、エッジ検
出手段がクロック信号の立ち上がりと立ち下がりとの両
方のエッジを検出するものである。請求項４の発明は、
請求項１の発明において、エッジ検出手段と信号発生手
段とが、メモリサイクル信号とクロック信号との論理積
を出力するアンド回路と、アンド回路の出力の立ち上が
りまたは立ち下がりのエッジをラッチするラッチ回路と
からなるものである。
【００１４】請求項５の発明は、請求項１の発明におい
て、エッジ検出手段をメモリサイクル信号がアクティブ
である期間にクロック信号の立ち上がりまたは立ち下が
りのエッジ毎に出力を反転させるフリップフロップと
し、信号発生手段をフリップフロップの出力の立ち上が
りまたは立ち下がりのエッジをラッチするラッチ回路と
したものである。
て、エッジ検出手段をメモリサイクル信号がアクティブ
である期間にクロック信号の立ち上がりまたは立ち下が
りのエッジ毎に出力を反転させるフリップフロップと
し、信号発生手段をフリップフロップの出力の立ち上が
りまたは立ち下がりのエッジをラッチするラッチ回路と
したものである。
【００１５】請求項６の発明は、請求項１の発明におい
て、エッジ検出手段を、メモリサイクル信号がアクティ
ブである期間にクロック信号の立ち上がりのエッジ毎に
出力を反転させる第１のフリップフロップと、メモリサ
イクル信号がアクティブである期間にクロック信号の立
ち下がりのエッジ毎に出力を反転させる第２のフリップ
フロップと、両フリップフロップの出力の論理積を出力
するアンド回路とで構成し、信号発生手段をアンド回路
の出力の立ち上がりまたは立ち下がりのエッジをラッチ
するラッチ回路としたものである。
て、エッジ検出手段を、メモリサイクル信号がアクティ
ブである期間にクロック信号の立ち上がりのエッジ毎に
出力を反転させる第１のフリップフロップと、メモリサ
イクル信号がアクティブである期間にクロック信号の立
ち下がりのエッジ毎に出力を反転させる第２のフリップ
フロップと、両フリップフロップの出力の論理積を出力
するアンド回路とで構成し、信号発生手段をアンド回路
の出力の立ち上がりまたは立ち下がりのエッジをラッチ
するラッチ回路としたものである。
【００１６】請求項７の発明は、請求項１ないし請求項
６の発明において、メモリサイクル信号により、フレー
ムメモリのアドレスを指定する期間と、フレームメモリ
に表示データを入出力する期間とを交互に指示し、アド
レスを指定する期間内にグラフィックコントローラから
出力するアドレスストローブ信号に基づいてアドレスを
アドレスラッチに保持し、アドレスラッチに保持したア
ドレスを用いて表示データを入出力する期間にフレーム
メモリをアクセスするものである。
６の発明において、メモリサイクル信号により、フレー
ムメモリのアドレスを指定する期間と、フレームメモリ
に表示データを入出力する期間とを交互に指示し、アド
レスを指定する期間内にグラフィックコントローラから
出力するアドレスストローブ信号に基づいてアドレスを
アドレスラッチに保持し、アドレスラッチに保持したア
ドレスを用いて表示データを入出力する期間にフレーム
メモリをアクセスするものである。
【００１７】しかして、従来構成は選択信号ＯＥ／ＷＥ
の立ち下げと立ち上げとをクロック信号の立ち下がりに
のみ同期させるものであったが、本発明は選択信号ＯＥ
／ＷＥの立ち下げと立ち上げとをクロック信号の立ち下
がりと立ち上がりとの両方のエッジに同期させてある。
たとえば、アクセス期間（メモリサイクル信号ＭＣＹＣ
がアクティブの期間）におけるクロック信号の最初の立
ち上がりまたは立ち下がりで選択信号ＯＥ／ＷＥが立ち
下がり、次の立ち上がりまたは立ち下がりで選択信号Ｏ
Ｅ／ＷＥが立ち上がるようにするのであって、アクセス
期間と選択信号ＯＥ／ＷＥとの関係は、クロック信号を
２倍に設定した場合と実質的に同じことになる。したが
って、画面制御回路からグラフィックコントローラに与
えるクロック信号をマイコンのクロック信号の２分の１
周期に設定しても、フレームメモリへのアクセス（書込
または読出）が可能になるのである。その結果、マイコ
ンの処理速度を変更することなくグラフィックコントロ
ーラの描画処理を従来よりも高速化することが可能にな
る。
の立ち下げと立ち上げとをクロック信号の立ち下がりに
のみ同期させるものであったが、本発明は選択信号ＯＥ
／ＷＥの立ち下げと立ち上げとをクロック信号の立ち下
がりと立ち上がりとの両方のエッジに同期させてある。
たとえば、アクセス期間（メモリサイクル信号ＭＣＹＣ
がアクティブの期間）におけるクロック信号の最初の立
ち上がりまたは立ち下がりで選択信号ＯＥ／ＷＥが立ち
下がり、次の立ち上がりまたは立ち下がりで選択信号Ｏ
Ｅ／ＷＥが立ち上がるようにするのであって、アクセス
期間と選択信号ＯＥ／ＷＥとの関係は、クロック信号を
２倍に設定した場合と実質的に同じことになる。したが
って、画面制御回路からグラフィックコントローラに与
えるクロック信号をマイコンのクロック信号の２分の１
周期に設定しても、フレームメモリへのアクセス（書込
または読出）が可能になるのである。その結果、マイコ
ンの処理速度を変更することなくグラフィックコントロ
ーラの描画処理を従来よりも高速化することが可能にな
る。
【００１８】そこで、本発明では図１３に示した回路に
おいて、画面制御回路２に図１に示すようにタイミング
調整回路１１を設け、このタイミング制御回路１１によ
ってグラフィックコントローラ５に与えるクロック信号
ＣＬＫ２をマイコン３のクロック信号ＣＬＫの２分の１
周期に設定しながらも、フレームメモリ（スタティック
ＲＡＭを用いている）６へのアクセスが可能になるよう
にしてある。図１において、分周部１２はマイコン３か
らのクロック信号ＣＬＫの２分の１周期のクロック信号
ＣＬＫ２を生成してグラフィックコントローラ５に与え
る。したがって、マイコン３がクロック発生手段として
機能し、分周部１２が分周手段として機能する。
おいて、画面制御回路２に図１に示すようにタイミング
調整回路１１を設け、このタイミング制御回路１１によ
ってグラフィックコントローラ５に与えるクロック信号
ＣＬＫ２をマイコン３のクロック信号ＣＬＫの２分の１
周期に設定しながらも、フレームメモリ（スタティック
ＲＡＭを用いている）６へのアクセスが可能になるよう
にしてある。図１において、分周部１２はマイコン３か
らのクロック信号ＣＬＫの２分の１周期のクロック信号
ＣＬＫ２を生成してグラフィックコントローラ５に与え
る。したがって、マイコン３がクロック発生手段として
機能し、分周部１２が分周手段として機能する。
【００１９】また、図１の構成ではバスＢＵＳをアドレ
スバスとデータバスとに共用し、バスＢＵＳを通してア
ドレスの次にデータを送るから、アドレスラッチ部１３
を設け、バスＢＵＳを通して送られたアドレスをアドレ
スラッチ部１３にラッチしておき、次にバスＢＵＳを通
してデータが送られたときに、フレームメモリ６にアド
レス（ＡＤＲ）とデータ（ＤＡＴＡ）とを与えるように
してある。要するに、バスＢＵＳを通して時系列的に送
られるアドレスとデータとのうちアドレスをラッチする
ことによってアドレス（ＡＤＲ）とデータ（ＤＡＴＡ）
とを分離しているのである。グラフィックコントローラ
５から出力されるメモリサイクル信号ＭＣＹＣはアドレ
スを送るときにはＬレベル、データを送るときにはＨレ
ベル（アクティブ）になる。また、アドレスラッチ部１
３にはグラフィックコントローラ５から出力されるアド
レスストローブ信号ＡＳ（負論理）が与えられており、
アドレスストローブ信号ＡＳはアドレスの発生中に立ち
上がり、この立ち上がり時にアドレスラッチ部１３でア
ドレスをラッチし、データの伝送終了とともにアドレス
ストローブ信号ＡＳが立ち下がるとラッチが解除され
る。
スバスとデータバスとに共用し、バスＢＵＳを通してア
ドレスの次にデータを送るから、アドレスラッチ部１３
を設け、バスＢＵＳを通して送られたアドレスをアドレ
スラッチ部１３にラッチしておき、次にバスＢＵＳを通
してデータが送られたときに、フレームメモリ６にアド
レス（ＡＤＲ）とデータ（ＤＡＴＡ）とを与えるように
してある。要するに、バスＢＵＳを通して時系列的に送
られるアドレスとデータとのうちアドレスをラッチする
ことによってアドレス（ＡＤＲ）とデータ（ＤＡＴＡ）
とを分離しているのである。グラフィックコントローラ
５から出力されるメモリサイクル信号ＭＣＹＣはアドレ
スを送るときにはＬレベル、データを送るときにはＨレ
ベル（アクティブ）になる。また、アドレスラッチ部１
３にはグラフィックコントローラ５から出力されるアド
レスストローブ信号ＡＳ（負論理）が与えられており、
アドレスストローブ信号ＡＳはアドレスの発生中に立ち
上がり、この立ち上がり時にアドレスラッチ部１３でア
ドレスをラッチし、データの伝送終了とともにアドレス
ストローブ信号ＡＳが立ち下がるとラッチが解除され
る。
【００２０】ところで、フレームメモリ６にアクセスす
る（書込や読出を行なう）には、アドレスラッチ部１３
にアドレスがラッチされた状態で、メモリサイクル信号
ＭＣＹＣがＨレベルの期間（データが発生している期
間）にフレームメモリ６にチップセレクト信号ＣＳ（負
論理）をタイミング信号として入力しなければならな
い。また、チップセレクト信号ＣＳの立ち上がり時点
で、選択信号ＯＥ／ＷＥ（負論理）により選択されてい
る動作がフレームメモリ６に対して行なわれる。ここ
に、選択信号ＯＥ／ＷＥを２系統でフレームメモリ６に
与えているが、従来構成のように１系統で与えるものと
実質的な差異はない。
る（書込や読出を行なう）には、アドレスラッチ部１３
にアドレスがラッチされた状態で、メモリサイクル信号
ＭＣＹＣがＨレベルの期間（データが発生している期
間）にフレームメモリ６にチップセレクト信号ＣＳ（負
論理）をタイミング信号として入力しなければならな
い。また、チップセレクト信号ＣＳの立ち上がり時点
で、選択信号ＯＥ／ＷＥ（負論理）により選択されてい
る動作がフレームメモリ６に対して行なわれる。ここ
に、選択信号ＯＥ／ＷＥを２系統でフレームメモリ６に
与えているが、従来構成のように１系統で与えるものと
実質的な差異はない。
【００２１】以下の実施形態においては、アドレスラッ
チ部１３にアドレスがラッチされた状態で、メモリサイ
クル信号ＭＣＹＣがＨレベルの期間にフレームメモリ６
にチップセレクト信号ＣＳを入力するためのタイミング
調整回路１１の各種回路構成を例示する。したがって、
以下の回路を用いることにより、フレームメモリ６への
アクセスが可能になるものである。
チ部１３にアドレスがラッチされた状態で、メモリサイ
クル信号ＭＣＹＣがＨレベルの期間にフレームメモリ６
にチップセレクト信号ＣＳを入力するためのタイミング
調整回路１１の各種回路構成を例示する。したがって、
以下の回路を用いることにより、フレームメモリ６への
アクセスが可能になるものである。
【００２２】
（実施形態１）本実施形態におけるタイミング調整回路
１１は、図２に示すように、フリップフロップＦＦ1 と
アンド回路ＡＮ1 とナンド回路ＮＡ1 と否定回路ＮＴ1
とにより構成される。フリップフロップＦＦ1 はＤフリ
ップフロップよりなりラッチ回路として機能する。アン
ド回路ＡＮ1 にはクロック信号ＣＬＫとメモリサイクル
信号ＭＣＹＣとが入力され、クロック信号ＣＬＫとメモ
リサイクル信号ＭＣＹＣとの論理積の否定がフリップフ
ロップＦＦ1 のＣＫ端子に入力される。ＣＫ端子の入力
が立ち下がると、フリップフロップＦＦ1 はＤ端子への
入力であるグランドレベル（つまりＬレベル）をＱ端子
より出力する。また、フリップフロップＦＦ1 はＰＲＥ
端子への入力が立ち上がるとＱ端子の出力をＨレベルに
する。フリップフロップＦＦ1 にはＣＬ端子が設けら
れ、電源投入やリセット操作時に発生するリセット信号
ＲＥＳＥＴがＣＬ端子に入力されることにより、Ｑ端子
の出力をリセット（Ｌレベルにする）ようになってい
る。
１１は、図２に示すように、フリップフロップＦＦ1 と
アンド回路ＡＮ1 とナンド回路ＮＡ1 と否定回路ＮＴ1
とにより構成される。フリップフロップＦＦ1 はＤフリ
ップフロップよりなりラッチ回路として機能する。アン
ド回路ＡＮ1 にはクロック信号ＣＬＫとメモリサイクル
信号ＭＣＹＣとが入力され、クロック信号ＣＬＫとメモ
リサイクル信号ＭＣＹＣとの論理積の否定がフリップフ
ロップＦＦ1 のＣＫ端子に入力される。ＣＫ端子の入力
が立ち下がると、フリップフロップＦＦ1 はＤ端子への
入力であるグランドレベル（つまりＬレベル）をＱ端子
より出力する。また、フリップフロップＦＦ1 はＰＲＥ
端子への入力が立ち上がるとＱ端子の出力をＨレベルに
する。フリップフロップＦＦ1 にはＣＬ端子が設けら
れ、電源投入やリセット操作時に発生するリセット信号
ＲＥＳＥＴがＣＬ端子に入力されることにより、Ｑ端子
の出力をリセット（Ｌレベルにする）ようになってい
る。
【００２３】ナンド回路ＮＡ1 はアドレスストロープ信
号ＡＳとフリップフロップＦＦ1 のＱ端子の出力との論
理積の否定を出力するものであり、これがチップセレク
ト信号ＣＳ（負論理）になる。チップセレクト信号ＣＳ
はＬレベルのときにフレームメモリ６のアクセスを許可
する（イネーブルにする）。また、フリップフロップＦ
Ｆ1 のＰＲＥ端子にはアドレスストローブ信号ＡＳを否
定回路ＮＴ1 で反転した信号が入力されるから、アドレ
スストローブ信号ＡＳの立ち下がり時にフリップフロッ
プＦＦ1 のＱ端子の出力はＨレベルになる。つまり、チ
ップセレクト信号ＣＳは、アドレスストローブ信号ＡＳ
の立ち上がり時点からＬレベルになり、フレームメモリ
６をイネーブルにするのである。
号ＡＳとフリップフロップＦＦ1 のＱ端子の出力との論
理積の否定を出力するものであり、これがチップセレク
ト信号ＣＳ（負論理）になる。チップセレクト信号ＣＳ
はＬレベルのときにフレームメモリ６のアクセスを許可
する（イネーブルにする）。また、フリップフロップＦ
Ｆ1 のＰＲＥ端子にはアドレスストローブ信号ＡＳを否
定回路ＮＴ1 で反転した信号が入力されるから、アドレ
スストローブ信号ＡＳの立ち下がり時にフリップフロッ
プＦＦ1 のＱ端子の出力はＨレベルになる。つまり、チ
ップセレクト信号ＣＳは、アドレスストローブ信号ＡＳ
の立ち上がり時点からＬレベルになり、フレームメモリ
６をイネーブルにするのである。
【００２４】一方、メモリサイクル信号ＭＣＹＣとクロ
ック信号ＣＬＫとがともにＨレベルになった時点でフリ
ップフロップＦＦ1 のＱ端子の出力がＬレベルになるか
ら、この時点でチップセレクト信号ＣＳはＨレベルにな
り、選択信号ＯＥ／ＷＥにより選択されている処理をフ
レームメモリ６に対して行なうのである。つまり、デー
タの書込または読出が行なわれる。以後、アドレススト
ローブ信号ＡＳが次に立ち上がるまでチップセレクト信
号ＣＳはＨレベルに保たれる。
ック信号ＣＬＫとがともにＨレベルになった時点でフリ
ップフロップＦＦ1 のＱ端子の出力がＬレベルになるか
ら、この時点でチップセレクト信号ＣＳはＨレベルにな
り、選択信号ＯＥ／ＷＥにより選択されている処理をフ
レームメモリ６に対して行なうのである。つまり、デー
タの書込または読出が行なわれる。以後、アドレススト
ローブ信号ＡＳが次に立ち上がるまでチップセレクト信
号ＣＳはＨレベルに保たれる。
【００２５】以上説明した動作をタイムチャートで示す
と図３のようになる。図３は分周部１２での時間遅れが
無視できる理想的な動作であって、マイコン３から出力
される図３（ａ）のクロック信号ＣＬＫに対して分周部
１２から出力されディスプレイコントローラ５に与えら
れる図３（ｂ）のクロック信号ＣＬＫ２とは立ち上がり
がほぼ一致している。ディスプレイコントローラ５から
は、図３（ｃ）のアドレスストローブ信号ＡＳと、図３
（ｄ）のメモリサイクル信号ＭＣＹＣと、図３（ｅ）の
アドレス（ＡＤＲ）およびデータ（ＤＡＴＡ）とが出力
される。先に説明したように、アドレスストローブ信号
ＡＳは、アドレス（ＡＤＲ）が出力されている期間内に
立ち上がり、データ（ＤＡＴＡ）の終了とともに立ち下
がる。これらのタイミングはクロック信号ＣＬＫ２によ
り制御されている。しかして、図３（ｆ）のようなタイ
ミングでアドレスラッチ部１３からアドレス（ＡＤＲ）
がフレームメモリ６に与えられる。また、メモリサイク
ル信号ＭＣＹＣがＨレベルの期間にフレームメモリ６に
対して図３（ｇ）のようにデータ（ＤＡＴＡ）の書込な
いし読出が行なわれる。メモリサイクル信号ＭＣＹＣが
Ｈレベルの期間にクロック信号ＣＬＫがＨレベルである
と、図３（ｈ）のように、アンド回路ＡＮ1の出力がＨ
レベルになるから、図３（ｉ）のようにアドレスストロ
ーブ信号ＡＳの立ち上がり時点からＬレベルになってい
るチップセレクト信号ＣＳは、メモリサイクル信号ＭＣ
ＹＣがＨレベルである期間の最初のクロック信号ＣＬＫ
の立ち下がり時点で立ち上がることになる。図３に示す
例では、チップセレクト信号ＣＳの立ち上がり時点で書
込を行なうデータ（表示データ）ＤＡＴＡが確定してい
るから、フレームメモリ６に対するデータＤＡＴＡの書
込を確実に行なうことができる。
と図３のようになる。図３は分周部１２での時間遅れが
無視できる理想的な動作であって、マイコン３から出力
される図３（ａ）のクロック信号ＣＬＫに対して分周部
１２から出力されディスプレイコントローラ５に与えら
れる図３（ｂ）のクロック信号ＣＬＫ２とは立ち上がり
がほぼ一致している。ディスプレイコントローラ５から
は、図３（ｃ）のアドレスストローブ信号ＡＳと、図３
（ｄ）のメモリサイクル信号ＭＣＹＣと、図３（ｅ）の
アドレス（ＡＤＲ）およびデータ（ＤＡＴＡ）とが出力
される。先に説明したように、アドレスストローブ信号
ＡＳは、アドレス（ＡＤＲ）が出力されている期間内に
立ち上がり、データ（ＤＡＴＡ）の終了とともに立ち下
がる。これらのタイミングはクロック信号ＣＬＫ２によ
り制御されている。しかして、図３（ｆ）のようなタイ
ミングでアドレスラッチ部１３からアドレス（ＡＤＲ）
がフレームメモリ６に与えられる。また、メモリサイク
ル信号ＭＣＹＣがＨレベルの期間にフレームメモリ６に
対して図３（ｇ）のようにデータ（ＤＡＴＡ）の書込な
いし読出が行なわれる。メモリサイクル信号ＭＣＹＣが
Ｈレベルの期間にクロック信号ＣＬＫがＨレベルである
と、図３（ｈ）のように、アンド回路ＡＮ1の出力がＨ
レベルになるから、図３（ｉ）のようにアドレスストロ
ーブ信号ＡＳの立ち上がり時点からＬレベルになってい
るチップセレクト信号ＣＳは、メモリサイクル信号ＭＣ
ＹＣがＨレベルである期間の最初のクロック信号ＣＬＫ
の立ち下がり時点で立ち上がることになる。図３に示す
例では、チップセレクト信号ＣＳの立ち上がり時点で書
込を行なうデータ（表示データ）ＤＡＴＡが確定してい
るから、フレームメモリ６に対するデータＤＡＴＡの書
込を確実に行なうことができる。
【００２６】本実施形態では、上述のようなタイミング
でフレームメモリ６へのデータの書込（または読出）を
行なうから、ほとんどの場合に適切なタイミングでデー
タＤＡＴＡの書込や読出を行なうことができるものであ
る。 （実施形態２）実施形態１では、図４（（ａ）〜（ｉ）
は図３の同符号の信号である）のようにクロック信号Ｃ
ＬＫに対して分周部１３での時間遅れが非常に大きいと
きには（図示例ではクロック信号ＣＬＫの４分の３周期
の遅れが生じている）、図４（ｉ）のようにデータＤＡ
ＴＡの出力開始時点（図４（ｇ）参照）からチップセレ
クト信号ＣＳの立ち上がり時点までの時間が非常に短く
なり（クロック信号ＣＬＫの４分の１周期程度）、デー
タＤＡＴＡの書込タイミングが早すぎてデータＤＡＴＡ
をフレームメモリ６に確実に書き込むことができない場
合が生じる。すなわち、実施形態１の使用はクロック信
号ＣＬＫの周波数が比較的低い場合に制限される。
でフレームメモリ６へのデータの書込（または読出）を
行なうから、ほとんどの場合に適切なタイミングでデー
タＤＡＴＡの書込や読出を行なうことができるものであ
る。 （実施形態２）実施形態１では、図４（（ａ）〜（ｉ）
は図３の同符号の信号である）のようにクロック信号Ｃ
ＬＫに対して分周部１３での時間遅れが非常に大きいと
きには（図示例ではクロック信号ＣＬＫの４分の３周期
の遅れが生じている）、図４（ｉ）のようにデータＤＡ
ＴＡの出力開始時点（図４（ｇ）参照）からチップセレ
クト信号ＣＳの立ち上がり時点までの時間が非常に短く
なり（クロック信号ＣＬＫの４分の１周期程度）、デー
タＤＡＴＡの書込タイミングが早すぎてデータＤＡＴＡ
をフレームメモリ６に確実に書き込むことができない場
合が生じる。すなわち、実施形態１の使用はクロック信
号ＣＬＫの周波数が比較的低い場合に制限される。
【００２７】本実施形態は、タイミング調整回路１１と
して図５に示す構成を採用したものであり、クロック信
号ＣＬＫとメモリサイクル信号ＭＣＹＣとの論理積を出
力するアンド回路ＡＮ1 に代えてフリップフロップＦＦ
2 および否定回路ＮＴ2 を用いたものである。フリップ
フロップＦＦ2 にはＤフリップフロップを用いている。
メモリサイクル信号ＭＣＹＣは否定回路ＮＴ2 を介して
フリップフロップＦＦ 2 のＣＬ端子に入力される。フリ
ップフロップＦＦ2 のＣＬ端子は入力がＬレベルの期間
にはＱ端子の出力をＬレベルにし、入力がＨレベルの期
間にはフリップフロップＦＦ2 のＣＫ端子に入力される
クロック信号ＣＬＫの立ち下がり毎にＱ端子の出力をＨ
レベルとＬレベルとに交互に切り換える。ここに、フリ
ップフロップＦＦ2 のＤ端子は電源Ｖｃｃに接続されて
いる。
して図５に示す構成を採用したものであり、クロック信
号ＣＬＫとメモリサイクル信号ＭＣＹＣとの論理積を出
力するアンド回路ＡＮ1 に代えてフリップフロップＦＦ
2 および否定回路ＮＴ2 を用いたものである。フリップ
フロップＦＦ2 にはＤフリップフロップを用いている。
メモリサイクル信号ＭＣＹＣは否定回路ＮＴ2 を介して
フリップフロップＦＦ 2 のＣＬ端子に入力される。フリ
ップフロップＦＦ2 のＣＬ端子は入力がＬレベルの期間
にはＱ端子の出力をＬレベルにし、入力がＨレベルの期
間にはフリップフロップＦＦ2 のＣＫ端子に入力される
クロック信号ＣＬＫの立ち下がり毎にＱ端子の出力をＨ
レベルとＬレベルとに交互に切り換える。ここに、フリ
ップフロップＦＦ2 のＤ端子は電源Ｖｃｃに接続されて
いる。
【００２８】したがって、図６のように動作する。図６
は分周部１２での時間遅れがない場合を示しており、図
６（ａ）のマイコン３からのクロック信号ＣＬＫと図６
（ｂ）の分周部１２からのクロック信号ＣＬＫ２とは立
ち上がりが一致している。図６（ｃ）のアドレスストロ
ーブ信号ＡＳ、図６（ｄ）のメモリサイクル信号ＭＣＹ
Ｃ、図６（ｅ）のアドレス（ＡＤＲ）およびデータ（Ｄ
ＡＴＡ）、図６（ｆ）のアドレス（ＡＤＲ）、図６
（ｇ）のデータ（ＤＡＴＡ）に関しては、図３（ａ）〜
（ｇ）に示した実施形態１と同様のタイミングになる。
は分周部１２での時間遅れがない場合を示しており、図
６（ａ）のマイコン３からのクロック信号ＣＬＫと図６
（ｂ）の分周部１２からのクロック信号ＣＬＫ２とは立
ち上がりが一致している。図６（ｃ）のアドレスストロ
ーブ信号ＡＳ、図６（ｄ）のメモリサイクル信号ＭＣＹ
Ｃ、図６（ｅ）のアドレス（ＡＤＲ）およびデータ（Ｄ
ＡＴＡ）、図６（ｆ）のアドレス（ＡＤＲ）、図６
（ｇ）のデータ（ＤＡＴＡ）に関しては、図３（ａ）〜
（ｇ）に示した実施形態１と同様のタイミングになる。
【００２９】一方、フリップフロップＦＦ1 のＣＫ端子
に入力される信号（つまり、フリップフロップＦＦ2 の
Ｑ端子の出力）は、図６（ｈ）のように、メモリサイク
ル信号ＭＣＹＣのＨレベルの期間におけるクロック信号
ＣＬＫの最初の立ち下がりによって立ち上がり、クロッ
ク信号ＣＬＫの次の立ち下がりによって立ち下がること
になる。したがって、分周部１２で遅れが生じない場合
には、フリップフロップＦＦ2 のＱ端子の出力の立ち下
がりがメモリサイクル信号ＭＣＹＣの立ち下がりに一致
することになり、結果的に図６（ｉ）のように、チップ
セレクト信号ＣＳの立ち上がりがメモリサイクル信号Ｍ
ＣＹＣの立ち下がりに一致することになって、フレーム
メモリ６へのアクセスが行なえない場合が生じる。
に入力される信号（つまり、フリップフロップＦＦ2 の
Ｑ端子の出力）は、図６（ｈ）のように、メモリサイク
ル信号ＭＣＹＣのＨレベルの期間におけるクロック信号
ＣＬＫの最初の立ち下がりによって立ち上がり、クロッ
ク信号ＣＬＫの次の立ち下がりによって立ち下がること
になる。したがって、分周部１２で遅れが生じない場合
には、フリップフロップＦＦ2 のＱ端子の出力の立ち下
がりがメモリサイクル信号ＭＣＹＣの立ち下がりに一致
することになり、結果的に図６（ｉ）のように、チップ
セレクト信号ＣＳの立ち上がりがメモリサイクル信号Ｍ
ＣＹＣの立ち下がりに一致することになって、フレーム
メモリ６へのアクセスが行なえない場合が生じる。
【００３０】しかしながら、本実施形態は分周部１２で
の遅れが生じる場合を想定しているのであるから、図７
（（ａ）〜（ｉ）の符号は図６と対応する）のようなタ
イミングで動作することになり、書込時にはデータＤＡ
ＴＡの発生期間にチップセレクト信号ＣＳが立ち上が
る。つまり、本実施形態の構成では分周部１２における
時間遅れが生じる場合には採用することができる。他の
構成および動作は実施形態１と同様である。
の遅れが生じる場合を想定しているのであるから、図７
（（ａ）〜（ｉ）の符号は図６と対応する）のようなタ
イミングで動作することになり、書込時にはデータＤＡ
ＴＡの発生期間にチップセレクト信号ＣＳが立ち上が
る。つまり、本実施形態の構成では分周部１２における
時間遅れが生じる場合には採用することができる。他の
構成および動作は実施形態１と同様である。
【００３１】（実施形態３）上述した２実施形態は特定
条件でのみ使用可能であったが、本実施形態では分周部
１２による時間遅れの影響を受けない回路構成を例示す
る。すなわち、図９に示すように、本実施形態における
タイミング調整回路１１は、３個のフリップフロップＦ
Ｆ1 ，ＦＦ3 ，ＦＦ4 とアンド回路ＡＮ1 とナンド回路
ＮＡ1 と２個の否定回路ＮＴ1 ＮＴ2 とにより構成され
る。フリップフロップＦＦ1 はＤフリップフロップであ
り、フリップフロップＦＦ3 ，ＦＦ4 はＪＫフリップフ
ロップである。アンド回路ＡＮ1 の出力はフリップフロ
ップＦＦ1 のＣＫ端子に入力される。ＣＫ端子の入力が
立ち下がると、フリップフロップＦＦ1 はＤ端子への入
力であるグランドレベル（つまりＬレベル）をＱ端子よ
り出力する。つまり、フリップフロップＦＦ1 はラッチ
回路として機能する。また、フリップフロップＦＦ1 は
ＰＲＥ端子への入力が立ち上がるとＱ端子の出力をＨレ
ベルにする。フリップフロップＦＦ1 にはＣＬ端子が設
けられ、電源投入やリセット操作時に発生するリセット
信号ＲＥＳＥＴがＣＬ端子に入力されることにより、Ｑ
端子の出力をリセット（Ｌレベルにする）ようになって
いる。
条件でのみ使用可能であったが、本実施形態では分周部
１２による時間遅れの影響を受けない回路構成を例示す
る。すなわち、図９に示すように、本実施形態における
タイミング調整回路１１は、３個のフリップフロップＦ
Ｆ1 ，ＦＦ3 ，ＦＦ4 とアンド回路ＡＮ1 とナンド回路
ＮＡ1 と２個の否定回路ＮＴ1 ＮＴ2 とにより構成され
る。フリップフロップＦＦ1 はＤフリップフロップであ
り、フリップフロップＦＦ3 ，ＦＦ4 はＪＫフリップフ
ロップである。アンド回路ＡＮ1 の出力はフリップフロ
ップＦＦ1 のＣＫ端子に入力される。ＣＫ端子の入力が
立ち下がると、フリップフロップＦＦ1 はＤ端子への入
力であるグランドレベル（つまりＬレベル）をＱ端子よ
り出力する。つまり、フリップフロップＦＦ1 はラッチ
回路として機能する。また、フリップフロップＦＦ1 は
ＰＲＥ端子への入力が立ち上がるとＱ端子の出力をＨレ
ベルにする。フリップフロップＦＦ1 にはＣＬ端子が設
けられ、電源投入やリセット操作時に発生するリセット
信号ＲＥＳＥＴがＣＬ端子に入力されることにより、Ｑ
端子の出力をリセット（Ｌレベルにする）ようになって
いる。
【００３２】ナンド回路ＮＡ1 はアドレスストロープ信
号ＡＳとフリップフロップＦＦ1 のＱ端子の出力との論
理積の否定を出力するものであり、これがチップセレク
ト信号ＣＳになる。チップセレクト信号ＣＳはＬレベル
のときにフレームメモリ６のアクセスを許可する（イネ
ーブルにする）。また、フリップフロップＦＦ1 のＰＲ
Ｅ端子にはアドレスストローブ信号ＡＳを否定回路ＮＴ
1 で反転した信号が入力されるから、アドレスストロー
ブ信号ＡＳの立ち下がり時にフリップフロップＦＦ1 の
Ｑ端子の出力はＨレベルになる。つまり、チップセレク
ト信号ＣＳは、アドレスストローブ信号ＡＳの立ち上が
り時点からＬレベルになり、フレームメモリ６をイネー
ブルにするのである。
号ＡＳとフリップフロップＦＦ1 のＱ端子の出力との論
理積の否定を出力するものであり、これがチップセレク
ト信号ＣＳになる。チップセレクト信号ＣＳはＬレベル
のときにフレームメモリ６のアクセスを許可する（イネ
ーブルにする）。また、フリップフロップＦＦ1 のＰＲ
Ｅ端子にはアドレスストローブ信号ＡＳを否定回路ＮＴ
1 で反転した信号が入力されるから、アドレスストロー
ブ信号ＡＳの立ち下がり時にフリップフロップＦＦ1 の
Ｑ端子の出力はＨレベルになる。つまり、チップセレク
ト信号ＣＳは、アドレスストローブ信号ＡＳの立ち上が
り時点からＬレベルになり、フレームメモリ６をイネー
ブルにするのである。
【００３３】ところで、アンド回路ＡＮ1 の各入力はフ
リップフロップＦＦ3 ，ＦＦ4 のＱ端子の出力としてあ
り、各フリップフロップＦＦ3 ，ＦＦ4 のＣＫ端子には
マイコン３からのクロック信号ＣＬＫを入力し、各フリ
ップフロップＦＦ3 ，ＦＦ4のＣＬ端子にはメモリサイ
クル信号ＭＣＹＣが否定回路ＮＴ2 を介して入力される
ようにしてある。ただし、フリップフロップＦＦ3 のＣ
Ｋ端子にはクロック信号ＣＬＫを反転して入力し、フリ
ップフロップＦＦ4 のＣＫ端子にはクロック信号ＣＬＫ
を反転せずに入力している。各フリップフロップＦ
Ｆ3 ，ＦＦ4 のＪ端子およびＫ端子は電源Ｖｃｃに接続
されている。したがって、メモリサイクル信号ＭＣＹＣ
がＨレベルの期間において、フリップフロップＦＦ3 は
クロック信号ＣＬＫの立ち下がり毎にＱ端子の出力をＨ
レベルとＬレベルとに交互に切り換え、フリップフロッ
プＦＦ4 はクロック信号ＣＬＫの立ち上がり毎にＱ端子
の出力をＨレベルとＬレベルとに交互に切り換える。つ
まり、両フリップフロップＦＦ 3 ，ＦＦ4 のＱ端子の出
力位相は、クロック信号ＣＬＫの２分の１周期ずれるこ
とになる。このように、フリップフロップＦＦ3 ，ＦＦ
4 とアンド回路ＡＮ1 とによりクロック信号ＣＬＫの立
ち上がりおよび立ち下がりのエッジが検出されるのであ
って、これらがエッジ検出手段を構成する。
リップフロップＦＦ3 ，ＦＦ4 のＱ端子の出力としてあ
り、各フリップフロップＦＦ3 ，ＦＦ4 のＣＫ端子には
マイコン３からのクロック信号ＣＬＫを入力し、各フリ
ップフロップＦＦ3 ，ＦＦ4のＣＬ端子にはメモリサイ
クル信号ＭＣＹＣが否定回路ＮＴ2 を介して入力される
ようにしてある。ただし、フリップフロップＦＦ3 のＣ
Ｋ端子にはクロック信号ＣＬＫを反転して入力し、フリ
ップフロップＦＦ4 のＣＫ端子にはクロック信号ＣＬＫ
を反転せずに入力している。各フリップフロップＦ
Ｆ3 ，ＦＦ4 のＪ端子およびＫ端子は電源Ｖｃｃに接続
されている。したがって、メモリサイクル信号ＭＣＹＣ
がＨレベルの期間において、フリップフロップＦＦ3 は
クロック信号ＣＬＫの立ち下がり毎にＱ端子の出力をＨ
レベルとＬレベルとに交互に切り換え、フリップフロッ
プＦＦ4 はクロック信号ＣＬＫの立ち上がり毎にＱ端子
の出力をＨレベルとＬレベルとに交互に切り換える。つ
まり、両フリップフロップＦＦ 3 ，ＦＦ4 のＱ端子の出
力位相は、クロック信号ＣＬＫの２分の１周期ずれるこ
とになる。このように、フリップフロップＦＦ3 ，ＦＦ
4 とアンド回路ＡＮ1 とによりクロック信号ＣＬＫの立
ち上がりおよび立ち下がりのエッジが検出されるのであ
って、これらがエッジ検出手段を構成する。
【００３４】アンド回路ＡＮ1 の出力が立ち下がるの
は、両フリップフロップＦＦ3 ，ＦＦ 4 の出力がともに
Ｈレベルになった後に一方がＬレベルになる時点であ
り、このときフリップフロップＦＦ1 のＱ端子の出力が
Ｌレベルになるから、チップセレクト信号ＣＳはＨレベ
ルになり、選択信号ＯＥ／ＷＥにより選択されている処
理をフレームメモリ６に対して行なうのである。つま
り、データの書込または読出が行なわれる。以後、アド
レスストローブ信号ＡＳが次に立ち上がるまでチップセ
レクト信号ＣＳはＨレベルに保たれる。
は、両フリップフロップＦＦ3 ，ＦＦ 4 の出力がともに
Ｈレベルになった後に一方がＬレベルになる時点であ
り、このときフリップフロップＦＦ1 のＱ端子の出力が
Ｌレベルになるから、チップセレクト信号ＣＳはＨレベ
ルになり、選択信号ＯＥ／ＷＥにより選択されている処
理をフレームメモリ６に対して行なうのである。つま
り、データの書込または読出が行なわれる。以後、アド
レスストローブ信号ＡＳが次に立ち上がるまでチップセ
レクト信号ＣＳはＨレベルに保たれる。
【００３５】いま、図９に示すように、分周部１２での
時間遅れがなく、図９（ｂ）のように分周部１２から出
力されるクロック信号ＣＬＫ２の立ち上がりが図９
（ａ）のようにマイコン３のクロック信号ＣＬＫの立ち
上がりに一致している場合について考える。ディスプレ
イコントローラ５からは、図９（ｃ）のアドレスストロ
ーブ信号ＡＳと、図９（ｄ）のメモリサイクル信号ＭＣ
ＹＣと、図９（ｅ）のアドレス（ＡＤＲ）およびデータ
（ＤＡＴＡ）とが出力される。先に説明したように、ア
ドレスストローブ信号ＡＳは、アドレス（ＡＤＲ）が出
力されている期間内に立ち上がり、データ（ＤＡＴＡ）
の終了とともに立ち下がる。これらのタイミングはクロ
ック信号ＣＬＫ２により制御されている。しかして、図
９（ｆ）のようなタイミングでアドレスラッチ部１３か
らアドレス（ＡＤＲ）がフレームメモリ６に与えられ
る。また、メモリサイクル信号ＭＣＹＣがＨレベルの期
間にフレームメモリ６に対して図９（ｇ）のようにデー
タ（ＤＡＴＡ）の書込ないし読出が行なわれる。
時間遅れがなく、図９（ｂ）のように分周部１２から出
力されるクロック信号ＣＬＫ２の立ち上がりが図９
（ａ）のようにマイコン３のクロック信号ＣＬＫの立ち
上がりに一致している場合について考える。ディスプレ
イコントローラ５からは、図９（ｃ）のアドレスストロ
ーブ信号ＡＳと、図９（ｄ）のメモリサイクル信号ＭＣ
ＹＣと、図９（ｅ）のアドレス（ＡＤＲ）およびデータ
（ＤＡＴＡ）とが出力される。先に説明したように、ア
ドレスストローブ信号ＡＳは、アドレス（ＡＤＲ）が出
力されている期間内に立ち上がり、データ（ＤＡＴＡ）
の終了とともに立ち下がる。これらのタイミングはクロ
ック信号ＣＬＫ２により制御されている。しかして、図
９（ｆ）のようなタイミングでアドレスラッチ部１３か
らアドレス（ＡＤＲ）がフレームメモリ６に与えられ
る。また、メモリサイクル信号ＭＣＹＣがＨレベルの期
間にフレームメモリ６に対して図９（ｇ）のようにデー
タ（ＤＡＴＡ）の書込ないし読出が行なわれる。
【００３６】図９（ｄ）のようにメモリサイクル信号Ｍ
ＣＹＣがＨレベルの期間に、図９（ｉ）のようにクロッ
ク信号の最初の立ち上がりのエッジでフリップフロップ
ＦＦ 4 のＱ端子の出力がＨレベルになり、図９（ｈ）の
ようにクロック信号ＣＬＫの半周期分遅れてフリップフ
ロップＦＦ3 のＱ端子の出力がＨレベルになる。したが
って、アンド回路ＡＮ1 の出力は図９（ｊ）のようにフ
リップフロップＦＦ3のＱ端子の出力の立ち上がりか
ら、フリップフロップＦＦ4 のＱ端子の出力の立ち下が
りまでの期間にＨレベルになる。ここにおいて、メモリ
サイクル信号ＭＣＹＣがＨレベルでアクティブである期
間（図９（ｅ）（ｇ）のようにデータ（ＤＡＴＡ）が発
生している期間）はクロック信号ＣＬＫの２周期分の期
間であり、各フリップフロップＦＦ3 ，ＦＦ4 のＱ端子
の出力がＨレベルになる期間はクロック信号ＣＬＫの１
周期分の期間であるから、図９の例ではメモリサイクル
信号ＭＣＹＣが立ち上がってからクロック信号ＣＬＫの
１．５周期後にはアンド回路ＡＮ1 の出力が立ち下がる
ことになる。実施形態１について説明した動作から明ら
かなように、アンド回路ＡＮ1 の出力が立ち下がると、
図９（ｋ）チップセレクト信号ＣＳが立ち上がるのであ
るから、データＤＡＴＡの発生期間中にタイミング信号
としてのチップセレクト信号ＣＳが立ち上がることにな
る。
ＣＹＣがＨレベルの期間に、図９（ｉ）のようにクロッ
ク信号の最初の立ち上がりのエッジでフリップフロップ
ＦＦ 4 のＱ端子の出力がＨレベルになり、図９（ｈ）の
ようにクロック信号ＣＬＫの半周期分遅れてフリップフ
ロップＦＦ3 のＱ端子の出力がＨレベルになる。したが
って、アンド回路ＡＮ1 の出力は図９（ｊ）のようにフ
リップフロップＦＦ3のＱ端子の出力の立ち上がりか
ら、フリップフロップＦＦ4 のＱ端子の出力の立ち下が
りまでの期間にＨレベルになる。ここにおいて、メモリ
サイクル信号ＭＣＹＣがＨレベルでアクティブである期
間（図９（ｅ）（ｇ）のようにデータ（ＤＡＴＡ）が発
生している期間）はクロック信号ＣＬＫの２周期分の期
間であり、各フリップフロップＦＦ3 ，ＦＦ4 のＱ端子
の出力がＨレベルになる期間はクロック信号ＣＬＫの１
周期分の期間であるから、図９の例ではメモリサイクル
信号ＭＣＹＣが立ち上がってからクロック信号ＣＬＫの
１．５周期後にはアンド回路ＡＮ1 の出力が立ち下がる
ことになる。実施形態１について説明した動作から明ら
かなように、アンド回路ＡＮ1 の出力が立ち下がると、
図９（ｋ）チップセレクト信号ＣＳが立ち上がるのであ
るから、データＤＡＴＡの発生期間中にタイミング信号
としてのチップセレクト信号ＣＳが立ち上がることにな
る。
【００３７】一方、図１０（（ａ）〜（ｋ）は図９の対
応する符号の信号を示す）に示すように、ディスプレイ
コントローラ５に与えるクロック信号ＣＬＫ２（図１０
（ｂ））の立ち上がりが、マイコン３からのクロック信
号ＣＬＫ（図１０（ａ））の立ち上がりから４分の３周
期遅れた場合には、メモリサイクル信号ＭＣＹＣがＨレ
ベルになってから、クロック信号ＣＬＫの４分の１周期
遅れでクロック信号ＣＬＫが立ち下がる。したがって、
フリップフロップＦＦ3 のＱ端子の出力がＨレベルにな
り、その後、クロック信号ＣＬＫの立ち上がりによって
フリップフロップＦＦ4 のＱ端子の出力がＨレベルにな
る。この場合には、メモリサイクル信号ＭＣＹＣの立ち
上がりから４分の５周期遅れでタイミング信号であるチ
ップセレクト信号ＣＳが立ち上がることになる。
応する符号の信号を示す）に示すように、ディスプレイ
コントローラ５に与えるクロック信号ＣＬＫ２（図１０
（ｂ））の立ち上がりが、マイコン３からのクロック信
号ＣＬＫ（図１０（ａ））の立ち上がりから４分の３周
期遅れた場合には、メモリサイクル信号ＭＣＹＣがＨレ
ベルになってから、クロック信号ＣＬＫの４分の１周期
遅れでクロック信号ＣＬＫが立ち下がる。したがって、
フリップフロップＦＦ3 のＱ端子の出力がＨレベルにな
り、その後、クロック信号ＣＬＫの立ち上がりによって
フリップフロップＦＦ4 のＱ端子の出力がＨレベルにな
る。この場合には、メモリサイクル信号ＭＣＹＣの立ち
上がりから４分の５周期遅れでタイミング信号であるチ
ップセレクト信号ＣＳが立ち上がることになる。
【００３８】図９、図１０に示した動作から明らかなよ
うに、クロック信号ＣＬＫの立ち上がりと立ち下がりと
をそれぞれ検出する２個のフリップフロップＦＦ3 ，Ｆ
Ｆ4を用いてチップセレクト信号ＣＳを立ち上がらせて
いるから、チップセレクト信号ＣＳの立ち上がりは、メ
モリサイクル信号ＭＣＹＣの立ち上がりからクロック信
号ＣＬＫの１．５周期以内になり、フレームメモリ６に
確実にアクセスすることができるのである。つまり、マ
イコン３のクロック信号ＣＬＫの周波数を高めないにも
かかわらず、従来構成においてクロック信号ＣＬＫの周
波数を２倍にした場合と同様にグラフィックコントロー
ラ５の処理速度を向上させることが可能である。
うに、クロック信号ＣＬＫの立ち上がりと立ち下がりと
をそれぞれ検出する２個のフリップフロップＦＦ3 ，Ｆ
Ｆ4を用いてチップセレクト信号ＣＳを立ち上がらせて
いるから、チップセレクト信号ＣＳの立ち上がりは、メ
モリサイクル信号ＭＣＹＣの立ち上がりからクロック信
号ＣＬＫの１．５周期以内になり、フレームメモリ６に
確実にアクセスすることができるのである。つまり、マ
イコン３のクロック信号ＣＬＫの周波数を高めないにも
かかわらず、従来構成においてクロック信号ＣＬＫの周
波数を２倍にした場合と同様にグラフィックコントロー
ラ５の処理速度を向上させることが可能である。
【００３９】
【発明の効果】請求項１の発明は、表示器に表示される
表示データを生成するグラフィックコントローラと、表
示データを格納するフレームメモリと、クロック信号を
発生するクロック発生手段と、クロック信号を分周して
グラフィックコントローラに与える分周手段とを備える
表示装置に用いられ、グラフィックコントローラが表示
データを出力または入力する期間にフレームメモリに読
出または書込のタイミング信号を与えるタイミング調整
回路であって、グラフィックコントローラが表示データ
の入出力を指示する際に出力するメモリサイクル信号が
アクティブである期間内でクロック信号の立ち上がりと
立ち下がりとの少なくとも一方のエッジを検出するエッ
ジ検出手段と、エッジの検出時点でタイミング信号を発
生する信号発生手段とを備えるものであり、メモリサイ
クル信号がアクティブである期間内でクロック信号のエ
ッジを検出しタイミング信号を発生させているから、グ
ラフィックコントローラから表示データの入出力が指示
されている期間内にタイミング信号を発生させてフレー
ムメモリにアクセスすることができるのである。
表示データを生成するグラフィックコントローラと、表
示データを格納するフレームメモリと、クロック信号を
発生するクロック発生手段と、クロック信号を分周して
グラフィックコントローラに与える分周手段とを備える
表示装置に用いられ、グラフィックコントローラが表示
データを出力または入力する期間にフレームメモリに読
出または書込のタイミング信号を与えるタイミング調整
回路であって、グラフィックコントローラが表示データ
の入出力を指示する際に出力するメモリサイクル信号が
アクティブである期間内でクロック信号の立ち上がりと
立ち下がりとの少なくとも一方のエッジを検出するエッ
ジ検出手段と、エッジの検出時点でタイミング信号を発
生する信号発生手段とを備えるものであり、メモリサイ
クル信号がアクティブである期間内でクロック信号のエ
ッジを検出しタイミング信号を発生させているから、グ
ラフィックコントローラから表示データの入出力が指示
されている期間内にタイミング信号を発生させてフレー
ムメモリにアクセスすることができるのである。
【００４０】請求項２の発明のように分周手段がクロッ
ク信号を２分周するものでは、グラフィックコントロー
ラに与えるクロック信号の周波数が元のクロック信号の
２分の１であるから、タイミングを合わせながらも高速
な描画処理が可能になる。請求項３の発明のように、エ
ッジ検出手段がクロック信号の立ち上がりと立ち下がり
との両方のエッジを検出するものでは、クロック信号の
周波数を２倍にした場合に相当する処理が可能になる。
ク信号を２分周するものでは、グラフィックコントロー
ラに与えるクロック信号の周波数が元のクロック信号の
２分の１であるから、タイミングを合わせながらも高速
な描画処理が可能になる。請求項３の発明のように、エ
ッジ検出手段がクロック信号の立ち上がりと立ち下がり
との両方のエッジを検出するものでは、クロック信号の
周波数を２倍にした場合に相当する処理が可能になる。
【００４１】請求項６の発明のように、エッジ検出手段
を、メモリサイクル信号がアクティブである期間にクロ
ック信号の立ち上がりのエッジ毎に出力を反転させる第
１のフリップフロップと、メモリサイクル信号がアクテ
ィブである期間にクロック信号の立ち下がりのエッジ毎
に出力を反転させる第２のフリップフロップと、両フリ
ップフロップの出力の論理積を出力するアンド回路とで
構成し、信号発生手段をアンド回路の出力の立ち上がり
または立ち下がりのエッジをラッチするラッチ回路とし
たものでは、クロック信号の立ち上がりのエッジと立ち
下がりのエッジとの両方を各フリップフロップでそれぞ
れ検出するから、クロック信号の周波数を２倍にした場
合に相当する処理が可能になる。
を、メモリサイクル信号がアクティブである期間にクロ
ック信号の立ち上がりのエッジ毎に出力を反転させる第
１のフリップフロップと、メモリサイクル信号がアクテ
ィブである期間にクロック信号の立ち下がりのエッジ毎
に出力を反転させる第２のフリップフロップと、両フリ
ップフロップの出力の論理積を出力するアンド回路とで
構成し、信号発生手段をアンド回路の出力の立ち上がり
または立ち下がりのエッジをラッチするラッチ回路とし
たものでは、クロック信号の立ち上がりのエッジと立ち
下がりのエッジとの両方を各フリップフロップでそれぞ
れ検出するから、クロック信号の周波数を２倍にした場
合に相当する処理が可能になる。
【図１】本発明の基本構成を示すブロック図である。
【図２】実施形態１を示すブロック図である。
【図３】同上の動作説明図である。
【図４】同上の動作説明図である。
【図５】実施形態２を示すブロック図である。
【図６】同上の動作説明図である。
【図７】同上の動作説明図である。
【図８】実施形態３を示すブロック図である。
【図９】同上の動作説明図である。
【図１０】同上の動作説明図である。
【図１１】従来例を示すブロック図である。
【図１２】他の従来例を示すブロック図である。
【図１３】さらに他の従来例を示すブロック図である。
【図１４】同上の動作説明図である。
【図１５】同上の動作説明図である。
５ グラフィックコントローラ ６ フレームメモリ １１ タイミング調整回路 １２ 分周部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｎ 5/66 １０２ Ｇ０６Ｆ 1/04 ３４０Ｚ
Claims (7)
- 【請求項１】 表示器に表示される表示データを生成す
るグラフィックコントローラと、表示データを格納する
フレームメモリと、クロック信号を発生するクロック発
生手段と、クロック信号を分周してグラフィックコント
ローラに与える分周手段とを備える表示装置に用いら
れ、グラフィックコントローラが表示データを出力また
は入力する期間にフレームメモリに読出または書込のタ
イミング信号を与えるタイミング調整回路であって、グ
ラフィックコントローラが表示データの入出力を指示す
る際に出力するメモリサイクル信号がアクティブである
期間内でクロック信号の立ち上がりと立ち下がりとの少
なくとも一方のエッジを検出するエッジ検出手段と、エ
ッジの検出時点でタイミング信号を発生する信号発生手
段とを備えることを特徴とするタイミング調整回路。 - 【請求項２】 分周手段はクロック信号を２分周するこ
とを特徴とする請求項１記載のタイミング調整回路。 - 【請求項３】 エッジ検出手段はクロック信号の立ち上
がりと立ち下がりとの両方のエッジを検出することを特
徴とする請求項１記載のタイミング調整回路。 - 【請求項４】 エッジ検出手段と信号発生手段とは、メ
モリサイクル信号とクロック信号との論理積を出力する
アンド回路と、アンド回路の出力の立ち上がりまたは立
ち下がりのエッジをラッチするラッチ回路とからなるこ
とを特徴とする請求項１記載のタイミング調整回路。 - 【請求項５】 エッジ検出手段はメモリサイクル信号が
アクティブである期間にクロック信号の立ち上がりまた
は立ち下がりのエッジ毎に出力を反転させるフリップフ
ロップであり、信号発生手段はフリップフロップの出力
の立ち上がりまたは立ち下がりのエッジをラッチするラ
ッチ回路であることを特徴とする請求項１記載のタイミ
ング調整回路。 - 【請求項６】 エッジ検出手段は、メモリサイクル信号
がアクティブである期間にクロック信号の立ち上がりの
エッジ毎に出力を反転させる第１のフリップフロップ
と、メモリサイクル信号がアクティブである期間にクロ
ック信号の立ち下がりのエッジ毎に出力を反転させる第
２のフリップフロップと、両フリップフロップの出力の
論理積を出力するアンド回路とからなり、信号発生手段
はアンド回路の出力の立ち上がりまたは立ち下がりのエ
ッジをラッチするラッチ回路であることを特徴とする請
求項１記載のタイミング調整回路。 - 【請求項７】 メモリサイクル信号は、フレームメモリ
のアドレスを指定する期間と、フレームメモリに表示デ
ータを入出力する期間とを交互に指示し、アドレスを指
定する期間内にグラフィックコントローラから出力する
アドレスストローブ信号に基づいてアドレスをアドレス
ラッチに保持し、アドレスラッチに保持したアドレスを
用いて表示データを入出力する期間にフレームメモリを
アクセスすることを特徴とする請求項１ないし請求項６
記載のタイミング調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9061423A JPH10254425A (ja) | 1997-03-14 | 1997-03-14 | タイミング調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9061423A JPH10254425A (ja) | 1997-03-14 | 1997-03-14 | タイミング調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10254425A true JPH10254425A (ja) | 1998-09-25 |
Family
ID=13170672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9061423A Withdrawn JPH10254425A (ja) | 1997-03-14 | 1997-03-14 | タイミング調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10254425A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100433148B1 (ko) * | 2000-12-27 | 2004-05-27 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 액정 표시 장치의 구동 방법 및 구동 회로 |
| KR100440839B1 (ko) * | 2001-08-28 | 2004-07-19 | 샤프 가부시키가이샤 | 구동 장치 및 그것을 포함하고 있는 표시 모듈 |
| KR100764048B1 (ko) * | 2001-01-06 | 2007-10-09 | 삼성전자주식회사 | 전자기 장애를 저감한 액정 구동 장치 |
| US7716516B2 (en) | 2006-06-21 | 2010-05-11 | Sony Computer Entertainment Inc. | Method for controlling operation of microprocessor which performs duty cycle correction process |
| US8108813B2 (en) | 2007-11-20 | 2012-01-31 | International Business Machines Corporation | Structure for a circuit obtaining desired phase locked loop duty cycle without pre-scaler |
| US8381143B2 (en) | 2008-05-29 | 2013-02-19 | International Business Machines Corporation | Structure for a duty cycle correction circuit |
| WO2014054522A1 (ja) * | 2012-10-05 | 2014-04-10 | シャープ株式会社 | 画像表示装置およびその駆動方法 |
| US9620044B2 (en) | 2012-10-05 | 2017-04-11 | Sharp Kabushiki Kasiha | Image display device and drive method therefor |
-
1997
- 1997-03-14 JP JP9061423A patent/JPH10254425A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100433148B1 (ko) * | 2000-12-27 | 2004-05-27 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 액정 표시 장치의 구동 방법 및 구동 회로 |
| KR100764048B1 (ko) * | 2001-01-06 | 2007-10-09 | 삼성전자주식회사 | 전자기 장애를 저감한 액정 구동 장치 |
| KR100440839B1 (ko) * | 2001-08-28 | 2004-07-19 | 샤프 가부시키가이샤 | 구동 장치 및 그것을 포함하고 있는 표시 모듈 |
| US7716516B2 (en) | 2006-06-21 | 2010-05-11 | Sony Computer Entertainment Inc. | Method for controlling operation of microprocessor which performs duty cycle correction process |
| US8108813B2 (en) | 2007-11-20 | 2012-01-31 | International Business Machines Corporation | Structure for a circuit obtaining desired phase locked loop duty cycle without pre-scaler |
| US8381143B2 (en) | 2008-05-29 | 2013-02-19 | International Business Machines Corporation | Structure for a duty cycle correction circuit |
| WO2014054522A1 (ja) * | 2012-10-05 | 2014-04-10 | シャープ株式会社 | 画像表示装置およびその駆動方法 |
| US9548013B2 (en) | 2012-10-05 | 2017-01-17 | Sharp Kabushiki Kaisha | Image display device and drive method therefor |
| US9620044B2 (en) | 2012-10-05 | 2017-04-11 | Sharp Kabushiki Kasiha | Image display device and drive method therefor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040601 |