JPH10254425A - タイミング調整回路 - Google Patents
タイミング調整回路Info
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- JPH10254425A JPH10254425A JP9061423A JP6142397A JPH10254425A JP H10254425 A JPH10254425 A JP H10254425A JP 9061423 A JP9061423 A JP 9061423A JP 6142397 A JP6142397 A JP 6142397A JP H10254425 A JPH10254425 A JP H10254425A
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- Japan
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- clock signal
- signal
- output
- period
- flip
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- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】マイコンのクロック信号の周波数を変えること
なくグラフィックコントローラの描画処理を高速化可能
なタイミング調整回路を提供する。 【解決手段】外部からのクロック信号CLKを分周部1
2で2分周し、表示データを生成するグラフィックコン
トローラ5にクロック信号として与える。グラフィック
コントローラ5がフレームメモリ6にアクセスするとき
には、メモリサイクル信号MCYCをアクティブにし、
タイミング調整回路11はメモリサイクル信号MCYC
がアクティブである期間にクロック信号CLKの立ち上
がりと立ち下がりとのエッジを検出し、エッジの検出時
点でチップセレクト信号CSを生成してフレームメモリ
6に与える。クロック信号CLKの立ち上がりと立ち下
がりとの両方のエッジを用いるから、一方のエッジのみ
を用いる場合に比較すると、クロック信号CLKの周波
数を2倍にした場合と同様の処理が可能になる。
なくグラフィックコントローラの描画処理を高速化可能
なタイミング調整回路を提供する。 【解決手段】外部からのクロック信号CLKを分周部1
2で2分周し、表示データを生成するグラフィックコン
トローラ5にクロック信号として与える。グラフィック
コントローラ5がフレームメモリ6にアクセスするとき
には、メモリサイクル信号MCYCをアクティブにし、
タイミング調整回路11はメモリサイクル信号MCYC
がアクティブである期間にクロック信号CLKの立ち上
がりと立ち下がりとのエッジを検出し、エッジの検出時
点でチップセレクト信号CSを生成してフレームメモリ
6に与える。クロック信号CLKの立ち上がりと立ち下
がりとの両方のエッジを用いるから、一方のエッジのみ
を用いる場合に比較すると、クロック信号CLKの周波
数を2倍にした場合と同様の処理が可能になる。
Description
【0001】
【発明の属する技術分野】本発明は、表示装置に用いら
れ、描画処理専用のグラフィックコントローラの処理速
度に合わせてバッファとして機能するフレームメモリへ
の表示データの書込や読出を行なわせるように、グラフ
ィックコントローラとフレームメモリとの動作のタイミ
ングを調整するタイミング調整回路に関するものであ
る。
れ、描画処理専用のグラフィックコントローラの処理速
度に合わせてバッファとして機能するフレームメモリへ
の表示データの書込や読出を行なわせるように、グラフ
ィックコントローラとフレームメモリとの動作のタイミ
ングを調整するタイミング調整回路に関するものであ
る。
【0002】
【従来の技術】従来より、プログラマブルロジックコン
トローラやパーソナルコンピュータなどのコンピュータ
装置との間でデータ通信を行なうことによって、プログ
ラマブルロジックコントローラやパーソナルコンピュー
タの動作を表示し、またプログラマブルロジックコント
ローラやパーソナルコンピュータに対して動作を指示な
いしデータを設定することができる表示装置が提供され
ている。この種の表示装置は、液晶表示器のような表示
器と、表示器の画面上に積層されたタッチパネルないし
表示器の周囲に配置された機械的スイッチのような操作
部とを備える。また、プログラマブルロジックコントロ
ーラやパーソナルコンピュータとデータを授受するため
の通信インターフェースを備え、これらはマイコンによ
り制御される。ここで、マイコンは、少なくともマイク
ロプロセッサとメモリと所望の動作を行なうためのプロ
グラムとを備えるものを意味する。
トローラやパーソナルコンピュータなどのコンピュータ
装置との間でデータ通信を行なうことによって、プログ
ラマブルロジックコントローラやパーソナルコンピュー
タの動作を表示し、またプログラマブルロジックコント
ローラやパーソナルコンピュータに対して動作を指示な
いしデータを設定することができる表示装置が提供され
ている。この種の表示装置は、液晶表示器のような表示
器と、表示器の画面上に積層されたタッチパネルないし
表示器の周囲に配置された機械的スイッチのような操作
部とを備える。また、プログラマブルロジックコントロ
ーラやパーソナルコンピュータとデータを授受するため
の通信インターフェースを備え、これらはマイコンによ
り制御される。ここで、マイコンは、少なくともマイク
ロプロセッサとメモリと所望の動作を行なうためのプロ
グラムとを備えるものを意味する。
【0003】表示装置は、図11に示すように、液晶表
示器1の表示を画面制御回路2によって制御する。画面
制御回路2にはマイコン3によりクロック信号CLKが
入力され、操作部や通信インターフェースのような他の
回路4からの表示データDATAが画面制御回路2に与
えられることによって、液晶表示器1に表示データDA
TAが表示される。液晶表示器1はドットマトリクス式
のものであり、画面制御回路2は、他の回路4からの表
示データDATAとマイコン3からのクロック信号CL
Kとに基づいて、表示データDATAのほか、水平同期
信号HSYNC、垂直同期信号VSYNC、表示データ
DATAの表示位置を指定するためのドットクロック信
号DOTCLKを生成して液晶表示器1に与える。すな
わち、水平同期信号HSYNCおよび垂直同期信号VS
YNCにより起点を指定し、液晶表示器1の表示ドット
をドットクロック信号DOTCLKにより順に送り、こ
のドットクロック信号DOTCLKに同期させて表示デ
ータDATAを液晶表示器1に与えることで、液晶表示
器1の所望位置に所望データを表示することができるの
である。
示器1の表示を画面制御回路2によって制御する。画面
制御回路2にはマイコン3によりクロック信号CLKが
入力され、操作部や通信インターフェースのような他の
回路4からの表示データDATAが画面制御回路2に与
えられることによって、液晶表示器1に表示データDA
TAが表示される。液晶表示器1はドットマトリクス式
のものであり、画面制御回路2は、他の回路4からの表
示データDATAとマイコン3からのクロック信号CL
Kとに基づいて、表示データDATAのほか、水平同期
信号HSYNC、垂直同期信号VSYNC、表示データ
DATAの表示位置を指定するためのドットクロック信
号DOTCLKを生成して液晶表示器1に与える。すな
わち、水平同期信号HSYNCおよび垂直同期信号VS
YNCにより起点を指定し、液晶表示器1の表示ドット
をドットクロック信号DOTCLKにより順に送り、こ
のドットクロック信号DOTCLKに同期させて表示デ
ータDATAを液晶表示器1に与えることで、液晶表示
器1の所望位置に所望データを表示することができるの
である。
【0004】ここで、図11に示す回路構成では、画面
制御回路2と他の回路4とに同じクロック信号CLKを
マイコン3から与えている。言い換えると、画面制御回
路2と他の回路4とでクロック信号CLKを発生させる
回路を共用している。したがって、クロック信号CLK
を発生させるための構成が1回路になり、構成が簡単で
ある。しかしながら、この構成では表示データDATA
の作成をマイコン3で行なうことになるから、マイコン
3の負荷が大きく、比較的複雑な画面を作成しようとす
れば描画速度が遅くなるという問題がある。
制御回路2と他の回路4とに同じクロック信号CLKを
マイコン3から与えている。言い換えると、画面制御回
路2と他の回路4とでクロック信号CLKを発生させる
回路を共用している。したがって、クロック信号CLK
を発生させるための構成が1回路になり、構成が簡単で
ある。しかしながら、この構成では表示データDATA
の作成をマイコン3で行なうことになるから、マイコン
3の負荷が大きく、比較的複雑な画面を作成しようとす
れば描画速度が遅くなるという問題がある。
【0005】一方、図12に示すように、集積回路とし
て提供されている描画処理専用のグラフィックコントロ
ーラ5を用いた回路構成も考えられる。この構成では、
他の回路4で生成したデータDATA1をグラフィック
コントローラ5に渡すことによって、表示形状や表示位
置を演算して表示データDATAを生成する。この種の
グラフィックコントローラ5を用いると、描画処理ない
し表示処理の大部分をグラフィックコントローラ5で行
なうからマイコン3の負荷が低減し、かつ処理が高速さ
れる可能性がある。このようなグラフィックコントロー
ラ5を用いるには、グラフィックコントローラ5にもク
ロック信号CLK1を与える必要があり、またマイコン
3とグラフィックコントローラ5との処理速度を合わせ
るために、マイコン3のクロック信号CLKとは異なる
周波数のクロック信号CLK1を用いる必要がある。つ
まり、グラフィックコントローラ5の性能に適したクロ
ック信号CLK1を生成する必要があり、回路設計によ
ってはクロック信号CLK,CLK1が干渉するという
問題が生じることがある。
て提供されている描画処理専用のグラフィックコントロ
ーラ5を用いた回路構成も考えられる。この構成では、
他の回路4で生成したデータDATA1をグラフィック
コントローラ5に渡すことによって、表示形状や表示位
置を演算して表示データDATAを生成する。この種の
グラフィックコントローラ5を用いると、描画処理ない
し表示処理の大部分をグラフィックコントローラ5で行
なうからマイコン3の負荷が低減し、かつ処理が高速さ
れる可能性がある。このようなグラフィックコントロー
ラ5を用いるには、グラフィックコントローラ5にもク
ロック信号CLK1を与える必要があり、またマイコン
3とグラフィックコントローラ5との処理速度を合わせ
るために、マイコン3のクロック信号CLKとは異なる
周波数のクロック信号CLK1を用いる必要がある。つ
まり、グラフィックコントローラ5の性能に適したクロ
ック信号CLK1を生成する必要があり、回路設計によ
ってはクロック信号CLK,CLK1が干渉するという
問題が生じることがある。
【0006】しかして、グラフィックコントローラ5を
用いて描画処理を高速化しながらもクロック信号CLK
は1回路で発生させるために、図13に示す回路構成が
考えられる。この構成では、マイコン3で生成したクロ
ック信号CLKを用いて画面制御回路2を動作させ、か
つ画面制御回路2でクロック信号CLKを分周したクロ
ック信号CLK2をグラフィックコントローラ5で用い
ている。また、マイコン3とグラフィックコントローラ
5との処理速度との差を吸収するためにフレームメモリ
6を設けている。グラフィックコントローラ5は適宜の
タイミングでメモリサイクル信号MCYCを画面制御回
路2に与え、画面制御回路2はクロック信号CLKおよ
びメモリサイクル信号MCYCに基づいて適宜のタイミ
ングで書込や読出を行なうための選択信号OE/WE
(あるいはチップセレクト信号)をフレームメモリ6に
与える。
用いて描画処理を高速化しながらもクロック信号CLK
は1回路で発生させるために、図13に示す回路構成が
考えられる。この構成では、マイコン3で生成したクロ
ック信号CLKを用いて画面制御回路2を動作させ、か
つ画面制御回路2でクロック信号CLKを分周したクロ
ック信号CLK2をグラフィックコントローラ5で用い
ている。また、マイコン3とグラフィックコントローラ
5との処理速度との差を吸収するためにフレームメモリ
6を設けている。グラフィックコントローラ5は適宜の
タイミングでメモリサイクル信号MCYCを画面制御回
路2に与え、画面制御回路2はクロック信号CLKおよ
びメモリサイクル信号MCYCに基づいて適宜のタイミ
ングで書込や読出を行なうための選択信号OE/WE
(あるいはチップセレクト信号)をフレームメモリ6に
与える。
【0007】さらに詳しく説明する。図14(a)はク
ロック信号CLK2をクロック信号CLKに対して4分
の1周期に設定し、クロック信号CLKの立ち上がりか
らクロック信号CLK2の立ち上がりまでがクロック信
号CLKの4分の1周期分遅い例を示している。図示例
では、メモリサイクル信号MCYCがHレベルである期
間をアクセス期間としており、アクセス期間にフレーム
メモリ6に対して書込や読出が可能になる。いま、アク
セス期間に書込可能状態を選択して(選択信号OE/W
EをLレベルにする)フレームメモリ6に表示データD
ATAを書き込むものとする。ここに、選択信号OE/
WE(負論理)は、メモリサイクル信号MCYCがアク
セス期間でありかつクロック信号CLK2がLレベルで
ある期間(アクセス期間の前半)においてクロック信号
CLKが最初に立ち下がった時点で立ち下がり、その
後、メモリサイクル信号MCYCがアクセス期間であり
かつクロック信号CLK2がHレベルである期間(アク
セス期間の後半)においてクロック信号が最初に立ち下
がった時点で立ち上がる。そして選択信号OE/WEの
立ち上がり時にフレームメモリ6に表示データDATA
の書込ないし読出が行なわれる。
ロック信号CLK2をクロック信号CLKに対して4分
の1周期に設定し、クロック信号CLKの立ち上がりか
らクロック信号CLK2の立ち上がりまでがクロック信
号CLKの4分の1周期分遅い例を示している。図示例
では、メモリサイクル信号MCYCがHレベルである期
間をアクセス期間としており、アクセス期間にフレーム
メモリ6に対して書込や読出が可能になる。いま、アク
セス期間に書込可能状態を選択して(選択信号OE/W
EをLレベルにする)フレームメモリ6に表示データD
ATAを書き込むものとする。ここに、選択信号OE/
WE(負論理)は、メモリサイクル信号MCYCがアク
セス期間でありかつクロック信号CLK2がLレベルで
ある期間(アクセス期間の前半)においてクロック信号
CLKが最初に立ち下がった時点で立ち下がり、その
後、メモリサイクル信号MCYCがアクセス期間であり
かつクロック信号CLK2がHレベルである期間(アク
セス期間の後半)においてクロック信号が最初に立ち下
がった時点で立ち上がる。そして選択信号OE/WEの
立ち上がり時にフレームメモリ6に表示データDATA
の書込ないし読出が行なわれる。
【0008】このように、クロック信号CLKに対して
クロック信号CLK2を4分の1周期程度とし、クロッ
ク信号CLKに対してアクセス期間を長くとれば、内部
回路での時間遅れなどによって図14(b)のようにク
ロック信号CLKの2分の1周期程度のずれが生じたと
してもフレームメモリ6への表示データDATAの書込
が可能である。つまり、クロック信号CLKの立ち下が
りに同期させて表示データDATAをフレームメモリ6
に書き込むのが容易である。
クロック信号CLK2を4分の1周期程度とし、クロッ
ク信号CLKに対してアクセス期間を長くとれば、内部
回路での時間遅れなどによって図14(b)のようにク
ロック信号CLKの2分の1周期程度のずれが生じたと
してもフレームメモリ6への表示データDATAの書込
が可能である。つまり、クロック信号CLKの立ち下が
りに同期させて表示データDATAをフレームメモリ6
に書き込むのが容易である。
【0009】
【発明が解決しようとする課題】これに対して、グラフ
ィックコントローラ5をより高速に動作させるために、
クロック信号CLK2の周期を短くしたとすると、クロ
ック信号CLKの立ち下がりに同期させて表示データD
ATAをフレームメモリ6に書き込むことができない場
合が生じる。
ィックコントローラ5をより高速に動作させるために、
クロック信号CLK2の周期を短くしたとすると、クロ
ック信号CLKの立ち下がりに同期させて表示データD
ATAをフレームメモリ6に書き込むことができない場
合が生じる。
【0010】このような例を図15に示す。図15
(a)ではクロック信号CLK2をクロック信号CLK
の2分の1周期に設定してあり、この場合にメモリサイ
クル信号MCYCがアクティブであるHレベルの期間
(アクセス期間)はクロック信号CLKの2周期分の期
間になる。したがって、アクセス期間がクロック信号C
LKの立ち上がりから4分の1周期の遅れで開始された
場合は、選択信号OE/WEの立ち上がりがアクセス期
間内で行なわれて表示データ6をフレームメモリ6に書
き込むことができる。一方、図15(b)のようにアク
セス期間がクロック信号CLKの立ち上がりから4分の
3周期の遅れで開始された場合に、選択信号OE/WE
が立ち上がる時点とアクセス期間の終了とが一致し、表
示データDATAをフレームメモリ6に書き込むことが
できない。すなわち、メモリサイクル信号MCYCにお
けるアクセス期間が短いから、表示データDATAをフ
レームメモリ6に書き込むタイミングをクロック信号C
LKの立ち下がりに同期させることができない場合が生
じるのである。
(a)ではクロック信号CLK2をクロック信号CLK
の2分の1周期に設定してあり、この場合にメモリサイ
クル信号MCYCがアクティブであるHレベルの期間
(アクセス期間)はクロック信号CLKの2周期分の期
間になる。したがって、アクセス期間がクロック信号C
LKの立ち上がりから4分の1周期の遅れで開始された
場合は、選択信号OE/WEの立ち上がりがアクセス期
間内で行なわれて表示データ6をフレームメモリ6に書
き込むことができる。一方、図15(b)のようにアク
セス期間がクロック信号CLKの立ち上がりから4分の
3周期の遅れで開始された場合に、選択信号OE/WE
が立ち上がる時点とアクセス期間の終了とが一致し、表
示データDATAをフレームメモリ6に書き込むことが
できない。すなわち、メモリサイクル信号MCYCにお
けるアクセス期間が短いから、表示データDATAをフ
レームメモリ6に書き込むタイミングをクロック信号C
LKの立ち下がりに同期させることができない場合が生
じるのである。
【0011】グラフィックコントローラ5の処理の高速
化には、クロック信号CLKとクロック信号CLK2と
を図14に示す関係としておき、クロック信号CLKの
周波数を高くすることが考えられるが、クロック信号C
LKの周波数を高くするとマイコン3にも高速なものが
必要になり、コスト増につながるものである。本発明は
上記事由に鑑みて為されたものであり、その目的は、マ
イコンのクロック信号の周波数を変えることなくグラフ
ィックコントローラの描画処理を従来よりも高速化し、
かつフレームメモリへのアクセスのタイミングを確実に
とることができるようにしたタイミング調整回路を提供
することにある。
化には、クロック信号CLKとクロック信号CLK2と
を図14に示す関係としておき、クロック信号CLKの
周波数を高くすることが考えられるが、クロック信号C
LKの周波数を高くするとマイコン3にも高速なものが
必要になり、コスト増につながるものである。本発明は
上記事由に鑑みて為されたものであり、その目的は、マ
イコンのクロック信号の周波数を変えることなくグラフ
ィックコントローラの描画処理を従来よりも高速化し、
かつフレームメモリへのアクセスのタイミングを確実に
とることができるようにしたタイミング調整回路を提供
することにある。
【0012】
【課題を解決するための手段】請求項1の発明は、表示
器に表示される表示データを生成するグラフィックコン
トローラと、表示データを格納するフレームメモリと、
クロック信号を発生するクロック発生手段と、クロック
信号を分周してグラフィックコントローラに与える分周
手段とを備える表示装置に用いられ、グラフィックコン
トローラが表示データを出力または入力する期間にフレ
ームメモリに読出または書込のタイミング信号を与える
タイミング調整回路であって、グラフィックコントロー
ラが表示データの入出力を指示する際に出力するメモリ
サイクル信号がアクティブである期間内でクロック信号
の立ち上がりと立ち下がりとの少なくとも一方のエッジ
を検出するエッジ検出手段と、エッジの検出時点でタイ
ミング信号を発生する信号発生手段とを備えるものであ
る。
器に表示される表示データを生成するグラフィックコン
トローラと、表示データを格納するフレームメモリと、
クロック信号を発生するクロック発生手段と、クロック
信号を分周してグラフィックコントローラに与える分周
手段とを備える表示装置に用いられ、グラフィックコン
トローラが表示データを出力または入力する期間にフレ
ームメモリに読出または書込のタイミング信号を与える
タイミング調整回路であって、グラフィックコントロー
ラが表示データの入出力を指示する際に出力するメモリ
サイクル信号がアクティブである期間内でクロック信号
の立ち上がりと立ち下がりとの少なくとも一方のエッジ
を検出するエッジ検出手段と、エッジの検出時点でタイ
ミング信号を発生する信号発生手段とを備えるものであ
る。
【0013】請求項2の発明は、請求項1の発明におい
て、分周手段がクロック信号を2分周するものである。
請求項3の発明は、請求項1の発明において、エッジ検
出手段がクロック信号の立ち上がりと立ち下がりとの両
方のエッジを検出するものである。請求項4の発明は、
請求項1の発明において、エッジ検出手段と信号発生手
段とが、メモリサイクル信号とクロック信号との論理積
を出力するアンド回路と、アンド回路の出力の立ち上が
りまたは立ち下がりのエッジをラッチするラッチ回路と
からなるものである。
て、分周手段がクロック信号を2分周するものである。
請求項3の発明は、請求項1の発明において、エッジ検
出手段がクロック信号の立ち上がりと立ち下がりとの両
方のエッジを検出するものである。請求項4の発明は、
請求項1の発明において、エッジ検出手段と信号発生手
段とが、メモリサイクル信号とクロック信号との論理積
を出力するアンド回路と、アンド回路の出力の立ち上が
りまたは立ち下がりのエッジをラッチするラッチ回路と
からなるものである。
【0014】請求項5の発明は、請求項1の発明におい
て、エッジ検出手段をメモリサイクル信号がアクティブ
である期間にクロック信号の立ち上がりまたは立ち下が
りのエッジ毎に出力を反転させるフリップフロップと
し、信号発生手段をフリップフロップの出力の立ち上が
りまたは立ち下がりのエッジをラッチするラッチ回路と
したものである。
て、エッジ検出手段をメモリサイクル信号がアクティブ
である期間にクロック信号の立ち上がりまたは立ち下が
りのエッジ毎に出力を反転させるフリップフロップと
し、信号発生手段をフリップフロップの出力の立ち上が
りまたは立ち下がりのエッジをラッチするラッチ回路と
したものである。
【0015】請求項6の発明は、請求項1の発明におい
て、エッジ検出手段を、メモリサイクル信号がアクティ
ブである期間にクロック信号の立ち上がりのエッジ毎に
出力を反転させる第1のフリップフロップと、メモリサ
イクル信号がアクティブである期間にクロック信号の立
ち下がりのエッジ毎に出力を反転させる第2のフリップ
フロップと、両フリップフロップの出力の論理積を出力
するアンド回路とで構成し、信号発生手段をアンド回路
の出力の立ち上がりまたは立ち下がりのエッジをラッチ
するラッチ回路としたものである。
て、エッジ検出手段を、メモリサイクル信号がアクティ
ブである期間にクロック信号の立ち上がりのエッジ毎に
出力を反転させる第1のフリップフロップと、メモリサ
イクル信号がアクティブである期間にクロック信号の立
ち下がりのエッジ毎に出力を反転させる第2のフリップ
フロップと、両フリップフロップの出力の論理積を出力
するアンド回路とで構成し、信号発生手段をアンド回路
の出力の立ち上がりまたは立ち下がりのエッジをラッチ
するラッチ回路としたものである。
【0016】請求項7の発明は、請求項1ないし請求項
6の発明において、メモリサイクル信号により、フレー
ムメモリのアドレスを指定する期間と、フレームメモリ
に表示データを入出力する期間とを交互に指示し、アド
レスを指定する期間内にグラフィックコントローラから
出力するアドレスストローブ信号に基づいてアドレスを
アドレスラッチに保持し、アドレスラッチに保持したア
ドレスを用いて表示データを入出力する期間にフレーム
メモリをアクセスするものである。
6の発明において、メモリサイクル信号により、フレー
ムメモリのアドレスを指定する期間と、フレームメモリ
に表示データを入出力する期間とを交互に指示し、アド
レスを指定する期間内にグラフィックコントローラから
出力するアドレスストローブ信号に基づいてアドレスを
アドレスラッチに保持し、アドレスラッチに保持したア
ドレスを用いて表示データを入出力する期間にフレーム
メモリをアクセスするものである。
【0017】しかして、従来構成は選択信号OE/WE
の立ち下げと立ち上げとをクロック信号の立ち下がりに
のみ同期させるものであったが、本発明は選択信号OE
/WEの立ち下げと立ち上げとをクロック信号の立ち下
がりと立ち上がりとの両方のエッジに同期させてある。
たとえば、アクセス期間(メモリサイクル信号MCYC
がアクティブの期間)におけるクロック信号の最初の立
ち上がりまたは立ち下がりで選択信号OE/WEが立ち
下がり、次の立ち上がりまたは立ち下がりで選択信号O
E/WEが立ち上がるようにするのであって、アクセス
期間と選択信号OE/WEとの関係は、クロック信号を
2倍に設定した場合と実質的に同じことになる。したが
って、画面制御回路からグラフィックコントローラに与
えるクロック信号をマイコンのクロック信号の2分の1
周期に設定しても、フレームメモリへのアクセス(書込
または読出)が可能になるのである。その結果、マイコ
ンの処理速度を変更することなくグラフィックコントロ
ーラの描画処理を従来よりも高速化することが可能にな
る。
の立ち下げと立ち上げとをクロック信号の立ち下がりに
のみ同期させるものであったが、本発明は選択信号OE
/WEの立ち下げと立ち上げとをクロック信号の立ち下
がりと立ち上がりとの両方のエッジに同期させてある。
たとえば、アクセス期間(メモリサイクル信号MCYC
がアクティブの期間)におけるクロック信号の最初の立
ち上がりまたは立ち下がりで選択信号OE/WEが立ち
下がり、次の立ち上がりまたは立ち下がりで選択信号O
E/WEが立ち上がるようにするのであって、アクセス
期間と選択信号OE/WEとの関係は、クロック信号を
2倍に設定した場合と実質的に同じことになる。したが
って、画面制御回路からグラフィックコントローラに与
えるクロック信号をマイコンのクロック信号の2分の1
周期に設定しても、フレームメモリへのアクセス(書込
または読出)が可能になるのである。その結果、マイコ
ンの処理速度を変更することなくグラフィックコントロ
ーラの描画処理を従来よりも高速化することが可能にな
る。
【0018】そこで、本発明では図13に示した回路に
おいて、画面制御回路2に図1に示すようにタイミング
調整回路11を設け、このタイミング制御回路11によ
ってグラフィックコントローラ5に与えるクロック信号
CLK2をマイコン3のクロック信号CLKの2分の1
周期に設定しながらも、フレームメモリ(スタティック
RAMを用いている)6へのアクセスが可能になるよう
にしてある。図1において、分周部12はマイコン3か
らのクロック信号CLKの2分の1周期のクロック信号
CLK2を生成してグラフィックコントローラ5に与え
る。したがって、マイコン3がクロック発生手段として
機能し、分周部12が分周手段として機能する。
おいて、画面制御回路2に図1に示すようにタイミング
調整回路11を設け、このタイミング制御回路11によ
ってグラフィックコントローラ5に与えるクロック信号
CLK2をマイコン3のクロック信号CLKの2分の1
周期に設定しながらも、フレームメモリ(スタティック
RAMを用いている)6へのアクセスが可能になるよう
にしてある。図1において、分周部12はマイコン3か
らのクロック信号CLKの2分の1周期のクロック信号
CLK2を生成してグラフィックコントローラ5に与え
る。したがって、マイコン3がクロック発生手段として
機能し、分周部12が分周手段として機能する。
【0019】また、図1の構成ではバスBUSをアドレ
スバスとデータバスとに共用し、バスBUSを通してア
ドレスの次にデータを送るから、アドレスラッチ部13
を設け、バスBUSを通して送られたアドレスをアドレ
スラッチ部13にラッチしておき、次にバスBUSを通
してデータが送られたときに、フレームメモリ6にアド
レス(ADR)とデータ(DATA)とを与えるように
してある。要するに、バスBUSを通して時系列的に送
られるアドレスとデータとのうちアドレスをラッチする
ことによってアドレス(ADR)とデータ(DATA)
とを分離しているのである。グラフィックコントローラ
5から出力されるメモリサイクル信号MCYCはアドレ
スを送るときにはLレベル、データを送るときにはHレ
ベル(アクティブ)になる。また、アドレスラッチ部1
3にはグラフィックコントローラ5から出力されるアド
レスストローブ信号AS(負論理)が与えられており、
アドレスストローブ信号ASはアドレスの発生中に立ち
上がり、この立ち上がり時にアドレスラッチ部13でア
ドレスをラッチし、データの伝送終了とともにアドレス
ストローブ信号ASが立ち下がるとラッチが解除され
る。
スバスとデータバスとに共用し、バスBUSを通してア
ドレスの次にデータを送るから、アドレスラッチ部13
を設け、バスBUSを通して送られたアドレスをアドレ
スラッチ部13にラッチしておき、次にバスBUSを通
してデータが送られたときに、フレームメモリ6にアド
レス(ADR)とデータ(DATA)とを与えるように
してある。要するに、バスBUSを通して時系列的に送
られるアドレスとデータとのうちアドレスをラッチする
ことによってアドレス(ADR)とデータ(DATA)
とを分離しているのである。グラフィックコントローラ
5から出力されるメモリサイクル信号MCYCはアドレ
スを送るときにはLレベル、データを送るときにはHレ
ベル(アクティブ)になる。また、アドレスラッチ部1
3にはグラフィックコントローラ5から出力されるアド
レスストローブ信号AS(負論理)が与えられており、
アドレスストローブ信号ASはアドレスの発生中に立ち
上がり、この立ち上がり時にアドレスラッチ部13でア
ドレスをラッチし、データの伝送終了とともにアドレス
ストローブ信号ASが立ち下がるとラッチが解除され
る。
【0020】ところで、フレームメモリ6にアクセスす
る(書込や読出を行なう)には、アドレスラッチ部13
にアドレスがラッチされた状態で、メモリサイクル信号
MCYCがHレベルの期間(データが発生している期
間)にフレームメモリ6にチップセレクト信号CS(負
論理)をタイミング信号として入力しなければならな
い。また、チップセレクト信号CSの立ち上がり時点
で、選択信号OE/WE(負論理)により選択されてい
る動作がフレームメモリ6に対して行なわれる。ここ
に、選択信号OE/WEを2系統でフレームメモリ6に
与えているが、従来構成のように1系統で与えるものと
実質的な差異はない。
る(書込や読出を行なう)には、アドレスラッチ部13
にアドレスがラッチされた状態で、メモリサイクル信号
MCYCがHレベルの期間(データが発生している期
間)にフレームメモリ6にチップセレクト信号CS(負
論理)をタイミング信号として入力しなければならな
い。また、チップセレクト信号CSの立ち上がり時点
で、選択信号OE/WE(負論理)により選択されてい
る動作がフレームメモリ6に対して行なわれる。ここ
に、選択信号OE/WEを2系統でフレームメモリ6に
与えているが、従来構成のように1系統で与えるものと
実質的な差異はない。
【0021】以下の実施形態においては、アドレスラッ
チ部13にアドレスがラッチされた状態で、メモリサイ
クル信号MCYCがHレベルの期間にフレームメモリ6
にチップセレクト信号CSを入力するためのタイミング
調整回路11の各種回路構成を例示する。したがって、
以下の回路を用いることにより、フレームメモリ6への
アクセスが可能になるものである。
チ部13にアドレスがラッチされた状態で、メモリサイ
クル信号MCYCがHレベルの期間にフレームメモリ6
にチップセレクト信号CSを入力するためのタイミング
調整回路11の各種回路構成を例示する。したがって、
以下の回路を用いることにより、フレームメモリ6への
アクセスが可能になるものである。
【0022】
(実施形態1)本実施形態におけるタイミング調整回路
11は、図2に示すように、フリップフロップFF1 と
アンド回路AN1 とナンド回路NA1 と否定回路NT1
とにより構成される。フリップフロップFF1 はDフリ
ップフロップよりなりラッチ回路として機能する。アン
ド回路AN1 にはクロック信号CLKとメモリサイクル
信号MCYCとが入力され、クロック信号CLKとメモ
リサイクル信号MCYCとの論理積の否定がフリップフ
ロップFF1 のCK端子に入力される。CK端子の入力
が立ち下がると、フリップフロップFF1 はD端子への
入力であるグランドレベル(つまりLレベル)をQ端子
より出力する。また、フリップフロップFF1 はPRE
端子への入力が立ち上がるとQ端子の出力をHレベルに
する。フリップフロップFF1 にはCL端子が設けら
れ、電源投入やリセット操作時に発生するリセット信号
RESETがCL端子に入力されることにより、Q端子
の出力をリセット(Lレベルにする)ようになってい
る。
11は、図2に示すように、フリップフロップFF1 と
アンド回路AN1 とナンド回路NA1 と否定回路NT1
とにより構成される。フリップフロップFF1 はDフリ
ップフロップよりなりラッチ回路として機能する。アン
ド回路AN1 にはクロック信号CLKとメモリサイクル
信号MCYCとが入力され、クロック信号CLKとメモ
リサイクル信号MCYCとの論理積の否定がフリップフ
ロップFF1 のCK端子に入力される。CK端子の入力
が立ち下がると、フリップフロップFF1 はD端子への
入力であるグランドレベル(つまりLレベル)をQ端子
より出力する。また、フリップフロップFF1 はPRE
端子への入力が立ち上がるとQ端子の出力をHレベルに
する。フリップフロップFF1 にはCL端子が設けら
れ、電源投入やリセット操作時に発生するリセット信号
RESETがCL端子に入力されることにより、Q端子
の出力をリセット(Lレベルにする)ようになってい
る。
【0023】ナンド回路NA1 はアドレスストロープ信
号ASとフリップフロップFF1 のQ端子の出力との論
理積の否定を出力するものであり、これがチップセレク
ト信号CS(負論理)になる。チップセレクト信号CS
はLレベルのときにフレームメモリ6のアクセスを許可
する(イネーブルにする)。また、フリップフロップF
F1 のPRE端子にはアドレスストローブ信号ASを否
定回路NT1 で反転した信号が入力されるから、アドレ
スストローブ信号ASの立ち下がり時にフリップフロッ
プFF1 のQ端子の出力はHレベルになる。つまり、チ
ップセレクト信号CSは、アドレスストローブ信号AS
の立ち上がり時点からLレベルになり、フレームメモリ
6をイネーブルにするのである。
号ASとフリップフロップFF1 のQ端子の出力との論
理積の否定を出力するものであり、これがチップセレク
ト信号CS(負論理)になる。チップセレクト信号CS
はLレベルのときにフレームメモリ6のアクセスを許可
する(イネーブルにする)。また、フリップフロップF
F1 のPRE端子にはアドレスストローブ信号ASを否
定回路NT1 で反転した信号が入力されるから、アドレ
スストローブ信号ASの立ち下がり時にフリップフロッ
プFF1 のQ端子の出力はHレベルになる。つまり、チ
ップセレクト信号CSは、アドレスストローブ信号AS
の立ち上がり時点からLレベルになり、フレームメモリ
6をイネーブルにするのである。
【0024】一方、メモリサイクル信号MCYCとクロ
ック信号CLKとがともにHレベルになった時点でフリ
ップフロップFF1 のQ端子の出力がLレベルになるか
ら、この時点でチップセレクト信号CSはHレベルにな
り、選択信号OE/WEにより選択されている処理をフ
レームメモリ6に対して行なうのである。つまり、デー
タの書込または読出が行なわれる。以後、アドレススト
ローブ信号ASが次に立ち上がるまでチップセレクト信
号CSはHレベルに保たれる。
ック信号CLKとがともにHレベルになった時点でフリ
ップフロップFF1 のQ端子の出力がLレベルになるか
ら、この時点でチップセレクト信号CSはHレベルにな
り、選択信号OE/WEにより選択されている処理をフ
レームメモリ6に対して行なうのである。つまり、デー
タの書込または読出が行なわれる。以後、アドレススト
ローブ信号ASが次に立ち上がるまでチップセレクト信
号CSはHレベルに保たれる。
【0025】以上説明した動作をタイムチャートで示す
と図3のようになる。図3は分周部12での時間遅れが
無視できる理想的な動作であって、マイコン3から出力
される図3(a)のクロック信号CLKに対して分周部
12から出力されディスプレイコントローラ5に与えら
れる図3(b)のクロック信号CLK2とは立ち上がり
がほぼ一致している。ディスプレイコントローラ5から
は、図3(c)のアドレスストローブ信号ASと、図3
(d)のメモリサイクル信号MCYCと、図3(e)の
アドレス(ADR)およびデータ(DATA)とが出力
される。先に説明したように、アドレスストローブ信号
ASは、アドレス(ADR)が出力されている期間内に
立ち上がり、データ(DATA)の終了とともに立ち下
がる。これらのタイミングはクロック信号CLK2によ
り制御されている。しかして、図3(f)のようなタイ
ミングでアドレスラッチ部13からアドレス(ADR)
がフレームメモリ6に与えられる。また、メモリサイク
ル信号MCYCがHレベルの期間にフレームメモリ6に
対して図3(g)のようにデータ(DATA)の書込な
いし読出が行なわれる。メモリサイクル信号MCYCが
Hレベルの期間にクロック信号CLKがHレベルである
と、図3(h)のように、アンド回路AN1の出力がH
レベルになるから、図3(i)のようにアドレスストロ
ーブ信号ASの立ち上がり時点からLレベルになってい
るチップセレクト信号CSは、メモリサイクル信号MC
YCがHレベルである期間の最初のクロック信号CLK
の立ち下がり時点で立ち上がることになる。図3に示す
例では、チップセレクト信号CSの立ち上がり時点で書
込を行なうデータ(表示データ)DATAが確定してい
るから、フレームメモリ6に対するデータDATAの書
込を確実に行なうことができる。
と図3のようになる。図3は分周部12での時間遅れが
無視できる理想的な動作であって、マイコン3から出力
される図3(a)のクロック信号CLKに対して分周部
12から出力されディスプレイコントローラ5に与えら
れる図3(b)のクロック信号CLK2とは立ち上がり
がほぼ一致している。ディスプレイコントローラ5から
は、図3(c)のアドレスストローブ信号ASと、図3
(d)のメモリサイクル信号MCYCと、図3(e)の
アドレス(ADR)およびデータ(DATA)とが出力
される。先に説明したように、アドレスストローブ信号
ASは、アドレス(ADR)が出力されている期間内に
立ち上がり、データ(DATA)の終了とともに立ち下
がる。これらのタイミングはクロック信号CLK2によ
り制御されている。しかして、図3(f)のようなタイ
ミングでアドレスラッチ部13からアドレス(ADR)
がフレームメモリ6に与えられる。また、メモリサイク
ル信号MCYCがHレベルの期間にフレームメモリ6に
対して図3(g)のようにデータ(DATA)の書込な
いし読出が行なわれる。メモリサイクル信号MCYCが
Hレベルの期間にクロック信号CLKがHレベルである
と、図3(h)のように、アンド回路AN1の出力がH
レベルになるから、図3(i)のようにアドレスストロ
ーブ信号ASの立ち上がり時点からLレベルになってい
るチップセレクト信号CSは、メモリサイクル信号MC
YCがHレベルである期間の最初のクロック信号CLK
の立ち下がり時点で立ち上がることになる。図3に示す
例では、チップセレクト信号CSの立ち上がり時点で書
込を行なうデータ(表示データ)DATAが確定してい
るから、フレームメモリ6に対するデータDATAの書
込を確実に行なうことができる。
【0026】本実施形態では、上述のようなタイミング
でフレームメモリ6へのデータの書込(または読出)を
行なうから、ほとんどの場合に適切なタイミングでデー
タDATAの書込や読出を行なうことができるものであ
る。 (実施形態2)実施形態1では、図4((a)〜(i)
は図3の同符号の信号である)のようにクロック信号C
LKに対して分周部13での時間遅れが非常に大きいと
きには(図示例ではクロック信号CLKの4分の3周期
の遅れが生じている)、図4(i)のようにデータDA
TAの出力開始時点(図4(g)参照)からチップセレ
クト信号CSの立ち上がり時点までの時間が非常に短く
なり(クロック信号CLKの4分の1周期程度)、デー
タDATAの書込タイミングが早すぎてデータDATA
をフレームメモリ6に確実に書き込むことができない場
合が生じる。すなわち、実施形態1の使用はクロック信
号CLKの周波数が比較的低い場合に制限される。
でフレームメモリ6へのデータの書込(または読出)を
行なうから、ほとんどの場合に適切なタイミングでデー
タDATAの書込や読出を行なうことができるものであ
る。 (実施形態2)実施形態1では、図4((a)〜(i)
は図3の同符号の信号である)のようにクロック信号C
LKに対して分周部13での時間遅れが非常に大きいと
きには(図示例ではクロック信号CLKの4分の3周期
の遅れが生じている)、図4(i)のようにデータDA
TAの出力開始時点(図4(g)参照)からチップセレ
クト信号CSの立ち上がり時点までの時間が非常に短く
なり(クロック信号CLKの4分の1周期程度)、デー
タDATAの書込タイミングが早すぎてデータDATA
をフレームメモリ6に確実に書き込むことができない場
合が生じる。すなわち、実施形態1の使用はクロック信
号CLKの周波数が比較的低い場合に制限される。
【0027】本実施形態は、タイミング調整回路11と
して図5に示す構成を採用したものであり、クロック信
号CLKとメモリサイクル信号MCYCとの論理積を出
力するアンド回路AN1 に代えてフリップフロップFF
2 および否定回路NT2 を用いたものである。フリップ
フロップFF2 にはDフリップフロップを用いている。
メモリサイクル信号MCYCは否定回路NT2 を介して
フリップフロップFF 2 のCL端子に入力される。フリ
ップフロップFF2 のCL端子は入力がLレベルの期間
にはQ端子の出力をLレベルにし、入力がHレベルの期
間にはフリップフロップFF2 のCK端子に入力される
クロック信号CLKの立ち下がり毎にQ端子の出力をH
レベルとLレベルとに交互に切り換える。ここに、フリ
ップフロップFF2 のD端子は電源Vccに接続されて
いる。
して図5に示す構成を採用したものであり、クロック信
号CLKとメモリサイクル信号MCYCとの論理積を出
力するアンド回路AN1 に代えてフリップフロップFF
2 および否定回路NT2 を用いたものである。フリップ
フロップFF2 にはDフリップフロップを用いている。
メモリサイクル信号MCYCは否定回路NT2 を介して
フリップフロップFF 2 のCL端子に入力される。フリ
ップフロップFF2 のCL端子は入力がLレベルの期間
にはQ端子の出力をLレベルにし、入力がHレベルの期
間にはフリップフロップFF2 のCK端子に入力される
クロック信号CLKの立ち下がり毎にQ端子の出力をH
レベルとLレベルとに交互に切り換える。ここに、フリ
ップフロップFF2 のD端子は電源Vccに接続されて
いる。
【0028】したがって、図6のように動作する。図6
は分周部12での時間遅れがない場合を示しており、図
6(a)のマイコン3からのクロック信号CLKと図6
(b)の分周部12からのクロック信号CLK2とは立
ち上がりが一致している。図6(c)のアドレスストロ
ーブ信号AS、図6(d)のメモリサイクル信号MCY
C、図6(e)のアドレス(ADR)およびデータ(D
ATA)、図6(f)のアドレス(ADR)、図6
(g)のデータ(DATA)に関しては、図3(a)〜
(g)に示した実施形態1と同様のタイミングになる。
は分周部12での時間遅れがない場合を示しており、図
6(a)のマイコン3からのクロック信号CLKと図6
(b)の分周部12からのクロック信号CLK2とは立
ち上がりが一致している。図6(c)のアドレスストロ
ーブ信号AS、図6(d)のメモリサイクル信号MCY
C、図6(e)のアドレス(ADR)およびデータ(D
ATA)、図6(f)のアドレス(ADR)、図6
(g)のデータ(DATA)に関しては、図3(a)〜
(g)に示した実施形態1と同様のタイミングになる。
【0029】一方、フリップフロップFF1 のCK端子
に入力される信号(つまり、フリップフロップFF2 の
Q端子の出力)は、図6(h)のように、メモリサイク
ル信号MCYCのHレベルの期間におけるクロック信号
CLKの最初の立ち下がりによって立ち上がり、クロッ
ク信号CLKの次の立ち下がりによって立ち下がること
になる。したがって、分周部12で遅れが生じない場合
には、フリップフロップFF2 のQ端子の出力の立ち下
がりがメモリサイクル信号MCYCの立ち下がりに一致
することになり、結果的に図6(i)のように、チップ
セレクト信号CSの立ち上がりがメモリサイクル信号M
CYCの立ち下がりに一致することになって、フレーム
メモリ6へのアクセスが行なえない場合が生じる。
に入力される信号(つまり、フリップフロップFF2 の
Q端子の出力)は、図6(h)のように、メモリサイク
ル信号MCYCのHレベルの期間におけるクロック信号
CLKの最初の立ち下がりによって立ち上がり、クロッ
ク信号CLKの次の立ち下がりによって立ち下がること
になる。したがって、分周部12で遅れが生じない場合
には、フリップフロップFF2 のQ端子の出力の立ち下
がりがメモリサイクル信号MCYCの立ち下がりに一致
することになり、結果的に図6(i)のように、チップ
セレクト信号CSの立ち上がりがメモリサイクル信号M
CYCの立ち下がりに一致することになって、フレーム
メモリ6へのアクセスが行なえない場合が生じる。
【0030】しかしながら、本実施形態は分周部12で
の遅れが生じる場合を想定しているのであるから、図7
((a)〜(i)の符号は図6と対応する)のようなタ
イミングで動作することになり、書込時にはデータDA
TAの発生期間にチップセレクト信号CSが立ち上が
る。つまり、本実施形態の構成では分周部12における
時間遅れが生じる場合には採用することができる。他の
構成および動作は実施形態1と同様である。
の遅れが生じる場合を想定しているのであるから、図7
((a)〜(i)の符号は図6と対応する)のようなタ
イミングで動作することになり、書込時にはデータDA
TAの発生期間にチップセレクト信号CSが立ち上が
る。つまり、本実施形態の構成では分周部12における
時間遅れが生じる場合には採用することができる。他の
構成および動作は実施形態1と同様である。
【0031】(実施形態3)上述した2実施形態は特定
条件でのみ使用可能であったが、本実施形態では分周部
12による時間遅れの影響を受けない回路構成を例示す
る。すなわち、図9に示すように、本実施形態における
タイミング調整回路11は、3個のフリップフロップF
F1 ,FF3 ,FF4 とアンド回路AN1 とナンド回路
NA1 と2個の否定回路NT1 NT2 とにより構成され
る。フリップフロップFF1 はDフリップフロップであ
り、フリップフロップFF3 ,FF4 はJKフリップフ
ロップである。アンド回路AN1 の出力はフリップフロ
ップFF1 のCK端子に入力される。CK端子の入力が
立ち下がると、フリップフロップFF1 はD端子への入
力であるグランドレベル(つまりLレベル)をQ端子よ
り出力する。つまり、フリップフロップFF1 はラッチ
回路として機能する。また、フリップフロップFF1 は
PRE端子への入力が立ち上がるとQ端子の出力をHレ
ベルにする。フリップフロップFF1 にはCL端子が設
けられ、電源投入やリセット操作時に発生するリセット
信号RESETがCL端子に入力されることにより、Q
端子の出力をリセット(Lレベルにする)ようになって
いる。
条件でのみ使用可能であったが、本実施形態では分周部
12による時間遅れの影響を受けない回路構成を例示す
る。すなわち、図9に示すように、本実施形態における
タイミング調整回路11は、3個のフリップフロップF
F1 ,FF3 ,FF4 とアンド回路AN1 とナンド回路
NA1 と2個の否定回路NT1 NT2 とにより構成され
る。フリップフロップFF1 はDフリップフロップであ
り、フリップフロップFF3 ,FF4 はJKフリップフ
ロップである。アンド回路AN1 の出力はフリップフロ
ップFF1 のCK端子に入力される。CK端子の入力が
立ち下がると、フリップフロップFF1 はD端子への入
力であるグランドレベル(つまりLレベル)をQ端子よ
り出力する。つまり、フリップフロップFF1 はラッチ
回路として機能する。また、フリップフロップFF1 は
PRE端子への入力が立ち上がるとQ端子の出力をHレ
ベルにする。フリップフロップFF1 にはCL端子が設
けられ、電源投入やリセット操作時に発生するリセット
信号RESETがCL端子に入力されることにより、Q
端子の出力をリセット(Lレベルにする)ようになって
いる。
【0032】ナンド回路NA1 はアドレスストロープ信
号ASとフリップフロップFF1 のQ端子の出力との論
理積の否定を出力するものであり、これがチップセレク
ト信号CSになる。チップセレクト信号CSはLレベル
のときにフレームメモリ6のアクセスを許可する(イネ
ーブルにする)。また、フリップフロップFF1 のPR
E端子にはアドレスストローブ信号ASを否定回路NT
1 で反転した信号が入力されるから、アドレスストロー
ブ信号ASの立ち下がり時にフリップフロップFF1 の
Q端子の出力はHレベルになる。つまり、チップセレク
ト信号CSは、アドレスストローブ信号ASの立ち上が
り時点からLレベルになり、フレームメモリ6をイネー
ブルにするのである。
号ASとフリップフロップFF1 のQ端子の出力との論
理積の否定を出力するものであり、これがチップセレク
ト信号CSになる。チップセレクト信号CSはLレベル
のときにフレームメモリ6のアクセスを許可する(イネ
ーブルにする)。また、フリップフロップFF1 のPR
E端子にはアドレスストローブ信号ASを否定回路NT
1 で反転した信号が入力されるから、アドレスストロー
ブ信号ASの立ち下がり時にフリップフロップFF1 の
Q端子の出力はHレベルになる。つまり、チップセレク
ト信号CSは、アドレスストローブ信号ASの立ち上が
り時点からLレベルになり、フレームメモリ6をイネー
ブルにするのである。
【0033】ところで、アンド回路AN1 の各入力はフ
リップフロップFF3 ,FF4 のQ端子の出力としてあ
り、各フリップフロップFF3 ,FF4 のCK端子には
マイコン3からのクロック信号CLKを入力し、各フリ
ップフロップFF3 ,FF4のCL端子にはメモリサイ
クル信号MCYCが否定回路NT2 を介して入力される
ようにしてある。ただし、フリップフロップFF3 のC
K端子にはクロック信号CLKを反転して入力し、フリ
ップフロップFF4 のCK端子にはクロック信号CLK
を反転せずに入力している。各フリップフロップF
F3 ,FF4 のJ端子およびK端子は電源Vccに接続
されている。したがって、メモリサイクル信号MCYC
がHレベルの期間において、フリップフロップFF3 は
クロック信号CLKの立ち下がり毎にQ端子の出力をH
レベルとLレベルとに交互に切り換え、フリップフロッ
プFF4 はクロック信号CLKの立ち上がり毎にQ端子
の出力をHレベルとLレベルとに交互に切り換える。つ
まり、両フリップフロップFF 3 ,FF4 のQ端子の出
力位相は、クロック信号CLKの2分の1周期ずれるこ
とになる。このように、フリップフロップFF3 ,FF
4 とアンド回路AN1 とによりクロック信号CLKの立
ち上がりおよび立ち下がりのエッジが検出されるのであ
って、これらがエッジ検出手段を構成する。
リップフロップFF3 ,FF4 のQ端子の出力としてあ
り、各フリップフロップFF3 ,FF4 のCK端子には
マイコン3からのクロック信号CLKを入力し、各フリ
ップフロップFF3 ,FF4のCL端子にはメモリサイ
クル信号MCYCが否定回路NT2 を介して入力される
ようにしてある。ただし、フリップフロップFF3 のC
K端子にはクロック信号CLKを反転して入力し、フリ
ップフロップFF4 のCK端子にはクロック信号CLK
を反転せずに入力している。各フリップフロップF
F3 ,FF4 のJ端子およびK端子は電源Vccに接続
されている。したがって、メモリサイクル信号MCYC
がHレベルの期間において、フリップフロップFF3 は
クロック信号CLKの立ち下がり毎にQ端子の出力をH
レベルとLレベルとに交互に切り換え、フリップフロッ
プFF4 はクロック信号CLKの立ち上がり毎にQ端子
の出力をHレベルとLレベルとに交互に切り換える。つ
まり、両フリップフロップFF 3 ,FF4 のQ端子の出
力位相は、クロック信号CLKの2分の1周期ずれるこ
とになる。このように、フリップフロップFF3 ,FF
4 とアンド回路AN1 とによりクロック信号CLKの立
ち上がりおよび立ち下がりのエッジが検出されるのであ
って、これらがエッジ検出手段を構成する。
【0034】アンド回路AN1 の出力が立ち下がるの
は、両フリップフロップFF3 ,FF 4 の出力がともに
Hレベルになった後に一方がLレベルになる時点であ
り、このときフリップフロップFF1 のQ端子の出力が
Lレベルになるから、チップセレクト信号CSはHレベ
ルになり、選択信号OE/WEにより選択されている処
理をフレームメモリ6に対して行なうのである。つま
り、データの書込または読出が行なわれる。以後、アド
レスストローブ信号ASが次に立ち上がるまでチップセ
レクト信号CSはHレベルに保たれる。
は、両フリップフロップFF3 ,FF 4 の出力がともに
Hレベルになった後に一方がLレベルになる時点であ
り、このときフリップフロップFF1 のQ端子の出力が
Lレベルになるから、チップセレクト信号CSはHレベ
ルになり、選択信号OE/WEにより選択されている処
理をフレームメモリ6に対して行なうのである。つま
り、データの書込または読出が行なわれる。以後、アド
レスストローブ信号ASが次に立ち上がるまでチップセ
レクト信号CSはHレベルに保たれる。
【0035】いま、図9に示すように、分周部12での
時間遅れがなく、図9(b)のように分周部12から出
力されるクロック信号CLK2の立ち上がりが図9
(a)のようにマイコン3のクロック信号CLKの立ち
上がりに一致している場合について考える。ディスプレ
イコントローラ5からは、図9(c)のアドレスストロ
ーブ信号ASと、図9(d)のメモリサイクル信号MC
YCと、図9(e)のアドレス(ADR)およびデータ
(DATA)とが出力される。先に説明したように、ア
ドレスストローブ信号ASは、アドレス(ADR)が出
力されている期間内に立ち上がり、データ(DATA)
の終了とともに立ち下がる。これらのタイミングはクロ
ック信号CLK2により制御されている。しかして、図
9(f)のようなタイミングでアドレスラッチ部13か
らアドレス(ADR)がフレームメモリ6に与えられ
る。また、メモリサイクル信号MCYCがHレベルの期
間にフレームメモリ6に対して図9(g)のようにデー
タ(DATA)の書込ないし読出が行なわれる。
時間遅れがなく、図9(b)のように分周部12から出
力されるクロック信号CLK2の立ち上がりが図9
(a)のようにマイコン3のクロック信号CLKの立ち
上がりに一致している場合について考える。ディスプレ
イコントローラ5からは、図9(c)のアドレスストロ
ーブ信号ASと、図9(d)のメモリサイクル信号MC
YCと、図9(e)のアドレス(ADR)およびデータ
(DATA)とが出力される。先に説明したように、ア
ドレスストローブ信号ASは、アドレス(ADR)が出
力されている期間内に立ち上がり、データ(DATA)
の終了とともに立ち下がる。これらのタイミングはクロ
ック信号CLK2により制御されている。しかして、図
9(f)のようなタイミングでアドレスラッチ部13か
らアドレス(ADR)がフレームメモリ6に与えられ
る。また、メモリサイクル信号MCYCがHレベルの期
間にフレームメモリ6に対して図9(g)のようにデー
タ(DATA)の書込ないし読出が行なわれる。
【0036】図9(d)のようにメモリサイクル信号M
CYCがHレベルの期間に、図9(i)のようにクロッ
ク信号の最初の立ち上がりのエッジでフリップフロップ
FF 4 のQ端子の出力がHレベルになり、図9(h)の
ようにクロック信号CLKの半周期分遅れてフリップフ
ロップFF3 のQ端子の出力がHレベルになる。したが
って、アンド回路AN1 の出力は図9(j)のようにフ
リップフロップFF3のQ端子の出力の立ち上がりか
ら、フリップフロップFF4 のQ端子の出力の立ち下が
りまでの期間にHレベルになる。ここにおいて、メモリ
サイクル信号MCYCがHレベルでアクティブである期
間(図9(e)(g)のようにデータ(DATA)が発
生している期間)はクロック信号CLKの2周期分の期
間であり、各フリップフロップFF3 ,FF4 のQ端子
の出力がHレベルになる期間はクロック信号CLKの1
周期分の期間であるから、図9の例ではメモリサイクル
信号MCYCが立ち上がってからクロック信号CLKの
1.5周期後にはアンド回路AN1 の出力が立ち下がる
ことになる。実施形態1について説明した動作から明ら
かなように、アンド回路AN1 の出力が立ち下がると、
図9(k)チップセレクト信号CSが立ち上がるのであ
るから、データDATAの発生期間中にタイミング信号
としてのチップセレクト信号CSが立ち上がることにな
る。
CYCがHレベルの期間に、図9(i)のようにクロッ
ク信号の最初の立ち上がりのエッジでフリップフロップ
FF 4 のQ端子の出力がHレベルになり、図9(h)の
ようにクロック信号CLKの半周期分遅れてフリップフ
ロップFF3 のQ端子の出力がHレベルになる。したが
って、アンド回路AN1 の出力は図9(j)のようにフ
リップフロップFF3のQ端子の出力の立ち上がりか
ら、フリップフロップFF4 のQ端子の出力の立ち下が
りまでの期間にHレベルになる。ここにおいて、メモリ
サイクル信号MCYCがHレベルでアクティブである期
間(図9(e)(g)のようにデータ(DATA)が発
生している期間)はクロック信号CLKの2周期分の期
間であり、各フリップフロップFF3 ,FF4 のQ端子
の出力がHレベルになる期間はクロック信号CLKの1
周期分の期間であるから、図9の例ではメモリサイクル
信号MCYCが立ち上がってからクロック信号CLKの
1.5周期後にはアンド回路AN1 の出力が立ち下がる
ことになる。実施形態1について説明した動作から明ら
かなように、アンド回路AN1 の出力が立ち下がると、
図9(k)チップセレクト信号CSが立ち上がるのであ
るから、データDATAの発生期間中にタイミング信号
としてのチップセレクト信号CSが立ち上がることにな
る。
【0037】一方、図10((a)〜(k)は図9の対
応する符号の信号を示す)に示すように、ディスプレイ
コントローラ5に与えるクロック信号CLK2(図10
(b))の立ち上がりが、マイコン3からのクロック信
号CLK(図10(a))の立ち上がりから4分の3周
期遅れた場合には、メモリサイクル信号MCYCがHレ
ベルになってから、クロック信号CLKの4分の1周期
遅れでクロック信号CLKが立ち下がる。したがって、
フリップフロップFF3 のQ端子の出力がHレベルにな
り、その後、クロック信号CLKの立ち上がりによって
フリップフロップFF4 のQ端子の出力がHレベルにな
る。この場合には、メモリサイクル信号MCYCの立ち
上がりから4分の5周期遅れでタイミング信号であるチ
ップセレクト信号CSが立ち上がることになる。
応する符号の信号を示す)に示すように、ディスプレイ
コントローラ5に与えるクロック信号CLK2(図10
(b))の立ち上がりが、マイコン3からのクロック信
号CLK(図10(a))の立ち上がりから4分の3周
期遅れた場合には、メモリサイクル信号MCYCがHレ
ベルになってから、クロック信号CLKの4分の1周期
遅れでクロック信号CLKが立ち下がる。したがって、
フリップフロップFF3 のQ端子の出力がHレベルにな
り、その後、クロック信号CLKの立ち上がりによって
フリップフロップFF4 のQ端子の出力がHレベルにな
る。この場合には、メモリサイクル信号MCYCの立ち
上がりから4分の5周期遅れでタイミング信号であるチ
ップセレクト信号CSが立ち上がることになる。
【0038】図9、図10に示した動作から明らかなよ
うに、クロック信号CLKの立ち上がりと立ち下がりと
をそれぞれ検出する2個のフリップフロップFF3 ,F
F4を用いてチップセレクト信号CSを立ち上がらせて
いるから、チップセレクト信号CSの立ち上がりは、メ
モリサイクル信号MCYCの立ち上がりからクロック信
号CLKの1.5周期以内になり、フレームメモリ6に
確実にアクセスすることができるのである。つまり、マ
イコン3のクロック信号CLKの周波数を高めないにも
かかわらず、従来構成においてクロック信号CLKの周
波数を2倍にした場合と同様にグラフィックコントロー
ラ5の処理速度を向上させることが可能である。
うに、クロック信号CLKの立ち上がりと立ち下がりと
をそれぞれ検出する2個のフリップフロップFF3 ,F
F4を用いてチップセレクト信号CSを立ち上がらせて
いるから、チップセレクト信号CSの立ち上がりは、メ
モリサイクル信号MCYCの立ち上がりからクロック信
号CLKの1.5周期以内になり、フレームメモリ6に
確実にアクセスすることができるのである。つまり、マ
イコン3のクロック信号CLKの周波数を高めないにも
かかわらず、従来構成においてクロック信号CLKの周
波数を2倍にした場合と同様にグラフィックコントロー
ラ5の処理速度を向上させることが可能である。
【0039】
【発明の効果】請求項1の発明は、表示器に表示される
表示データを生成するグラフィックコントローラと、表
示データを格納するフレームメモリと、クロック信号を
発生するクロック発生手段と、クロック信号を分周して
グラフィックコントローラに与える分周手段とを備える
表示装置に用いられ、グラフィックコントローラが表示
データを出力または入力する期間にフレームメモリに読
出または書込のタイミング信号を与えるタイミング調整
回路であって、グラフィックコントローラが表示データ
の入出力を指示する際に出力するメモリサイクル信号が
アクティブである期間内でクロック信号の立ち上がりと
立ち下がりとの少なくとも一方のエッジを検出するエッ
ジ検出手段と、エッジの検出時点でタイミング信号を発
生する信号発生手段とを備えるものであり、メモリサイ
クル信号がアクティブである期間内でクロック信号のエ
ッジを検出しタイミング信号を発生させているから、グ
ラフィックコントローラから表示データの入出力が指示
されている期間内にタイミング信号を発生させてフレー
ムメモリにアクセスすることができるのである。
表示データを生成するグラフィックコントローラと、表
示データを格納するフレームメモリと、クロック信号を
発生するクロック発生手段と、クロック信号を分周して
グラフィックコントローラに与える分周手段とを備える
表示装置に用いられ、グラフィックコントローラが表示
データを出力または入力する期間にフレームメモリに読
出または書込のタイミング信号を与えるタイミング調整
回路であって、グラフィックコントローラが表示データ
の入出力を指示する際に出力するメモリサイクル信号が
アクティブである期間内でクロック信号の立ち上がりと
立ち下がりとの少なくとも一方のエッジを検出するエッ
ジ検出手段と、エッジの検出時点でタイミング信号を発
生する信号発生手段とを備えるものであり、メモリサイ
クル信号がアクティブである期間内でクロック信号のエ
ッジを検出しタイミング信号を発生させているから、グ
ラフィックコントローラから表示データの入出力が指示
されている期間内にタイミング信号を発生させてフレー
ムメモリにアクセスすることができるのである。
【0040】請求項2の発明のように分周手段がクロッ
ク信号を2分周するものでは、グラフィックコントロー
ラに与えるクロック信号の周波数が元のクロック信号の
2分の1であるから、タイミングを合わせながらも高速
な描画処理が可能になる。請求項3の発明のように、エ
ッジ検出手段がクロック信号の立ち上がりと立ち下がり
との両方のエッジを検出するものでは、クロック信号の
周波数を2倍にした場合に相当する処理が可能になる。
ク信号を2分周するものでは、グラフィックコントロー
ラに与えるクロック信号の周波数が元のクロック信号の
2分の1であるから、タイミングを合わせながらも高速
な描画処理が可能になる。請求項3の発明のように、エ
ッジ検出手段がクロック信号の立ち上がりと立ち下がり
との両方のエッジを検出するものでは、クロック信号の
周波数を2倍にした場合に相当する処理が可能になる。
【0041】請求項6の発明のように、エッジ検出手段
を、メモリサイクル信号がアクティブである期間にクロ
ック信号の立ち上がりのエッジ毎に出力を反転させる第
1のフリップフロップと、メモリサイクル信号がアクテ
ィブである期間にクロック信号の立ち下がりのエッジ毎
に出力を反転させる第2のフリップフロップと、両フリ
ップフロップの出力の論理積を出力するアンド回路とで
構成し、信号発生手段をアンド回路の出力の立ち上がり
または立ち下がりのエッジをラッチするラッチ回路とし
たものでは、クロック信号の立ち上がりのエッジと立ち
下がりのエッジとの両方を各フリップフロップでそれぞ
れ検出するから、クロック信号の周波数を2倍にした場
合に相当する処理が可能になる。
を、メモリサイクル信号がアクティブである期間にクロ
ック信号の立ち上がりのエッジ毎に出力を反転させる第
1のフリップフロップと、メモリサイクル信号がアクテ
ィブである期間にクロック信号の立ち下がりのエッジ毎
に出力を反転させる第2のフリップフロップと、両フリ
ップフロップの出力の論理積を出力するアンド回路とで
構成し、信号発生手段をアンド回路の出力の立ち上がり
または立ち下がりのエッジをラッチするラッチ回路とし
たものでは、クロック信号の立ち上がりのエッジと立ち
下がりのエッジとの両方を各フリップフロップでそれぞ
れ検出するから、クロック信号の周波数を2倍にした場
合に相当する処理が可能になる。
【図1】本発明の基本構成を示すブロック図である。
【図2】実施形態1を示すブロック図である。
【図3】同上の動作説明図である。
【図4】同上の動作説明図である。
【図5】実施形態2を示すブロック図である。
【図6】同上の動作説明図である。
【図7】同上の動作説明図である。
【図8】実施形態3を示すブロック図である。
【図9】同上の動作説明図である。
【図10】同上の動作説明図である。
【図11】従来例を示すブロック図である。
【図12】他の従来例を示すブロック図である。
【図13】さらに他の従来例を示すブロック図である。
【図14】同上の動作説明図である。
【図15】同上の動作説明図である。
5 グラフィックコントローラ 6 フレームメモリ 11 タイミング調整回路 12 分周部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H04N 5/66 102 G06F 1/04 340Z
Claims (7)
- 【請求項1】 表示器に表示される表示データを生成す
るグラフィックコントローラと、表示データを格納する
フレームメモリと、クロック信号を発生するクロック発
生手段と、クロック信号を分周してグラフィックコント
ローラに与える分周手段とを備える表示装置に用いら
れ、グラフィックコントローラが表示データを出力また
は入力する期間にフレームメモリに読出または書込のタ
イミング信号を与えるタイミング調整回路であって、グ
ラフィックコントローラが表示データの入出力を指示す
る際に出力するメモリサイクル信号がアクティブである
期間内でクロック信号の立ち上がりと立ち下がりとの少
なくとも一方のエッジを検出するエッジ検出手段と、エ
ッジの検出時点でタイミング信号を発生する信号発生手
段とを備えることを特徴とするタイミング調整回路。 - 【請求項2】 分周手段はクロック信号を2分周するこ
とを特徴とする請求項1記載のタイミング調整回路。 - 【請求項3】 エッジ検出手段はクロック信号の立ち上
がりと立ち下がりとの両方のエッジを検出することを特
徴とする請求項1記載のタイミング調整回路。 - 【請求項4】 エッジ検出手段と信号発生手段とは、メ
モリサイクル信号とクロック信号との論理積を出力する
アンド回路と、アンド回路の出力の立ち上がりまたは立
ち下がりのエッジをラッチするラッチ回路とからなるこ
とを特徴とする請求項1記載のタイミング調整回路。 - 【請求項5】 エッジ検出手段はメモリサイクル信号が
アクティブである期間にクロック信号の立ち上がりまた
は立ち下がりのエッジ毎に出力を反転させるフリップフ
ロップであり、信号発生手段はフリップフロップの出力
の立ち上がりまたは立ち下がりのエッジをラッチするラ
ッチ回路であることを特徴とする請求項1記載のタイミ
ング調整回路。 - 【請求項6】 エッジ検出手段は、メモリサイクル信号
がアクティブである期間にクロック信号の立ち上がりの
エッジ毎に出力を反転させる第1のフリップフロップ
と、メモリサイクル信号がアクティブである期間にクロ
ック信号の立ち下がりのエッジ毎に出力を反転させる第
2のフリップフロップと、両フリップフロップの出力の
論理積を出力するアンド回路とからなり、信号発生手段
はアンド回路の出力の立ち上がりまたは立ち下がりのエ
ッジをラッチするラッチ回路であることを特徴とする請
求項1記載のタイミング調整回路。 - 【請求項7】 メモリサイクル信号は、フレームメモリ
のアドレスを指定する期間と、フレームメモリに表示デ
ータを入出力する期間とを交互に指示し、アドレスを指
定する期間内にグラフィックコントローラから出力する
アドレスストローブ信号に基づいてアドレスをアドレス
ラッチに保持し、アドレスラッチに保持したアドレスを
用いて表示データを入出力する期間にフレームメモリを
アクセスすることを特徴とする請求項1ないし請求項6
記載のタイミング調整回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9061423A JPH10254425A (ja) | 1997-03-14 | 1997-03-14 | タイミング調整回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9061423A JPH10254425A (ja) | 1997-03-14 | 1997-03-14 | タイミング調整回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10254425A true JPH10254425A (ja) | 1998-09-25 |
Family
ID=13170672
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9061423A Withdrawn JPH10254425A (ja) | 1997-03-14 | 1997-03-14 | タイミング調整回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10254425A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100433148B1 (ko) * | 2000-12-27 | 2004-05-27 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 액정 표시 장치의 구동 방법 및 구동 회로 |
KR100440839B1 (ko) * | 2001-08-28 | 2004-07-19 | 샤프 가부시키가이샤 | 구동 장치 및 그것을 포함하고 있는 표시 모듈 |
KR100764048B1 (ko) * | 2001-01-06 | 2007-10-09 | 삼성전자주식회사 | 전자기 장애를 저감한 액정 구동 장치 |
US7716516B2 (en) | 2006-06-21 | 2010-05-11 | Sony Computer Entertainment Inc. | Method for controlling operation of microprocessor which performs duty cycle correction process |
US8108813B2 (en) | 2007-11-20 | 2012-01-31 | International Business Machines Corporation | Structure for a circuit obtaining desired phase locked loop duty cycle without pre-scaler |
US8381143B2 (en) | 2008-05-29 | 2013-02-19 | International Business Machines Corporation | Structure for a duty cycle correction circuit |
WO2014054522A1 (ja) * | 2012-10-05 | 2014-04-10 | シャープ株式会社 | 画像表示装置およびその駆動方法 |
US9620044B2 (en) | 2012-10-05 | 2017-04-11 | Sharp Kabushiki Kasiha | Image display device and drive method therefor |
-
1997
- 1997-03-14 JP JP9061423A patent/JPH10254425A/ja not_active Withdrawn
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100433148B1 (ko) * | 2000-12-27 | 2004-05-27 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 액정 표시 장치의 구동 방법 및 구동 회로 |
KR100764048B1 (ko) * | 2001-01-06 | 2007-10-09 | 삼성전자주식회사 | 전자기 장애를 저감한 액정 구동 장치 |
KR100440839B1 (ko) * | 2001-08-28 | 2004-07-19 | 샤프 가부시키가이샤 | 구동 장치 및 그것을 포함하고 있는 표시 모듈 |
US7716516B2 (en) | 2006-06-21 | 2010-05-11 | Sony Computer Entertainment Inc. | Method for controlling operation of microprocessor which performs duty cycle correction process |
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US8381143B2 (en) | 2008-05-29 | 2013-02-19 | International Business Machines Corporation | Structure for a duty cycle correction circuit |
WO2014054522A1 (ja) * | 2012-10-05 | 2014-04-10 | シャープ株式会社 | 画像表示装置およびその駆動方法 |
US9548013B2 (en) | 2012-10-05 | 2017-01-17 | Sharp Kabushiki Kaisha | Image display device and drive method therefor |
US9620044B2 (en) | 2012-10-05 | 2017-04-11 | Sharp Kabushiki Kasiha | Image display device and drive method therefor |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040601 |