JP3147367B2 - 主記憶制御回路 - Google Patents
主記憶制御回路Info
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- JP3147367B2 JP3147367B2 JP25024890A JP25024890A JP3147367B2 JP 3147367 B2 JP3147367 B2 JP 3147367B2 JP 25024890 A JP25024890 A JP 25024890A JP 25024890 A JP25024890 A JP 25024890A JP 3147367 B2 JP3147367 B2 JP 3147367B2
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- ras
- arbiter
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置の主記憶制御回路に関し、特に
主記憶を構成するDRAM（Dynamic Random Access Momer
y）を効率良く使用することができる主記憶制御回路に
関する。
主記憶を構成するDRAM（Dynamic Random Access Momer
y）を効率良く使用することができる主記憶制御回路に
関する。
主記憶をアドレスマルチプレクス形式のDRAMにより構
成した情報処理装置における従来の主記憶制御回路の構
成を第３図に示す。
成した情報処理装置における従来の主記憶制御回路の構
成を第３図に示す。
第３図において、10はアービタ、20はDRAMコントロー
ラであり、いずれもPAL（Programmable Array Logic）
で構成されている。また、30はカウンタである。
ラであり、いずれもPAL（Programmable Array Logic）
で構成されている。また、30はカウンタである。
カウンタ30は、CPUクロック（CPU CLK）40とDRAMコ
ントローラ20から出力されたリセット信号（RESET）54
とを入力し、CPUクロック40によってカウント動作を行
い、そのカウント値（ａ〜ｄ）をアービタ10およびDRAM
コントローラ20に出力すると共に、リセット信号54によ
ってカウント値をクリアするカウンタである。
ントローラ20から出力されたリセット信号（RESET）54
とを入力し、CPUクロック40によってカウント動作を行
い、そのカウント値（ａ〜ｄ）をアービタ10およびDRAM
コントローラ20に出力すると共に、リセット信号54によ
ってカウント値をクリアするカウンタである。
アービタ10は、CPUクロック40,図示しないCPUからの
メモリリード／ライト信号（MRD.MWT）41および主記憶
リフレッシュリクエスト（REFRESH）42並びにカウンタ3
0のカウント値（ａ〜ｄ）を入力し、これらの入力信号
に基づいて図示しないCPUと主記憶との間をつなぐバス
の専有モード（MODE）を決定し、この決定したバス専有
モードを示す値をD0,D1としてDRAMコントローラ20に出
力する機能を、バス専有調停機能以外に有している。こ
こで、決定されるバス専有モードには書き込みモード，
読み出しモード，リフレッシュモード等がある。
メモリリード／ライト信号（MRD.MWT）41および主記憶
リフレッシュリクエスト（REFRESH）42並びにカウンタ3
0のカウント値（ａ〜ｄ）を入力し、これらの入力信号
に基づいて図示しないCPUと主記憶との間をつなぐバス
の専有モード（MODE）を決定し、この決定したバス専有
モードを示す値をD0,D1としてDRAMコントローラ20に出
力する機能を、バス専有調停機能以外に有している。こ
こで、決定されるバス専有モードには書き込みモード，
読み出しモード，リフレッシュモード等がある。
DRAMコントローラ20は、CPUクロック40,アービタ10で
決定されたバス専有モードを示す値D0,D1およびカウン
タ30のカウント値（ａ〜ｄ）をそれぞれ入力し、これら
の入力信号に基づいて、図示しない主記憶を構成するDR
AMを制御するのに必要な各種の制御信号を発生する。即
ち、主記憶ロウアドレスのラッチタイミングを規定する
RAS（ロウアドレスストローブ）50,主記憶カラムアドレ
スのラッチタイミングを規定するCAS（カラムアドレス
ストローブ）51,WE（ライトイネーブル）52,READY（レ
ディ信号）53,RESET（リセット信号）54をそれぞれ発生
する。ここで、RAS50,CAS51,WE52は図示しない主記憶を
構成するDRAMに供給され、READY53は図示しないレディ
ロジック（READY LOGIC）に供給され、RESET54はリフレ
ッシュ・リセット（REFRESH RESET）として使用される
他にカウンタ30のリセットにも使用される。
決定されたバス専有モードを示す値D0,D1およびカウン
タ30のカウント値（ａ〜ｄ）をそれぞれ入力し、これら
の入力信号に基づいて、図示しない主記憶を構成するDR
AMを制御するのに必要な各種の制御信号を発生する。即
ち、主記憶ロウアドレスのラッチタイミングを規定する
RAS（ロウアドレスストローブ）50,主記憶カラムアドレ
スのラッチタイミングを規定するCAS（カラムアドレス
ストローブ）51,WE（ライトイネーブル）52,READY（レ
ディ信号）53,RESET（リセット信号）54をそれぞれ発生
する。ここで、RAS50,CAS51,WE52は図示しない主記憶を
構成するDRAMに供給され、READY53は図示しないレディ
ロジック（READY LOGIC）に供給され、RESET54はリフレ
ッシュ・リセット（REFRESH RESET）として使用される
他にカウンタ30のリセットにも使用される。
第４図は第３図の主記憶制御回路のタイミングチャー
トであり、CPUが主記憶に対しライトを行い、次いでリ
ードを行った際のものである。なお、このタイミングチ
ャートは、CPUクロック40が40MHz、バスサイクルTiが2C
PUクロック即ち50nsとし、また主記憶は、RASアクセス
タイム（tRAS）が最大100ns,RASプリチャージ（tRP）が
最小80nsであるアクセスタイムの遅いDRAMで構成された
場合を仮定している。
トであり、CPUが主記憶に対しライトを行い、次いでリ
ードを行った際のものである。なお、このタイミングチ
ャートは、CPUクロック40が40MHz、バスサイクルTiが2C
PUクロック即ち50nsとし、また主記憶は、RASアクセス
タイム（tRAS）が最大100ns,RASプリチャージ（tRP）が
最小80nsであるアクセスタイムの遅いDRAMで構成された
場合を仮定している。
第４図に示すように、第３図に示す従来の主記憶制御
回路においては、CPUが主記憶に対しライトを行うため
のバスサイクルを開始し、アドレス（ADDRESS）とデー
タ（DATA）とを出力し且つメモリライト信号MWTをイネ
ーブルにすると、アービタ10はバスサイクルT2において
バス専有モードが書き込みモード（WRITE）であると決
定し、その旨をD0,D1でDRAMコントローラ20に通知す
る。このバス専有モードの通知を受けたDRAMコントロー
ラ20では、直ちにRESET54をディスネーブルにし、次い
でCPUクロック40に同期してRAS50をイネーブルにする。
そして、この状態をRASアクセスタイム（tRAS）に必要
な時間だけ継続する。すなわち今の例では、バスサイク
ルT4の終了までRAS50をディスネーブルにする。また、D
RAMコントローラ20は、RAS50をイネーブルとした後の適
当なタイミングでCAS51を所定時間イネーブルとし、DRA
Mに対するアドレス選択が正しく行われるようにする。
なお、DRAMコントローラ20は、バスサイクルT4の期間で
READY53をイネーブルとする。そして、バスサイクルT4
の次のバスサイクルからリードにかかる一連のバスサイ
クルが開始される。
回路においては、CPUが主記憶に対しライトを行うため
のバスサイクルを開始し、アドレス（ADDRESS）とデー
タ（DATA）とを出力し且つメモリライト信号MWTをイネ
ーブルにすると、アービタ10はバスサイクルT2において
バス専有モードが書き込みモード（WRITE）であると決
定し、その旨をD0,D1でDRAMコントローラ20に通知す
る。このバス専有モードの通知を受けたDRAMコントロー
ラ20では、直ちにRESET54をディスネーブルにし、次い
でCPUクロック40に同期してRAS50をイネーブルにする。
そして、この状態をRASアクセスタイム（tRAS）に必要
な時間だけ継続する。すなわち今の例では、バスサイク
ルT4の終了までRAS50をディスネーブルにする。また、D
RAMコントローラ20は、RAS50をイネーブルとした後の適
当なタイミングでCAS51を所定時間イネーブルとし、DRA
Mに対するアドレス選択が正しく行われるようにする。
なお、DRAMコントローラ20は、バスサイクルT4の期間で
READY53をイネーブルとする。そして、バスサイクルT4
の次のバスサイクルからリードにかかる一連のバスサイ
クルが開始される。
上述した従来の主記憶制御回路によってもDRAMで構成
された主記憶の制御自体は可能であるが、アービタ10で
バス専有モードを決定した後、DRAMコントローラ20にお
いてクロック同期でRAS50を発生するようにしているた
め、バス専有モードの決定時点（第４図のｘ点）からRA
S50が発生される時点（第４図のｙ点）までに約1CPUク
ロック分の遅れが生じる。そのため、必要なRASアクセ
スタイム（tRAS）,RASプリチャージ（tRP）を考慮する
と、第４図のタイミングチャートに示したように主記憶
書き込み時に４バスサイクルの時間がかかる。
された主記憶の制御自体は可能であるが、アービタ10で
バス専有モードを決定した後、DRAMコントローラ20にお
いてクロック同期でRAS50を発生するようにしているた
め、バス専有モードの決定時点（第４図のｘ点）からRA
S50が発生される時点（第４図のｙ点）までに約1CPUク
ロック分の遅れが生じる。そのため、必要なRASアクセ
スタイム（tRAS）,RASプリチャージ（tRP）を考慮する
と、第４図のタイミングチャートに示したように主記憶
書き込み時に４バスサイクルの時間がかかる。
本発明はこのような従来の問題点を解決したもので、
その目的は、RASを速やかに発生することによりDRAMを
効率良く使用できるようにした主記憶制御回路を提供す
ることにある。
その目的は、RASを速やかに発生することによりDRAMを
効率良く使用できるようにした主記憶制御回路を提供す
ることにある。
本発明は上記の目的を達成するため、 CPUからの主記憶アクセスにかかる制御信号に基づい
てアービタでバス専有モードを決定し、この決定された
バス専有モードにおいて主記憶を構成するDRAMを制御す
るのに必要な各種の制御信号をDRAMコントローラで発生
するようにした主記憶制御回路において、 主記憶ロウアドレスのラッチタイミングであるRASを
前記DRAMコントローラから発生させずに前記アービタか
ら発生させ、且つ、前記アービタは、決定したバス専有
モードにおいてRASの発生が必要な場合、RASをクロック
非同期でモード決定後直ちに発生させると共に必要なク
ロック分だけクロック同期で発生させたRASと合成して
出力する構成を有している。
てアービタでバス専有モードを決定し、この決定された
バス専有モードにおいて主記憶を構成するDRAMを制御す
るのに必要な各種の制御信号をDRAMコントローラで発生
するようにした主記憶制御回路において、 主記憶ロウアドレスのラッチタイミングであるRASを
前記DRAMコントローラから発生させずに前記アービタか
ら発生させ、且つ、前記アービタは、決定したバス専有
モードにおいてRASの発生が必要な場合、RASをクロック
非同期でモード決定後直ちに発生させると共に必要なク
ロック分だけクロック同期で発生させたRASと合成して
出力する構成を有している。
また、本発明の好ましい実施例においては、クロック
を入力してカウント動作を行い、そのカウント値を前記
アービタと前記DRAMコントローラに供給すると共に、前
記DRAMコントローラで発生するリセット信号でカウント
値のクリアを行うカウンタを備え、更に、前記アービタ
および前記DRAMコントローラがPALで構成されている。
を入力してカウント動作を行い、そのカウント値を前記
アービタと前記DRAMコントローラに供給すると共に、前
記DRAMコントローラで発生するリセット信号でカウント
値のクリアを行うカウンタを備え、更に、前記アービタ
および前記DRAMコントローラがPALで構成されている。
本発明の主記憶制御回路においては、アービタが、決
定したバス専有モードにおいてRASの発生が必要な場
合、RASをクロック非同期でモード決定後直ちに発生す
ると共に必要なクロック分だけクロック同期で発生させ
たRASと合成して出力する。
定したバス専有モードにおいてRASの発生が必要な場
合、RASをクロック非同期でモード決定後直ちに発生す
ると共に必要なクロック分だけクロック同期で発生させ
たRASと合成して出力する。
次に、本発明の実施例について図面を参照して詳細に
説明する。
説明する。
第１図は本発明の一実施例の要部ブロック図であり、
既に説明した第３図と同一符号は同一部分を示し、１は
アービタ、２はDRAMコントローラであり、共にPALで構
成されている。
既に説明した第３図と同一符号は同一部分を示し、１は
アービタ、２はDRAMコントローラであり、共にPALで構
成されている。
本実施例の主記憶制御回路が、第３図に示した従来の
主記憶制御回路と相違するところは、主に、従来DRAMコ
ントローラ側で発生させていたRASをアービタ１で発生
し、且つ、その発生を、決定したバス専有モードにおい
てRASの発生が必要な場合、RASをクロック非同期で直ち
に発生させると共に必要なクロック分だけクロック同期
で発生させたRASと合成して出力するようにした点にあ
る。即ち、アービタ１では以下の論理に従ってRASを発
生する。
主記憶制御回路と相違するところは、主に、従来DRAMコ
ントローラ側で発生させていたRASをアービタ１で発生
し、且つ、その発生を、決定したバス専有モードにおい
てRASの発生が必要な場合、RASをクロック非同期で直ち
に発生させると共に必要なクロック分だけクロック同期
で発生させたRASと合成して出力するようにした点にあ
る。即ち、アービタ１では以下の論理に従ってRASを発
生する。
!RAS＝（MODE＝＝READ）＆（COUNT＝＝０） ＃（MODE＝＝WRITE）＆（COUNT＝＝０） ＃!RASWK …（１） ここで、RASWKはアービタ１が内部的にクロック同期
で発生するRASであり、その論理は以下の通りである。
で発生するRASであり、その論理は以下の通りである。
!RASWK:＝（MODE＝＝READ）＆（COUNT＞＝０）＆（COUNT＜＝２） ＃（MODE＝＝WRITE）＆（COUNT＞＝０）＆（COUNT＜＝２） ＃（MODE＝＝REF）＆（COUNT＞＝１）＆（COUNT＜＝４）… …（２） なお、＆はAND、＃はOR、！はNOT、＝＝はイコール、
＝はクロック非同期、：＝はクロック同期を示す記号で
あり、COUNTはカウンタ30からの入力値である。
＝はクロック非同期、：＝はクロック同期を示す記号で
あり、COUNTはカウンタ30からの入力値である。
従って、本発明ではDRAMコントローラ２からはRASを
発生せず、CAS70,WE71,REFRST（リフレッシュリセット
信号）72,READY73およびEND（エンド信号）74を発生し
ている。ここで、DRAMコントローラ２は以下の論理に従
ってCAS70およびREADY73を発生する。
発生せず、CAS70,WE71,REFRST（リフレッシュリセット
信号）72,READY73およびEND（エンド信号）74を発生し
ている。ここで、DRAMコントローラ２は以下の論理に従
ってCAS70およびREADY73を発生する。
!CAS:＝（MODE＝＝READ）＆（COUNT＞＝１）＆（COUNT＜＝４） ＃（MODE＝＝WRITE）＆（COUNT＞＝１）＆（COUNT＜＝４） ＃（MODE＝BEF）＆（COUNT＞＝０）＆（COUNT＜＝２） …（３） !READY:＝（MODE＝＝READ）＆（COUNT＞＝４）＆（COUNT＜＝５） ＃（MODE＝＝WRITE）＆（COUNT＞＝０）＆（COUNT＜＝１） …（４） なお、REFRST72とEND74の発生論理は共に第３図のRES
ET54と同じであり、REFRST72はリフレッシュリセットと
して使用され、END74はカウンタ30のリセットとして使
用される。また、END74をリセット信号（エンド信号）
としてアービタ１に供給し、RASの不正な発生を防止し
ている。
ET54と同じであり、REFRST72はリフレッシュリセットと
して使用され、END74はカウンタ30のリセットとして使
用される。また、END74をリセット信号（エンド信号）
としてアービタ１に供給し、RASの不正な発生を防止し
ている。
第２図は第１図の主記憶制御回路のタイミングチャー
トであり、第４図と同様にCPUが主記憶に対しライトを
行い、次いでリードを行った際のものである。この第２
図に示すように、アービタ１がバス専有モードとして書
き込みモード（WRITE）を決定すると、その時点におい
て上記論理式（１）における（MODE＝＝WRITE）＆（COU
NT＝＝０）が真となり、アービタ１からRAS60が出力さ
れる。この結果、バス専有モードの決定と同時にRAS60
が発生することになり、第４図の従来に比べて約1CPUク
ロック分、RASの発生が速められる。また、（MODE＝＝W
RITE）＆（COUNT＝＝０）はカウンタ30のカウント値が
０のときに真となるだけであるが、カウント値が０から
２までの期間はクロック同期で発生するRASWKが上記論
理式（２）によって発生してRAS60に合成されるので、
結局、RAS60は必要なRASアクセスタイム（tRAS）だけの
期間連続して発生することになり、従来に比べてICPUク
ロック分だけ発生時期が速まることから、第２図に示す
ように主記憶書き込みが３バスサイクルに短縮される。
よって、次のリードにかかる一連のバスサイクルを早期
に開始でき、従来のような無駄なウェイト（第４図のバ
スサイクルT4）が介在しない分、アクセスタイムの遅い
DRAMおよびCPUの使用効率を高めることができる。
トであり、第４図と同様にCPUが主記憶に対しライトを
行い、次いでリードを行った際のものである。この第２
図に示すように、アービタ１がバス専有モードとして書
き込みモード（WRITE）を決定すると、その時点におい
て上記論理式（１）における（MODE＝＝WRITE）＆（COU
NT＝＝０）が真となり、アービタ１からRAS60が出力さ
れる。この結果、バス専有モードの決定と同時にRAS60
が発生することになり、第４図の従来に比べて約1CPUク
ロック分、RASの発生が速められる。また、（MODE＝＝W
RITE）＆（COUNT＝＝０）はカウンタ30のカウント値が
０のときに真となるだけであるが、カウント値が０から
２までの期間はクロック同期で発生するRASWKが上記論
理式（２）によって発生してRAS60に合成されるので、
結局、RAS60は必要なRASアクセスタイム（tRAS）だけの
期間連続して発生することになり、従来に比べてICPUク
ロック分だけ発生時期が速まることから、第２図に示す
ように主記憶書き込みが３バスサイクルに短縮される。
よって、次のリードにかかる一連のバスサイクルを早期
に開始でき、従来のような無駄なウェイト（第４図のバ
スサイクルT4）が介在しない分、アクセスタイムの遅い
DRAMおよびCPUの使用効率を高めることができる。
なお、第２図は主記憶書き込み時を例にしたが、主記
憶読み出し時も同様にRASをクロック非同期で発生する
ことによりバスサイクルの短縮が行われるものである。
憶読み出し時も同様にRASをクロック非同期で発生する
ことによりバスサイクルの短縮が行われるものである。
以上説明したように、本発明の主記憶制御回路におい
ては、決定したバス専有モードにおいてRASの発生が必
要な場合にRASをクロック非同期でモード決定後に直ち
に発生すると共に必要なクロック分だけクロック同期で
発生させたRASと合成して出力する機能をアービタに持
たせ、DRAMコントローラでRASを発生するのではなく、
アービタからRASを発生させるようにしたので、バス専
有モードの決定を受けてDRAMコントローラ側でクロック
同期でRASを発生していた従来に比べ、RASの発生開始時
期を約１クロック分速めることができる。このため、主
記憶を構成するDRAMに対するアクセスが１クロック分速
まり、結果として主記憶アクセスにかかる一連のバスサ
イクルが短縮される効果がある。
ては、決定したバス専有モードにおいてRASの発生が必
要な場合にRASをクロック非同期でモード決定後に直ち
に発生すると共に必要なクロック分だけクロック同期で
発生させたRASと合成して出力する機能をアービタに持
たせ、DRAMコントローラでRASを発生するのではなく、
アービタからRASを発生させるようにしたので、バス専
有モードの決定を受けてDRAMコントローラ側でクロック
同期でRASを発生していた従来に比べ、RASの発生開始時
期を約１クロック分速めることができる。このため、主
記憶を構成するDRAMに対するアクセスが１クロック分速
まり、結果として主記憶アクセスにかかる一連のバスサ
イクルが短縮される効果がある。
【図面の簡単な説明】 第１図は本発明の一実施例の要部ブロック図、 第２図は第１図の実施例のタイミングチャート、 第３図は従来例のブロック図および、 第４図は従来例のタイミングチャートである。 図において、 1,10……アービタ 2,20……DRAMコントローラ 30……カウンタ
Claims (3)
- 【請求項１】CPUからの主記憶アクセスにかかる制御信
号に基づいてアービタでバス専有モードを決定し、この
決定されたバス専有モードにおいて主記憶を構成するDR
AMを制御するのに必要な各種の制御信号をDRAMコントロ
ーラで発生するようにした主記憶制御回路において、 主記憶ロウアドレスのラッチタイミングであるRASを前
記DRAMコントローラから発生させずに前記アービタから
発生させ、且つ、前記アービタは、決定したバス専有モ
ードにおいてRASの発生が必要な場合、RASをクロック非
同期でモード決定後直ちに発生させると共に必要なクロ
ック分だけクロック同期で発生させたRASと合成して出
力する構成を有することを特徴とする主記憶制御回路。 - 【請求項２】クロックを入力してカウント動作を行い、
そのカウント値を前記アービタと前記DRAMコントローラ
に供給すると共に、前記DRAMコントローラで発生するリ
セット信号でカウント値のクリアを行うカウンタを備え
た請求項１記載の主記憶制御回路。 - 【請求項３】前記アービタおよび前記DRAMコントローラ
がPALで構成された請求項２記載の主記憶制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25024890A JP3147367B2 (ja) | 1990-09-21 | 1990-09-21 | 主記憶制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25024890A JP3147367B2 (ja) | 1990-09-21 | 1990-09-21 | 主記憶制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04130548A JPH04130548A (ja) | 1992-05-01 |
| JP3147367B2 true JP3147367B2 (ja) | 2001-03-19 |
Family
ID=17205054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25024890A Expired - Fee Related JP3147367B2 (ja) | 1990-09-21 | 1990-09-21 | 主記憶制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147367B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102402180B1 (ko) | 2020-07-13 | 2022-05-26 | 이엔콤 주식회사 | 휴대용 지압기 |
-
1990
- 1990-09-21 JP JP25024890A patent/JP3147367B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102402180B1 (ko) | 2020-07-13 | 2022-05-26 | 이엔콤 주식회사 | 휴대용 지압기 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04130548A (ja) | 1992-05-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |