JP3084771B2 - 記憶装置 - Google Patents
記憶装置Info
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- JP3084771B2 JP3084771B2 JP03058223A JP5822391A JP3084771B2 JP 3084771 B2 JP3084771 B2 JP 3084771B2 JP 03058223 A JP03058223 A JP 03058223A JP 5822391 A JP5822391 A JP 5822391A JP 3084771 B2 JP3084771 B2 JP 3084771B2
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- Japan
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- signal
- address
- access mode
- memory block
- input terminal
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- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、記憶装置に利用され、
特に、１個のアドレス入力端子を有する記憶装置に関す
る。
特に、１個のアドレス入力端子を有する記憶装置に関す
る。
【０００２】
【従来の技術】従来の１本のアドレス入力端子を有する
記憶装置は、図５に示すように、クロックパルス数でア
ドレスを示す１個のアドレス入力端子10と、アドレス入
力端子10からのクロックパルスを入力しそのパルス数を
カウントアップしアドレスを発生するカウンタ（ＣＮ
Ｔ）３と、カウンタ３をリセットするリセット入力端子
11と、リードアクセスのときは「ロウ」レベルにライト
アクセスのときは「ハイ」レベルを入力するアクセスモ
ード入力端子12と、カウンタ３からのアドレスを入力
し、アクセスモード入力端子12からの信号をリード (読
出し）またはライト (書込み）のアクセスモード信号と
して入力するメモリブロック（ＭＥＭ）９と、メモリブ
ロック９への書込みデータの入力または読出しデータを
出力する入出力データ端子13とを備えている。
記憶装置は、図５に示すように、クロックパルス数でア
ドレスを示す１個のアドレス入力端子10と、アドレス入
力端子10からのクロックパルスを入力しそのパルス数を
カウントアップしアドレスを発生するカウンタ（ＣＮ
Ｔ）３と、カウンタ３をリセットするリセット入力端子
11と、リードアクセスのときは「ロウ」レベルにライト
アクセスのときは「ハイ」レベルを入力するアクセスモ
ード入力端子12と、カウンタ３からのアドレスを入力
し、アクセスモード入力端子12からの信号をリード (読
出し）またはライト (書込み）のアクセスモード信号と
して入力するメモリブロック（ＭＥＭ）９と、メモリブ
ロック９への書込みデータの入力または読出しデータを
出力する入出力データ端子13とを備えている。
【０００３】次に、この従来例の動作について説明す
る。カウンタ３は、入力ピンＤが「ハイ」レベルのとき
は入力ピンＣＫに入力されるアドレス入力信号1002とし
てのクロックパルスごとに＋１ずつカウントアップす
る。図５では入力ピンＤは「ハイ」レベル（「１」レベ
ル）にクランプされる。カウンタ３の出力ピンＴ０、Ｔ
１、…、Ｔｎからは、カウントアップの結果がメモリブ
ロックアドレス信号301 〜30n として、オール「０」
（「ロウ」レベル）からオール「１」（「ハイ」レベ
ル）まで出力される。カウンタ３の入力ピンＲはリセッ
ト用のピンで入力ピンＲに「ハイ」レベルのリセット信
号1101が入力するとカウンタ３の記憶状態値をリセット
して、出力ピンＴ０、Ｔ１、…、Ｔｎはオール「０」に
なる。
る。カウンタ３は、入力ピンＤが「ハイ」レベルのとき
は入力ピンＣＫに入力されるアドレス入力信号1002とし
てのクロックパルスごとに＋１ずつカウントアップす
る。図５では入力ピンＤは「ハイ」レベル（「１」レベ
ル）にクランプされる。カウンタ３の出力ピンＴ０、Ｔ
１、…、Ｔｎからは、カウントアップの結果がメモリブ
ロックアドレス信号301 〜30n として、オール「０」
（「ロウ」レベル）からオール「１」（「ハイ」レベ
ル）まで出力される。カウンタ３の入力ピンＲはリセッ
ト用のピンで入力ピンＲに「ハイ」レベルのリセット信
号1101が入力するとカウンタ３の記憶状態値をリセット
して、出力ピンＴ０、Ｔ１、…、Ｔｎはオール「０」に
なる。
【０００４】アドレス入力端子10は、カウンタ３の入力
ピンＣＫにクロックパルスを供給し、リセット入力端子
11は、カウンタ３の入力ピンＲに対してリセット信号を
供給する。メモリブロック９は、カウンタ３の出力ピン
Ｔ０、Ｔ１、…、Ｔｎからのメモリブロックアドレス信
号301 〜30n を入力ピンＡ０、Ａ１、…、Ａｎに入力
し、アクセスモード入力端子12からのアクセスモード信
号1201を入力ピン（ＷＥ）、｛ここで、（ＷＥ）1 は
（ＷＥ）0 の反転信号を意味する。｝に入力する。その
アクセスモード信号1201が「ハイ」レベルのときに、入
力ピンＡ０、Ａ１、…、Ａｎのアドレスの記憶データ信
号を入出力データ端子13へ出力する。また、アクセスモ
ード信号1201が「ロウ」レベルのときに、入力ピンＡ
０、Ａ１、…、Ａｎのアドレスの記憶エリアに入出力デ
ータ端子13に入力したデータ信号を書き込む。
ピンＣＫにクロックパルスを供給し、リセット入力端子
11は、カウンタ３の入力ピンＲに対してリセット信号を
供給する。メモリブロック９は、カウンタ３の出力ピン
Ｔ０、Ｔ１、…、Ｔｎからのメモリブロックアドレス信
号301 〜30n を入力ピンＡ０、Ａ１、…、Ａｎに入力
し、アクセスモード入力端子12からのアクセスモード信
号1201を入力ピン（ＷＥ）、｛ここで、（ＷＥ）1 は
（ＷＥ）0 の反転信号を意味する。｝に入力する。その
アクセスモード信号1201が「ハイ」レベルのときに、入
力ピンＡ０、Ａ１、…、Ａｎのアドレスの記憶データ信
号を入出力データ端子13へ出力する。また、アクセスモ
ード信号1201が「ロウ」レベルのときに、入力ピンＡ
０、Ａ１、…、Ａｎのアドレスの記憶エリアに入出力デ
ータ端子13に入力したデータ信号を書き込む。
【０００５】
【発明が解決しようとする課題】この従来の１個のアド
レス入力端子を有する記憶装置では、アドレス入力端子
にクロックパルスを入力する必要があるために外部回路
としてアドレス発生回路、そのアドレスに対応してクロ
ックパルスをカウントするカウンタ、クロックパルス発
生器およびクロック分配回路が必要であった。また、ク
ロックパルスはプリント配線上ノイズに対して電源およ
び接地を強化する必要があり、かつ、複数の記憶装置に
できるだけ時間差なくクロックを分配するために等長配
線あるいは同一負荷などを必要とした。従って、記憶装
置の周辺回路設計は、困難なために設計ミスを起こしや
すく設計工数も大きくなる欠点があった。
レス入力端子を有する記憶装置では、アドレス入力端子
にクロックパルスを入力する必要があるために外部回路
としてアドレス発生回路、そのアドレスに対応してクロ
ックパルスをカウントするカウンタ、クロックパルス発
生器およびクロック分配回路が必要であった。また、ク
ロックパルスはプリント配線上ノイズに対して電源およ
び接地を強化する必要があり、かつ、複数の記憶装置に
できるだけ時間差なくクロックを分配するために等長配
線あるいは同一負荷などを必要とした。従って、記憶装
置の周辺回路設計は、困難なために設計ミスを起こしや
すく設計工数も大きくなる欠点があった。
【０００６】本発明の目的は、前記の欠点を除去するこ
とにより、周辺回路設計を容易にした１個のアドレス入
力端子を有する記憶装置を提供することにある。
とにより、周辺回路設計を容易にした１個のアドレス入
力端子を有する記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、入力されるメ
モリブロックアドレス信号およびメモリブロックアクセ
スモード信号によりデータの書込みまたは読出しを行う
メモリブロックを備えた記憶装置において、クロック信
号を発生するクロック信号発生器と、前記クロック信号
とは非同期にレベル変換し第一のレベル時間の長さでア
ドレスを示すアドレス信号を入力する１個のアドレス入
力端子と、前記アドレス信号を入力しそのレベルを前記
クロック信号により検出し出力する第一の非同期同期化
回路と、この第一の非同期同期化回路の出力信号を前記
クロック信号によりカウントアップし前記メモリブロッ
クアドレス信号を出力するカウンタと、前記第一の非同
期同期化回路および前記カウンタを前記アドレス信号の
第一のレベルへの変化に先立ちリセットするリセット信
号を入力するリセット入力端子と、前記アドレス信号と
同期したアクセスモード信号を前記メモリブロックアク
セスモード信号として入力するアクセスモード入力端子
とを備えたことを特徴とする。
モリブロックアドレス信号およびメモリブロックアクセ
スモード信号によりデータの書込みまたは読出しを行う
メモリブロックを備えた記憶装置において、クロック信
号を発生するクロック信号発生器と、前記クロック信号
とは非同期にレベル変換し第一のレベル時間の長さでア
ドレスを示すアドレス信号を入力する１個のアドレス入
力端子と、前記アドレス信号を入力しそのレベルを前記
クロック信号により検出し出力する第一の非同期同期化
回路と、この第一の非同期同期化回路の出力信号を前記
クロック信号によりカウントアップし前記メモリブロッ
クアドレス信号を出力するカウンタと、前記第一の非同
期同期化回路および前記カウンタを前記アドレス信号の
第一のレベルへの変化に先立ちリセットするリセット信
号を入力するリセット入力端子と、前記アドレス信号と
同期したアクセスモード信号を前記メモリブロックアク
セスモード信号として入力するアクセスモード入力端子
とを備えたことを特徴とする。
【０００８】また、本発明は、前記第一の非同期同期化
回路は、前記アドレス入力端子からのアドレス信号を入
力し前記クロック信号によりセットする第一のフリップ
フロップと、この第一のフリップフロップの出力信号を
前記クロック信号によりセットする第二のフリップフロ
ップとを含むことができる。
回路は、前記アドレス入力端子からのアドレス信号を入
力し前記クロック信号によりセットする第一のフリップ
フロップと、この第一のフリップフロップの出力信号を
前記クロック信号によりセットする第二のフリップフロ
ップとを含むことができる。
【０００９】また、本発明は、前記アクセスモード入力
端子に入力されるアクセスモード信号は前記アドレス信
号とは非同期の信号であり、この非同期のアクセスモー
ド信号と前記アドレス信号との同期をとり前記メモリブ
ロックアクセスモード信号として出力する第二の非同期
同期化回路を備えたことを特徴とする。
端子に入力されるアクセスモード信号は前記アドレス信
号とは非同期の信号であり、この非同期のアクセスモー
ド信号と前記アドレス信号との同期をとり前記メモリブ
ロックアクセスモード信号として出力する第二の非同期
同期化回路を備えたことを特徴とする。
【００１０】また、本発明は、前記第二の非同期同期化
回路は、前記アドレス入力端子からのアドレス信号を反
転するインバータと、前記インバータの出力信号と前記
アクセスモード信号との論理積をとる論理積ゲートと、
前記第一の非同期同期化回路の出力信号を入力し前記ク
ロック信号によりセットする第三のフリップフロップ
と、前記論理積ゲートの出力信号と前記第三のフリップ
フロップの反転出力信号との否定論理積をとり前記メモ
リブロックアクセスモード信号として出力する否定論理
積ゲートとを含むことができる。
回路は、前記アドレス入力端子からのアドレス信号を反
転するインバータと、前記インバータの出力信号と前記
アクセスモード信号との論理積をとる論理積ゲートと、
前記第一の非同期同期化回路の出力信号を入力し前記ク
ロック信号によりセットする第三のフリップフロップ
と、前記論理積ゲートの出力信号と前記第三のフリップ
フロップの反転出力信号との否定論理積をとり前記メモ
リブロックアクセスモード信号として出力する否定論理
積ゲートとを含むことができる。
【００１１】
【作用】第一の非同期同期化回路は、例えば、第一のフ
リップフロップでアドレス信号の「ハイ」レベルを検出
し、さらにこれを第二のフリップフロップで確認する。
カウンタはこのアドレス信号の「ハイ」レベル時間の長
さをクロック信号によりカウントアップして所定のメモ
リブロックアドレス信号としてメモリブロックに入力す
る。一方、第二の非同期同期化回路は、例えば、アドレ
ス信号とは非同期のアクセスモード信号を入力し反転し
アドレス信号と論理積をとり同期をとり、さらに第二の
フリップフロップ出力信号をクロック信号によりセット
した第三のフリップフロップの反転出力信号との否定論
理積をとりメモリブロックアドレス信号に同期させたメ
モリブロックアクセスモード信号をメモリブロックに入
力する。
リップフロップでアドレス信号の「ハイ」レベルを検出
し、さらにこれを第二のフリップフロップで確認する。
カウンタはこのアドレス信号の「ハイ」レベル時間の長
さをクロック信号によりカウントアップして所定のメモ
リブロックアドレス信号としてメモリブロックに入力す
る。一方、第二の非同期同期化回路は、例えば、アドレ
ス信号とは非同期のアクセスモード信号を入力し反転し
アドレス信号と論理積をとり同期をとり、さらに第二の
フリップフロップ出力信号をクロック信号によりセット
した第三のフリップフロップの反転出力信号との否定論
理積をとりメモリブロックアドレス信号に同期させたメ
モリブロックアクセスモード信号をメモリブロックに入
力する。
【００１２】従って、アドレス信号およびリセット信号
などの信号はクロック信号とは非同期でも動作が可能と
なり、クロック信号に対するプリント配線上のノイズ対
策および等配線長などの設計の困難さを除去できるとと
もに、記憶装置外部に設置する必要のあったアドレス発
生回路、カウンタ、クロック信号発生回路およびクロッ
ク分配回路が不要となる。
などの信号はクロック信号とは非同期でも動作が可能と
なり、クロック信号に対するプリント配線上のノイズ対
策および等配線長などの設計の困難さを除去できるとと
もに、記憶装置外部に設置する必要のあったアドレス発
生回路、カウンタ、クロック信号発生回路およびクロッ
ク分配回路が不要となる。
【００１３】なお、第二の非同期同期化回路は、アドレ
ス信号に同期したアクセスモード信号を入力することで
不要となり、この場合記憶装置外部の装置は増えるけれ
ども記憶装置内の回路を簡単化できる。
ス信号に同期したアクセスモード信号を入力することで
不要となり、この場合記憶装置外部の装置は増えるけれ
ども記憶装置内の回路を簡単化できる。
【００１４】以下、本発明の実施例について図面を参照
して説明する。
して説明する。
【００１５】図１は本発明の第一実施例を示すブロック
構成図である。本第一実施例は、入力されるメモリブロ
ックアドレス信号301 、302 、…、30n ならびにメモリ
ブロックアクセスモード信号801 により入出力データ端
子13からの入出力データ信号901 の書込みまたは読出し
を行うメモリブロック（ＭＥＭ）９を備えた記憶装置に
おいて、
構成図である。本第一実施例は、入力されるメモリブロ
ックアドレス信号301 、302 、…、30n ならびにメモリ
ブロックアクセスモード信号801 により入出力データ端
子13からの入出力データ信号901 の書込みまたは読出し
を行うメモリブロック（ＭＥＭ）９を備えた記憶装置に
おいて、
【００１６】本発明の特徴とするところの、クロック信
号501 を発生するクロック信号発生器（ＯＳＣ）５と、
クロック信号501 とは非同期にレベル変換し「ハイ」レ
ベル時間の長さでアドレスを示すアドレス信号1001を入
力する１個のアドレス入力端子10と、アドレス信号1001
を入力しそのレベルをクロック信号501 により検出し出
力する第一の非同期同期化回路としての、アドレス入力
端子10からのアドレス信号1001を入力しクロック信号50
1 によりセットする第一のフリップフロップ（Ｆ／Ｆ）
１、およびこの第一のフリップフロップ１の出力信号を
クロック信号501 によりセットする第二のフリップフロ
ップ（Ｆ／Ｆ）２と、第二のフリップフロップ２の出力
信号をクロック信号501 によりカウントアップしメモリ
ブロックアドレス信号301 、302 、…、30n を出力する
カウンタ（ＣＮＴ）３と、フリップフロップ１および２
ならびにカウンタ３をアドレス信号1001の「ハイ」レベ
ルへの変化に先立ちリセットするリセット信号1101を入
力するリセット入力端子11と、アドレス信号1001と非同
期のアクセスモード信号1201を入力するアクセスモード
端子12と、この非同期のアクセスモード信号1201とアド
レス信号1001との同期をとりメモリブロックアクセスモ
ード信号801 として出力する第二の非同期同期化回路と
しての、アドレス信号1001を反転しアドレス反転信号60
1 を出力するインバータ６、このインバータ６からのア
ドレス反転信号601 とアクセスモード信号1201との論理
積をとりアクセスモード中間信号701 を出力するアンド
(論理積) ゲート７、第二のフリップフロップ２の出力
信号を入力しクロック信号501によりセットする第三の
フリップフロップ（Ｆ／Ｆ）４、および論理積ゲート７
からのアクセスモード中間信号701 と第三のフリップフ
ロップ４の反転出力信号401 との否定論理積をとりメモ
リブロックアクセスモード信号801 として出力するナン
ド (否定論理積) ゲート８とを備えている。
号501 を発生するクロック信号発生器（ＯＳＣ）５と、
クロック信号501 とは非同期にレベル変換し「ハイ」レ
ベル時間の長さでアドレスを示すアドレス信号1001を入
力する１個のアドレス入力端子10と、アドレス信号1001
を入力しそのレベルをクロック信号501 により検出し出
力する第一の非同期同期化回路としての、アドレス入力
端子10からのアドレス信号1001を入力しクロック信号50
1 によりセットする第一のフリップフロップ（Ｆ／Ｆ）
１、およびこの第一のフリップフロップ１の出力信号を
クロック信号501 によりセットする第二のフリップフロ
ップ（Ｆ／Ｆ）２と、第二のフリップフロップ２の出力
信号をクロック信号501 によりカウントアップしメモリ
ブロックアドレス信号301 、302 、…、30n を出力する
カウンタ（ＣＮＴ）３と、フリップフロップ１および２
ならびにカウンタ３をアドレス信号1001の「ハイ」レベ
ルへの変化に先立ちリセットするリセット信号1101を入
力するリセット入力端子11と、アドレス信号1001と非同
期のアクセスモード信号1201を入力するアクセスモード
端子12と、この非同期のアクセスモード信号1201とアド
レス信号1001との同期をとりメモリブロックアクセスモ
ード信号801 として出力する第二の非同期同期化回路と
しての、アドレス信号1001を反転しアドレス反転信号60
1 を出力するインバータ６、このインバータ６からのア
ドレス反転信号601 とアクセスモード信号1201との論理
積をとりアクセスモード中間信号701 を出力するアンド
(論理積) ゲート７、第二のフリップフロップ２の出力
信号を入力しクロック信号501によりセットする第三の
フリップフロップ（Ｆ／Ｆ）４、および論理積ゲート７
からのアクセスモード中間信号701 と第三のフリップフ
ロップ４の反転出力信号401 との否定論理積をとりメモ
リブロックアクセスモード信号801 として出力するナン
ド (否定論理積) ゲート８とを備えている。
【００１７】次に、本第一実施例の動作について説明す
る。フリップフロップ１は、アドレス入力端子10からの
アドレス信号1001をクロック信号発生器５からのクロッ
ク信号501 によってセットする。フリップフロップ２
は、フリップフロップ１の出力信号101 をクロック信号
501 によってセットする。カウンタ３は、フリップフロ
ップ２の出力信号201をクロック信号501 によってセッ
トする。カウンタ３は、「ハイ」レベルの出力信号201
をクロック信号501 が１回セットするごとにカウントア
ップを実行し、そのカウント結果をメモリブロックアド
レス信号301 、302 、…、30n に出力する。フリップフ
ロップ４は、出力信号201 をクロック信号501 によって
セットする。フリップフロップ１、２および４ならびに
カウンタ３は、リセット入力端子11からの「ハイ」レベ
ルのリセット信号1101によってリセットされる。リセッ
トされると、フリップフロップ１、２および４ならびに
カウンタ３の出力信号はすべて「ロウ」レベルになる。
る。フリップフロップ１は、アドレス入力端子10からの
アドレス信号1001をクロック信号発生器５からのクロッ
ク信号501 によってセットする。フリップフロップ２
は、フリップフロップ１の出力信号101 をクロック信号
501 によってセットする。カウンタ３は、フリップフロ
ップ２の出力信号201をクロック信号501 によってセッ
トする。カウンタ３は、「ハイ」レベルの出力信号201
をクロック信号501 が１回セットするごとにカウントア
ップを実行し、そのカウント結果をメモリブロックアド
レス信号301 、302 、…、30n に出力する。フリップフ
ロップ４は、出力信号201 をクロック信号501 によって
セットする。フリップフロップ１、２および４ならびに
カウンタ３は、リセット入力端子11からの「ハイ」レベ
ルのリセット信号1101によってリセットされる。リセッ
トされると、フリップフロップ１、２および４ならびに
カウンタ３の出力信号はすべて「ロウ」レベルになる。
【００１８】インバータ６は、アドレス信号1001を反転
してアドレス反転信号601 を出力する。「アンド」ゲー
ト７は、アクセスモード入力端子12からのアクセスモー
ド信号1201とアドレス反転信号601とを入力し２入力の
論理積をとり、アクセスモード中間信号701 を出力す
る。「ナンド」ゲート８は、アクセスモード中間信号70
1 とフリップフロップ４の反転出力信号401 とを入力し
２入力の否定した論理積をとり、メモリブロックアクセ
スモード信号801 を出力する。メモリブロック９はカウ
ンタ３からのメモリブロックアドレス信号301 、302、
…、30n を入力し、「ナンド」ゲート８からのメモリブ
ロックアクセスモード信号801 によってリード動作また
はライト動作を行う。入出力データ端子13は、メモリブ
ロック９がリード動作のときメモリブロック９に記憶し
ていたデータを出力し、ライト動作のときメモリブロッ
ク９の記憶エリアにデータを書き込む。
してアドレス反転信号601 を出力する。「アンド」ゲー
ト７は、アクセスモード入力端子12からのアクセスモー
ド信号1201とアドレス反転信号601とを入力し２入力の
論理積をとり、アクセスモード中間信号701 を出力す
る。「ナンド」ゲート８は、アクセスモード中間信号70
1 とフリップフロップ４の反転出力信号401 とを入力し
２入力の否定した論理積をとり、メモリブロックアクセ
スモード信号801 を出力する。メモリブロック９はカウ
ンタ３からのメモリブロックアドレス信号301 、302、
…、30n を入力し、「ナンド」ゲート８からのメモリブ
ロックアクセスモード信号801 によってリード動作また
はライト動作を行う。入出力データ端子13は、メモリブ
ロック９がリード動作のときメモリブロック９に記憶し
ていたデータを出力し、ライト動作のときメモリブロッ
ク９の記憶エリアにデータを書き込む。
【００１９】次に、図２に示すタイミングチャートを用
いて本第一実施例のライトアクセスモード時の動作を説
明する。まずリセット信号1101を「ハイ」レベルにする
ことでフリップフロップ１、２および４ならびにカウン
タ３をリセットする。次に、アドレス信号1001を「ハ
イ」レベルに立ち上げると、「ハイ」レベル後の最初の
クロック信号501 の立上りでフリップフロップ１を
「１」状態にセットし、出力信号101 は「ハイ」レベル
を出力する。アドレス信号1001はクロック信号501 に対
して非同期なので、アドレス信号1001の「ハイ」レベル
記憶を確定するために出力信号101 をセットするフリッ
プフロップ２を準備する。フリップフロップ２はフリッ
プフロップ１を「１」状態にセットしたクロックパルス
の次のクロックパルスで出力信号101 を入力とし、
「１」状態にセットされる。同様に、カウンタ３はフリ
ップフロップ２を「１」状態にセットしたクロックパル
スの次のクロックパルスでフリップフロップ２の出力信
号201 をカウントする。以後、アドレス信号1001が「ハ
イ」レベルの期間中、前記動作を繰り返す。カウンタ３
は出力信号201 が「ハイ」レベルになって一定期間後に
「ロウ」レベルになるまで、クロック信号501 の立上り
ごとにプラス「１」ずつカウントアップを行い、出力信
号201 が「ロウ」レベルになると、カウントアップ動作
は中止する。従ってカウンタ３からのメモリブロックア
ドレス信号301 、302 、…、30n は確定する。
いて本第一実施例のライトアクセスモード時の動作を説
明する。まずリセット信号1101を「ハイ」レベルにする
ことでフリップフロップ１、２および４ならびにカウン
タ３をリセットする。次に、アドレス信号1001を「ハ
イ」レベルに立ち上げると、「ハイ」レベル後の最初の
クロック信号501 の立上りでフリップフロップ１を
「１」状態にセットし、出力信号101 は「ハイ」レベル
を出力する。アドレス信号1001はクロック信号501 に対
して非同期なので、アドレス信号1001の「ハイ」レベル
記憶を確定するために出力信号101 をセットするフリッ
プフロップ２を準備する。フリップフロップ２はフリッ
プフロップ１を「１」状態にセットしたクロックパルス
の次のクロックパルスで出力信号101 を入力とし、
「１」状態にセットされる。同様に、カウンタ３はフリ
ップフロップ２を「１」状態にセットしたクロックパル
スの次のクロックパルスでフリップフロップ２の出力信
号201 をカウントする。以後、アドレス信号1001が「ハ
イ」レベルの期間中、前記動作を繰り返す。カウンタ３
は出力信号201 が「ハイ」レベルになって一定期間後に
「ロウ」レベルになるまで、クロック信号501 の立上り
ごとにプラス「１」ずつカウントアップを行い、出力信
号201 が「ロウ」レベルになると、カウントアップ動作
は中止する。従ってカウンタ３からのメモリブロックア
ドレス信号301 、302 、…、30n は確定する。
【００２０】一方、アクセスモード信号1201はアドレス
信号1001より一定時間後に「ハイ」レベルとなり、次の
リセット信号1101より一定時間前に「ロウ」レベルとな
る。アクセスモード信号1201とアドレス反転信号601 と
の論理積をとることにより、カウンタ３からのメモリブ
ロックアドレス信号301 、302 、…、30n が確定する一
定時間前から、リセット信号1101の「ハイ」レベルによ
ってカウンタ３がリセットされる一定時間前までの間に
アクセスモード中間信号701 が「ハイ」レベルとなる。
フリップフロップ２の出力信号201 を入力としてクロッ
ク信号501 の立上りでセットされるフリップフロップ４
の反転出力信号401 は、カウンタ３からのメモリブロッ
クアドレス信号301 、302 、…、30n が確定してから立
上るので、アクセスモード中間信号701 と否定論理積を
とると、メモリブロックアクセスモード信号801 は、カ
ウンタ３からのメモリブロックアドレス信号301 、302
、…、30n が確定している時間に「ロウ」レベルのラ
イトパルスを発生する。入力データは入出力データ信号
901 上にアクセスモード信号1201の立上りと同時に確定
し、次のリセット信号1101の立上りまで保持するように
外部からセットする。
信号1001より一定時間後に「ハイ」レベルとなり、次の
リセット信号1101より一定時間前に「ロウ」レベルとな
る。アクセスモード信号1201とアドレス反転信号601 と
の論理積をとることにより、カウンタ３からのメモリブ
ロックアドレス信号301 、302 、…、30n が確定する一
定時間前から、リセット信号1101の「ハイ」レベルによ
ってカウンタ３がリセットされる一定時間前までの間に
アクセスモード中間信号701 が「ハイ」レベルとなる。
フリップフロップ２の出力信号201 を入力としてクロッ
ク信号501 の立上りでセットされるフリップフロップ４
の反転出力信号401 は、カウンタ３からのメモリブロッ
クアドレス信号301 、302 、…、30n が確定してから立
上るので、アクセスモード中間信号701 と否定論理積を
とると、メモリブロックアクセスモード信号801 は、カ
ウンタ３からのメモリブロックアドレス信号301 、302
、…、30n が確定している時間に「ロウ」レベルのラ
イトパルスを発生する。入力データは入出力データ信号
901 上にアクセスモード信号1201の立上りと同時に確定
し、次のリセット信号1101の立上りまで保持するように
外部からセットする。
【００２１】このようにすれば、リセット信号1101、ア
ドレス信号1001、アクセスモード信号1201および入出力
データ信号901 は同期する必要があるが、記憶装置のク
ロック信号501 とは非同期でもライト動作が可能とな
る。
ドレス信号1001、アクセスモード信号1201および入出力
データ信号901 は同期する必要があるが、記憶装置のク
ロック信号501 とは非同期でもライト動作が可能とな
る。
【００２２】次に、図３に示すタイミングチャートを用
いて、本第一実施例のリードアドレスモード時の動作を
説明する。アドレス信号の動作は図２のライト動作と同
じである。一方、アクセスモード信号1201は「ロウ」レ
ベルになるので、アクセスモード中間信号701 は「ロ
ウ」レベルとなり、メモリブロックアクセスモード信号
801 は「ハイ」レベルとなり、メモリブロック９に対し
てリードアクセスを行う。入出力データ信号901 にはカ
ウンタ３からのメモリブロックアドレス信号301、302
、…、30n が確定後に、このメモリブロックアドレス
信号301 、302 、…、30n が示すアドレスからデータが
読み出される。
いて、本第一実施例のリードアドレスモード時の動作を
説明する。アドレス信号の動作は図２のライト動作と同
じである。一方、アクセスモード信号1201は「ロウ」レ
ベルになるので、アクセスモード中間信号701 は「ロ
ウ」レベルとなり、メモリブロックアクセスモード信号
801 は「ハイ」レベルとなり、メモリブロック９に対し
てリードアクセスを行う。入出力データ信号901 にはカ
ウンタ３からのメモリブロックアドレス信号301、302
、…、30n が確定後に、このメモリブロックアドレス
信号301 、302 、…、30n が示すアドレスからデータが
読み出される。
【００２３】図４は本発明の第二実施例を示すブロック
構成図である。図１の第一実施例との相違は、メモリブ
ロック（ＭＥＭ）９へのアクセスモード信号1201をアド
レス信号1001および非同期同期化回路の出力信号で生成
するのではなく、外部からアドレス信号1001と同期をと
った信号を直接入力する点にある。第一実施例に比べて
外部生成回路を必要とするが、記憶装置内の回路量を減
少させる点が特長である。
構成図である。図１の第一実施例との相違は、メモリブ
ロック（ＭＥＭ）９へのアクセスモード信号1201をアド
レス信号1001および非同期同期化回路の出力信号で生成
するのではなく、外部からアドレス信号1001と同期をと
った信号を直接入力する点にある。第一実施例に比べて
外部生成回路を必要とするが、記憶装置内の回路量を減
少させる点が特長である。
【００２４】
【発明の効果】以上説明したように、本発明は、１本の
アドレス入力端子に与えられる「ハイ」レベルの時間を
自動的にアドレスに変換するための、２段のフリップフ
ロップによる第一の非同期同期化回路、およびカウンタ
を備え、また、ライトアクセスモードに対しても第二の
非同期同期化回路を備えたので、記憶装置外部にアドレ
ス発生回路、カウンタ、クロックパルス発生器およびク
ロック分配回路が不要となり、またクロックパルスに対
するプリント配線上のノイズ対策や等長配線などの困難
さを除去したことにより、設計ミスの減少および設計工
数の軽減などの効果がある。
アドレス入力端子に与えられる「ハイ」レベルの時間を
自動的にアドレスに変換するための、２段のフリップフ
ロップによる第一の非同期同期化回路、およびカウンタ
を備え、また、ライトアクセスモードに対しても第二の
非同期同期化回路を備えたので、記憶装置外部にアドレ
ス発生回路、カウンタ、クロックパルス発生器およびク
ロック分配回路が不要となり、またクロックパルスに対
するプリント配線上のノイズ対策や等長配線などの困難
さを除去したことにより、設計ミスの減少および設計工
数の軽減などの効果がある。
【図１】 本発明の第一実施例を示すブロック構成図。
【図２】 そのライトアクセスモード時のタイミングチ
ャート。
ャート。
【図３】 そのリードアクセスモード時のタイミングチ
ャート。
ャート。
【図４】 本発明の第二実施例を示すブロック構成図。
【図５】 従来例を示すブロック構成図。
１、２、４ フリップフロップ（Ｆ／Ｆ） ３ カウンタ（ＣＮＴ） ５ クロック信号発生器（ＯＳＣ） ６ インバータ ７ 「アンド」ゲート ８ 「ナンド」ゲート ９ メモリブロック（ＭＥＭ） 10 アドレス入力端子 11 リセット入力端子 12 アクセスモード入力端子 13 入出力データ端子 101 (フリップフロップ１の）出力信号 201 (フリップフロップ２の）出力信号 301 〜30n メモリブロックアドレス信号 401 (フリップフロップ４の）反転出力信号 501 クロック信号 601 アドレス反転信号 701 アクセスモード中間信号 801 メモリブロックアクセスモード信号 901 入出力データ信号 1001 アドレス信号 1101 リセット信号 1201 アクセスモード信号
Claims (4)
- 【請求項１】 入力されるメモリブロックアドレス信号
およびメモリブロックアクセスモード信号によりデータ
の書込みまたは読出しを行うメモリブロックを備えた記
憶装置において、 クロック信号を発生するクロック信号発生器と、 前記クロック信号とは非同期にレベル変換し第一のレベ
ル時間の長さでアドレスを示すアドレス信号を入力する
１個のアドレス入力端子と、 前記アドレス信号を入力しそのレベルを前記クロック信
号により検出し出力する第一の非同期同期化回路と、 この第一の非同期同期化回路の出力信号を前記クロック
信号によりカウントアップし前記メモリブロックアドレ
ス信号を出力するカウンタと、 前記第一の非同期同期化回路および前記カウンタを前記
アドレス信号の第一のレベルへの変化に先立ちリセット
するリセット信号を入力するリセット入力端子と、 前記アドレス信号と同期したアクセスモード信号を前記
メモリブロックアクセスモード信号として入力するアク
セスモード入力端子とを備えたことを特徴とする記憶装
置。 - 【請求項２】 入力されるメモリブロックアドレス信号
およびメモリブロックアクセスモード信号によりデータ
の書込みまたは読出しを行うメモリブロックを備えた記
憶装置において、 クロック信号を発生するクロック信号発生器と、 前記クロック信号とは非同期にレベル変換し第一のレベ
ル時間の長さでアドレスを示すアドレス信号を入力する
１個のアドレス入力端子と、 前記アドレス信号を入力しそのレベルを前記クロック信
号により検出し出力する第一の非同期同期化回路と、 この第一の非同期同期化回路の出力信号を前記クロック
信号によりカウントアップし前記メモリブロックアドレ
ス信号を出力するカウンタと、 前記第一の非同期同期化回路および前記カウンタを前記
アドレス信号の第一のレベルへの変化に先立ちリセット
するリセット信号を入力するリセット入力端子 と、 前記アドレス信号とは非同期のアクセスモード信号を前
記メモリブロックアクセスモード信号として入力するア
クセスモード入力端子と、 この非同期のアクセスモード信号と前記アドレス信号と
の同期をとり前記メモリブロックアクセスモード信号と
して出力する第二の非同期同期化回路と を備えたことを
特徴とする記憶装置。 - 【請求項３】 前記第一の非同期同期化回路は、前記ア
ドレス入力端子からのアドレス信号を入力し前記クロッ
ク信号によりセットする第一のフリップフロップと、こ
の第一のフリップフロップの出力信号を前記クロック信
号によりセットする第二のフリップフロップとを含む請
求項１または２に記載の記憶装置。 - 【請求項４】 前記第二の非同期同期化回路は、前記ア
ドレス入力端子からのアドレス信号を反転するインバー
タと、前記インバータの出力信号と前記アクセスモード
信号との論理積をとる論理積ゲートと、前記第一の非同
期同期化回路の出力信号を入力し前記クロック信号によ
りセットする第三のフリップフロップと、前記論理積ゲ
ートの出力信号と前記第三のフリップフロップの反転出
力信号との否定論理積をとり前記メモリブロックアクセ
スモード信号として出力する否定論理積ゲートとを含む
請求項２に記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03058223A JP3084771B2 (ja) | 1991-02-28 | 1991-02-28 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03058223A JP3084771B2 (ja) | 1991-02-28 | 1991-02-28 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04274089A JPH04274089A (ja) | 1992-09-30 |
| JP3084771B2 true JP3084771B2 (ja) | 2000-09-04 |
Family
ID=13078082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03058223A Expired - Lifetime JP3084771B2 (ja) | 1991-02-28 | 1991-02-28 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3084771B2 (ja) |
-
1991
- 1991-02-28 JP JP03058223A patent/JP3084771B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04274089A (ja) | 1992-09-30 |
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