JP3119793B2 - クロック乗せ換え回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば、通信装
置におけるエラスティックストア回路として使用される
クロック乗せ換え回路に関する。

【０００２】

【従来の技術】一般に、通信装置においては、受信デー
タの揺らぎを抑える等の目的で、エラスティックストア
回路が設けられている。

【０００３】このエラスティックストア回路は、伝送路
から抽出された書込みクロック信号の分周出力に従って
データをメモリに書き込み、この書込みデータを通信装
置内部で生成された読出しクロック信号の分周出力に従
って読み出すことにより、受信データの揺らぎ等を抑え
るようになっている。

【０００４】ところで、このエラスティックストア回路
においては、データの書込みと読出しが並行して行われ
る。したがって、データの書込み位相と読出し位相が接
近すると、データの読出し中にデータの書込みが行わ
れ、読出し誤りが生じることがある。

【０００５】この問題に対処するために、エラスティッ
クストア回路においては、通常、自己リセット回路が設
けられている。

【０００６】この自己リセット回路は、データの書込み
位相と読出し位相を比較し、両者の位相差が所定の値以
下になると、読出し側（あるいは書込み側）の分周カウ
ンタをリセットすることにより、書込み位相と読出し位
相の接近を防止するようになっている。

【０００７】この場合、従来の自己リセット回路は、ま
ず、書込みクロック信号（あるいは読出しクロック信
号）の分周出力とリセット領域を示すパルス信号との論
理積をとることにより自己リセット信号を生成し、次
に、この自己リセット信号を読出しクロック信号（ある
いは書込みクロック信号）でラッチすることにより、読
出しクロック信号（あるいは書込みクロック信号）に乗
せ換えるようになっている。

【０００８】しかしながら、このような構成では、書込
み位相と読出し位相の差が１クロック幅より小さくなる
と、自己リセット信号をラッチすることができなくなる
ことがある。これは、このような場合は、自己リセット
信号のラッチタイミングが１回しかなく、しかも、この
タイミングが自己リセット信号の後方エッジと重なるた
めである。

【０００９】この問題を解決するには、自己リセット信
号のアクティブレベルの幅（パルス幅）を後方に引き延
ばすことが考えられる。

【００１０】しかしながら、書込みクロック信号（ある
いは読出しクロック信号）の分周出力とリセット領域表
示信号との論理積をとることにより自己リセット信号を
生成する構成では、自己リセット信号のアクティブレベ
ルの幅を後方に引き延ばすことができない。これは、こ
のような構成の場合は、自己リセット信号の後方エッジ
の位置がリセット領域表示信号の後方エッジにより規制
されるからである。

【００１１】そこで、従来は、自己リセット信号でＲＳ
フリップフロップ回路をセットし、このセット出力を読
出しクロック信号（あるいは書込みクロック信号）に従
ってラッチすることにより、自己リセット信号を読出し
クロック信号（あるいは書込みクロック信号）に乗せ換
えるようになっている。

【００１２】

【発明が解決しようとする課題】しかしながら、ＲＳフ
リップフロップ回路を用いて自己リセット信号を読出し
クロック信号（あるいは書込みクロック信号）に乗せ換
えるような構成では、ＲＳフリップフロップ回路がノイ
ズの影響を受けやすいため、ノイズによる誤動作が発生
しやすいという問題があった。

【００１３】また、このような構成では、大規模な回路
設計の検証で使用されるコンピュータ支援設計ツール
（以下、「ＣＡＤツール」という。）で検証することが
できないという問題があった。これは、ＲＳフリップフ
ロップ回路が非同期のレジスタであるのに対し、ＣＡＤ
ツールは、同期設計を前提とするからである。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に、請求項１に係る発明は、書込みクロック信号を分周
することにより得られる複数の書込みパルス信号のハイ
レベル期間とロウレベル期間の幅をいずれも２クロック
幅以上に設定し、この複数の書込みパルス信号の中から
位相比較用の信号として選択された書込みパルス信号を
直列接続された少なくとも２つのラッチ回路により読出
しクロック信号に従って順次ラッチし、その最終ラッチ
出力とこの最終ラッチ出力に対応する読出しパルス信号
との位相を比較し、この比較結果に基づいて、読出しパ
ルス生成手段をリセットするようにしたものである。

【００１５】同様に、請求項５に係る発明は、読出しク
ロック信号を分周することにより得られる複数の読出し
パルス信号のハイレベル期間とロウレベル期間の幅をい
ずれも２クロック幅以上に設定し、この複数の読出しパ
ルス信号の中から位相比較用の信号として選択された読
出しパルス信号を直列接続された少なくとも２つのラッ
チ回路により書込みクロック信号に従って順次ラッチ
し、その最終ラッチ出力とこの最終ラッチ出力に対応す
る書込みパルス信号との位相を比較し、この比較結果に
基づいて、書込みパルス生成手段をリセットするように
したものである。

【００１６】

【発明の実施の形態】以下、図面を参照しながら、この
発明の実施の形態を詳細に説明する。

【００１７】［第１の実施の形態］まず、この発明の第
１の実施の形態を説明する。

【００１８】なお、以下の説明では、この発明をエラス
ティックストア回路に適用した場合を代表として説明す
る。

【００１９】［構成］図１は、この発明の第１の実施の
形態の構成を示す回路図である。

【００２０】なお、この図１は、エラスティックストア
回路の深さをｎとした場合を代表として示す。ここで、
ｎは、詳細は後述するが、４以上の整数である。

【００２１】まず、図１に示すエラスティックストア回
路の各部の機能を説明する。

【００２２】図示のエラスティックストア回路は、デー
タ入力端子１１と、データ出力端子１２と、書込みクロ
ック入力端子１３と、読出しクロック入力端子１４と、
レジスタ１５と、書込みカウンタ１６と、読出しカウン
タ１７と、自己リセット回路１８を有する。

【００２３】データ入力端子１１には、図示しない伝送
路を介して送られてきたビットシリアル形式のデータＤ
が供給される。

【００２４】データ出力端子１２には、レジスタ１５か
ら読み出されたビットシリアル形式のデータＤが供給さ
れる。

【００２５】書込みクロック入力端子１３には、伝送路
から抽出された書込みクロック信号ＷＣが供給される。
この書込みクロック信号ＷＣは、データ入力端子１１に
供給されるデータＤに同期している。

【００２６】読出しクロック入力端子１４には、通信装
置内部で生成された読出しクロック信号ＲＣが供給され
る。この読出しクロック信号ＲＣは、書込みクロック信
号ＷＣとは非同期でかつ周波数が同じである。

【００２７】レジスタ１５は、１ビット分のデータを記
憶可能なｎ個の記憶領域を有し、データＤの記憶に使用
される。

【００２８】書込みカウンタ１６は、書込みクロック信
号ＷＣをｎ分周することにより、ｎ個の書込みパルス信
号ＷＰ１〜ＷＰｎを生成する機能を有する。このｎ個の
書込みパルス信号ＷＰ１〜ＷＰｎの位相は互いに書込み
クロック信号ＷＣの１クロック幅分ずれている。また、
ハイレベル期間とロウレベル期間の幅はいずれも書込み
クロック信号ＷＣの２クロック幅以上に設定されてい
る。これにより、この実施の形態では、ｎは４以上の整
数に設定される。

【００２９】読出しカウンタ１７は、読出しクロック信
号ＲＣを分周することにより、ｎ個の読出しパルス信号
ＲＰ１〜ＲＰｎを生成する機能を有する。このｎ個の読
出しパルス信号ＲＰ１〜ＲＰｎの位相は互いに読出しク
ロック信号ＲＣの１クロック幅分ずれている。また、ア
クティブレベルの幅（パルス幅）は、例えば、読出しク
ロック信号ＲＣの１クロック幅に設定されている。

【００３０】自己リセット回路１８は、ｎ個の書込みパ
ルス信号ＷＰ１〜ＷＰｎから位相比較用の信号として選
択された書込みパルス信号ＷＰｉ（ｉは１≦ｉ≦ｎの任
意の整数）の位相とこれに対応する読出しパルス信号Ｒ
Ｐｉの位相を比較し、両者の位相差が、例えば、２クロ
ック幅以下になると、読出しカウンタ１７をリセットす
る機能を有する。

【００３１】この自己リセット回路１８は、ラッチ回路
１８１，１８２，１８３と、アンド回路１８４と、オア
回路１８５と、アンド回路１８６を有する。

【００３２】ラッチ回路１８１，１８２は、ｎ個の書込
みパルス信号ＷＰ１〜ＷＰｎから位相比較用の信号とし
て選択された書込みパルス信号ＷＰｉ（ｉは１≦ｉ≦ｎ
の任意の整数）を読出しクロック信号ＲＣに従ってラッ
チすることにより、書込みパルス信号ＷＰｉを書込みク
ロック信号ＷＣから読出しクロック信号ＲＣに乗せ換え
る機能を有する。

【００３３】この場合、ラッチ回路１８１，１８２は、
２段のシフトレジスタを構成するように直列接続され、
書込みパルス信号ＷＰｉを読出しクロック信号ＲＣに従
って順次ラッチするようになっている。

【００３４】ラッチ回路１８３とアンド回路１８４は、
ラッチ回路１８２にラッチされた書込みパルス信号ＷＰ
ｉの立上がりエッジの位相を示すパルス信号、言い換え
れば、書込み位相を示すパルス信号（以下、「書込み位
相表示信号」という。）Ｐ１を生成する機能を有する。

【００３５】オア回路１８５は、読出しパルス信号ＲＰ
ｉ＋２，ＲＰｉ＋３の論理和をとることにより、読出し
カウンタ１７のリセット領域を示すリセット領域表示信
号Ｐ２を生成する機能を有する。

【００３６】なお、このリセット領域表示信号Ｐ２を書
込みパルス信号ＷＰｉに対応する読出しパルス信号ＲＰ
ｉとこれに続く読出しパルス信号ＲＰｉ＋１の論理和で
なく、読出しパルス信号ＲＰｉ＋２，ＲＰｉ＋３の論理
和によって生成しているのは、書込みパルス信号ＷＰｉ
がラッチ回路１８１，１８２によって読出しクロック信
号ＲＣの２クロック分シフトされているからである。

【００３７】アンド回路１８６は、書込み位相表示信号
Ｐ１とリセット領域表示信号Ｐ２との論理積をとること
により、読出しカウンタ１７のリセット信号Ｐ３を生成
する機能を有する。

【００３８】以上が、図１に示すエラスティックストア
回路の各部の機能である。

【００３９】次に、このエラスティックストア回路の各
部の接続構成を説明する。

【００４０】データ入力端子１１は、レジスタ１５のデ
ータ入力端子Ｉに接続されている。このレジスタ１５の
データ出力端子Ｏは、データ出力端子１２に接続されて
いる。

【００４１】書込みクロック入力端子１３は、書込みカ
ウンタ１６のクロック入力端子ＷＣＫに接続されてい
る。読出しクロック入力端子１４は、レジスタ１５のク
ロック入力端子ＲＣＫと、読出しカウンタ１７のクロッ
ク入力端子ＲＣＫと、ラッチ回路１８１，１８２，１８
３のクロック入力端子に接続されている。

【００４２】書込みカウンタ１６のｎ個の書込みパルス
出力端子Ｑ１〜Ｑｎは、それぞれレジスタ１５のｎ個の
書込みパルス入力端子Ｑ１〜Ｑｎに接続されている。読
出しカウンタ１７のｎ個の読出しパルス出力端子Ｑ１〜
Ｑｎは、それぞれレジスタ１５のｎ個の読出しパルス入
力端子Ｑ１〜Ｑｎに接続されている。

【００４３】書込みカウンタ１６の書込みパルス出力端
子Ｑｉは、ラッチ回路１８１の入力端子に接続されてい
る。ラッチ回路１８１の非反転出力端子は、ラッチ回路
１８２の入力端子に接続されている。

【００４４】ラッチ回路１８２の非反転出力端子は、ラ
ッチ回路１８３の入力端子と、２入力アンド回路１８４
の一方の入力端子に接続されている。ラッチ回路１８３
の反転出力端子は、２入力アンド回路１８４の他方の入
力端子に接続されている。

【００４５】読出しカウンタ１７の読出しパルス出力端
子Ｑｉ＋２，Ｑｉ＋３は、２入力オア回路１８４の各入
力端子に接続されている。アンド回路１８４とオア回路
１８５の出力端子は、それぞれ２入力アンド回路１８６
の各入力端子に接続されている。アンド回路１８３の出
力端子は、読出しカウンタ１７のリセット端子ＲＳＴに
接続されている。

【００４６】以上が、図１に示すエラスティックストア
回路の各部の接続構成である。

【００４７】［動作］上記構成において、動作を説明す
る。

【００４８】まず、レジスタ１５にデータＤを書き込む
動作を説明する。

【００４９】データ入力端子１１には、図示しない伝送
路を介して送られてきたデータＤが供給される。書込み
クロック入力端子１３には、図示しない伝送路から抽出
された書込みクロック信号ＷＣが供給される。

【００５０】データ入力端子１１に供給されたデータＤ
は、レジスタ１５のデータ入力端子Ｉに供給される。書
込みクロック入力端子１３に供給された書込みクロック
信号ＷＣは、書込みカウンタ１６のクロック入力端子Ｗ
ＣＫに供給される。

【００５１】書込みカウンタ１６に供給された書込みク
ロック信号ＷＣは、ｎ分周される。これにより、ｎ個の
書込みパルス信号ＷＰ１〜ＷＰｎが生成される。この書
込みパルス信号ＷＰ１〜ＷＰｎはそれぞれ、レジスタ１
５の対応する書込みパルス入力端子Ｑ１〜Ｑｎに供給さ
れる。

【００５２】図２に、書込みクロック信号ＷＣとｎ個の
書込みパルス信号ＷＰ１〜ＷＰｎを示す。

【００５３】図には、例えば、正極性の書込みパルス信
号ＷＰ１〜ＷＰｎを示す。この書込みパルス信号ＷＰ１
〜ＷＰｎの位相は、互いに書込みクロック信号ＷＣの１
クロック幅分ずれている。また、図示の例の場合、書込
みパルス信号ＷＰ１〜ＷＰｎのハイレベル期間の幅（い
まの例の場合、パルス幅）は、書込みクロック信号ＷＣ
の２クロック幅に設定され、ロウレベル期間の幅は、
（ｎ−２）クロック幅に設定されている。

【００５４】レジスタ１５に供給されたデータＤは、各
ビットごとに、各書込みパルス信号ＷＰ１〜ＷＰｎの立
上がりエッジのタイミングで、レジスタ１５のｎ個の記
憶領域に順次書き込まれる。

【００５５】以上が、データＤの書込み動作である。

【００５６】次に、データＤの読出し動作を説明する。

【００５７】読出しクロック入力端子１４には、通信装
置内部で生成された読出しクロック信号ＲＣが供給され
る。この読出しクロック信号ＲＣは、書込みクロック信
号ＷＣとは非同期でかつ周波数の同じ信号である。

【００５８】この読出しクロック信号ＲＣは、読出しカ
ウンタ１７のクロック入力端子ＲＣＫに供給される。読
出しカウンタ１７に供給された読出しクロック信号ＲＣ
は、ｎ分周される。これにより、ｎ個の読出しパルス信
号ＲＰ１〜ＲＰｎが生成される。この読出しパルス信号
ＲＰ１〜ＲＰｎはそれぞれ、レジスタ１５の対応する読
出しパルス入力端子Ｑ１〜Ｑｎに供給される。

【００５９】図３に、読出しクロック信号ＲＣとｎ個の
読出しパルス信号ＲＰ１〜ＲＰｎを示す。

【００６０】図には、例えば、正極性の読出しパルス信
号ＲＰ１〜ＲＰｎを示す。図示のごとく、読出しパルス
信号ＲＰ１〜ＲＰｎの位相は、互いに読出しクロック信
号ＲＣの１クロック周期分がずれている。また、図示の
例の場合、各読出しパルス信号ＲＰ１〜ＲＰｎのハイレ
ベル期間の幅（いまの例の場合、パルス幅）は、読出し
クロック信号ＷＣの１クロック幅に設定され、ロウレベ
ル期間の幅は、（ｎ−１）クロック周期分の幅に設定さ
れている。

【００６１】レジスタ１５に書き込まれたデータＤは、
各ビットごとに、対応する読出しパルス信号ＲＰ１〜Ｒ
Ｐｎがアクティブ状態になったとき、順次読み出され
る。読み出されたデータは、各ビットごとに、読出しク
ロック信号ＲＣＫに従って、ラッチされる。これによ
り、データ出力端子１３にデータＤがビットシリアル形
式で読み出される。

【００６２】以上から、ある書込みパルス信号ＷＰｊ
（ｊは１≦ｊ≦ｎの任意の値）の立上がりエッジのタイ
ミングで、レジスタ１５のｊ番目の記憶領域に書込まれ
たビットデータは、読出しパルス信号ＲＰｊがアクティ
ブ状態になったときに読み出される。

【００６３】以上が、データＤの読出し動作である。

【００６４】次に、読出しカウンタ１７の自己リセット
動作を説明する。まず、この自己リセット動作の概略を
説明する。

【００６５】自己リセット回路１８は、書込みパルス信
号ＷＰｉと読出しパルス信号ＲＰｉの位相を比較し、両
者の位相差が読出しクロック信号ＲＣの２クロック周期
以下になると、リセット信号Ｐ３を発生する。これによ
り、読出しカウンタ１７がリセットされる。その結果、
書込み位相と読出し位相の接近が防止され、読出し誤り
の発生が防止される。

【００６６】但し、この実施の形態では、書込みパルス
信号ＷＰｉは、２クロック分シフトされるので、実際に
は、このシフトされた書込みパルス信号ＷＰｉとこれに
対応する読出しパルス信号ＲＰｉ＋２の間で、位相比較
がなされる。

【００６７】以上が、自己リセット動作の概略である。

【００６８】次に、この自己リセット動作を詳細に説明
する。

【００６９】書込みカウンタ１６から出力される書込み
パルス信号ＷＰｉは、ラッチ回路１８１に供給され、読
出しクロック信号ＲＣに従ってラッチされる。これによ
り、書込みパルス信号ＷＰｉは、書込みクロック信号Ｗ
Ｃから読出しクロック信号ＲＣに乗せ換えられる。

【００７０】この場合、書込みパルス信号ＷＰｉのハイ
レベル期間の幅が２クロック周期に設定され、ロウレベ
ル期間の幅が（ｎ−２）クロック周期に設定されている
ため、ハイレベル期間およびロウレベル期間のいずれも
確実にラッチされる。

【００７１】すなわち、書込みパルス信号ＷＰｉのハイ
レベル期間およびロウレベル期間の幅としては、いずれ
か一方を１クロック幅以下に設定することが考えられ
る。

【００７２】しかし、このようにすると、書込みクロッ
ク信号ＷＣと読出しクロック信号ＲＣとの位相関係が未
知であるため、書込みパルス信号ＷＰｉのハイレベル期
間あるいはロウレベル期間をラッチすることができない
場合がある。したがって、この場合には、書込みパルス
信号ＷＰｉでＲＳフリップフロップ回路をセットし、こ
のセット出力を読出しクロック信号ＲＣに従ってラッチ
する必要がある。

【００７３】しかし、このようにすると、従来の構成と
同じような問題が生じてしまう。

【００７４】そこで、この実施の形態は、書込みパルス
信号ＷＰｉの後方エッジ（図２の例の場合、立下がりエ
ッジ）の位相を自由に設定することができる点に着目
し、書込みパルス信号ＷＰｉのハイレベル期間の幅を２
クロック幅に設定し、ロウレベル期間の幅を（ｎ−２）
クロック幅以上に設定するようにしたものである。

【００７５】このような構成によれば、書込みクロック
信号ＷＣと読出しクロック信号ＲＣとの位相関係が未知
であっても、ＲＳフリップフロップ回路を用いることな
く、ハイレベル期間とロウレベル期間を確実にラッチす
ることができる。

【００７６】ラッチ回路１８１のラッチ出力Ｐ４は、読
出しクロック信号ＲＣに従ってラッチ回路１８２にラッ
チされる。ラッチ回路１８２のラッチ出力Ｐ５は、読出
しクロック信号ＲＣに従ってラッチ回路１８３にラッチ
される。

【００７７】ラッチ回路１８２のラッチ出力Ｐ５とラッ
チ回路１８３の反転出力Ｐ６は、アンド回路１８４で論
理積をとられる。これにより、ラッチ回路１８２にラッ
チされた書込みパルス信号ＷＰｉの立上がりエッジの位
相を示す信号、すなわち、書込み位相表示信号Ｐ１が得
られる。

【００７８】なお、書込み位相表示信号Ｐ１を生成する
のに、ラッチ回路１８１のラッチ出力Ｐ４ではなく、ラ
ッチ回路１８２のラッチ出力Ｐ５を用いるのは、ラッチ
回路１８１のラッチ出力Ｐ４がメタステイブルになる可
能性があるからである。

【００７９】すなわち、書込みクロック信号ＷＣと読出
しクロック信号ＲＣの位相関係が未知である場合、ラッ
チ回路１８１のラッチ出力Ｐ４がメタステイブルになる
可能性がある。

【００８０】しかし、ラッチ回路１８１のラッチ出力Ｐ
４がメタステイブルになると、このラッチ出力Ｐ４に基
づいて、書込み位相表示信号Ｐ１を生成することができ
ない。

【００８１】そこで、この実施の形態では、ラッチ回路
１８１のラッチ出力Ｐ４をさらにラッチ回路１８２でラ
ッチするようになっている。

【００８２】このような構成によれば、ラッチ回路１８
１のラッチ時に、その出力Ｐ４がメタステイブルになっ
たとしても、このラッチ出力Ｐ４は１クロック周期以内
に安定状態に遷移するので、ラッチ回路１８２のラッチ
出力Ｐ５は、メタステイブルにならない。これにより、
この場合には、書込み位相表示信号Ｐ１を確実に生成す
ることができる。

【００８３】書込みクロック信号ＷＣと、書込みパルス
信号ＷＰｉと、読出しクロック信号ＲＣと、ラッチ回路
１８１，１８２，１８３のラッチ出力Ｐ４，Ｐ５，Ｐ６
と、書込み位相表示信号Ｐ１を図４に示す。

【００８４】読出しカウンタ１７から出力される読出し
パルス信号ＲＰｉ＋２，ＲＰｉ＋３は、オア回路１８５
により論理和をとられる。これにより、読出しパルス信
号ＲＰｉ＋２の立上がりエッジのタイミングから２クロ
ック幅分のパルス幅を有するリセット領域表示信号Ｐ２
が生成される。

【００８５】書込み位相表示信号Ｐ１とリセット領域表
示信号Ｐ２は、アンド回路１８６により論理積をとられ
る。これにより、自己リセット信号Ｐ３が生成される。
この自己リセット信号Ｐ３の立上がりエッジの位相は、
書込み位相表示信号Ｐ１の立上がりエッジの位相に一致
し、立下がりエッジの位相は、リセット領域表示信号Ｐ
２の立下がりエッジの位相に一致する。

【００８６】読出しカウンタ１７は、このリセット信号
Ｐ３の立上がりエッジのタイミングでリセットされる。

【００８７】図４に、読出しパルス信号ＲＰｉ，ＲＰｉ
＋１，ＲＰｉ＋２，ＲＰｉ＋３と、リセット領域信号Ｐ
２と、自己リセット信号Ｐ３を示す。

【００８８】［効果］以上詳述したこの実施の形態によ
れば、次のような効果が得られる。

【００８９】（１）まず、この実施の形態によれば、位
相比較用の書込みパルス信号ＷＰｉのハイレベル期間と
ロウレベル期間の幅を２クロック幅以上に設定し、この
書込みパルス信号ＷＰｉを読出しクロック信号ＲＣでラ
ッチした後、位相比較により自己リセット信号Ｐ３を生
成するようにしたので、ＲＳフリップフロップ回路を用
いることなく、クロックの乗せ換えを行うことができ
る。これにより、ノイズによる誤動作が少なく、かつ、
ＣＡＤツールによる検証に適したエラスティックストア
回路を提供することができる。

【００９０】（２）また、この実施の形態によれば、書
込みパルス信号ＷＰｉを読出しクロック信号ＲＣに従っ
てラッチする場合、２つのラッチ回路１８１，１８２に
より順次ラッチするようにしたので、前段のラッチ回路
１８１のラッチ出力Ｐ４がメタステイブルになっても、
書込みパルス信号ＷＰｉを確実にラッチすることができ
る。

【００９１】［第２の実施の形態］次に、この発明の第
２の実施の形態を説明する。

【００９２】［構成］先の実施の形態では、自己リセッ
ト回路をＲＳフリップフロップ回路を用いないで構成す
る場合を説明した。

【００９３】これに対し、この実施の形態は、自己リセ
ット回路だけでなく、外部リセット回路もＲＳフリップ
フロップ回路を用いないで構成するようにしたものであ
る。

【００９４】ここで、外部リセット回路とは、電源投入
時に、外部から与えられる外部リセット信号によって書
込みカウンタや読出しカウンタをリセットする回路であ
る。

【００９５】図５は、第２の実施の形態の構成を示す回
路図である。

【００９６】なお、図５において、図１とほぼ同一機能
を果たす部分には、同一符号を付して詳細な説明を省略
する。

【００９７】図示のエラスティックストア回路は、図１
のエラスティックストア回路に、外部リセット入力端子
１９と、外部リセット回路２０と、オア回路２１を付加
した構成を有する。

【００９８】ここで、まず、これらの機能を説明する。

【００９９】外部リセット端子１９には、電源投入時
に、書込みカウンタ１６と読出しカウンタ１７をリセッ
トするための外部リセット信号Ｐ７が供給される。

【０１００】この外部リセット信号Ｐ７は、通常、書込
みクロック信号ＷＣや読出しクロック信号ＲＣとは非同
期とされている。これは、エラスティックストア回路が
２つの同期系のインタフェースの役目を果たしている。

【０１０１】また、この外部リセット信号Ｐ７のアクテ
ィブレベルの幅（パルス幅）は、書込みクロック信号Ｗ
Ｃの２クロック幅以上とされている。これは、この外部
リセット信号Ｐ７を書込みクロック信号ＷＣで確実にラ
ッチすることができるようにするためである。

【０１０２】外部リセット回路２０は、外部リセット入
力端子１９を介して与えられる外部リセット信号Ｐ７を
受信し、書込みカウンタ１６のリセット端子ＲＳＴと、
２入力オア回路２１の一方の入力端子に供給する機能を
有する。

【０１０３】オア回路２１は、自己リセット回路１８に
より生成された自己リセット信号Ｐ３と外部リセット回
路２０により受信された外部リセット信号Ｐ７との論理
和をとり、読出しカウンタ１７のリセット端子ＲＳＴに
供給する機能を有する。

【０１０４】読出しカウンタ１７は、リセット端子ＲＳ
Ｔにリセット信号が供給されると、これが自己リセット
信号Ｐ３か外部リセット信号Ｐ７かに関係なく、同じ値
にリセットされるように構成されている。

【０１０５】外部リセット回路２０は、ラッチ回路２０
１，２０２，２０３，２０４を有する。

【０１０６】ラッチ回路２０１，２０２は、外部リセッ
ト信号Ｐ７を書込みクロック信号ＷＣに従ってラッチす
ることにより、外部リセット信号Ｐ７を外部クロック信
号から書込みクロック信号ＷＣに乗せ換える機能を有す
る。

【０１０７】この場合、ラッチ回路２０１，２０２は、
２段のシフトレジスタを構成するように直列接続され、
外部リセット信号Ｐ７を書込みクロック信号ＷＣに従っ
て順次ラッチするようになっている。

【０１０８】ラッチ回路２０３，２０４は、ラッチ回路
２０１のラッチ出力を読出しクロック信号ＷＣに従って
ラッチすることにより、このラッチ出力を書込みクロッ
ク信号ＷＣから読出しクロック信号ＲＣに乗せ換える機
能を有する。

【０１０９】この場合、ラッチ回路２０３，２０４は、
２段のシフトレジスタを構成するように直列接続され、
ラッチ回路２０１のラッチ出力を読出しクロック信号Ｒ
Ｃに従って順次ラッチするようになっている。

【０１１０】以上が、外部リセットに関する部分の機能
である。

【０１１１】次に、この外部リセットに関する部分の接
続構成を説明する。

【０１１２】外部リセット入力端子１９は、ラッチ回路
２０１の入力端子に接続されている。このラッチ回路２
０１の非反転出力端子は、ラッチ回路２０２，２０３の
入力端子に接続されている。ラッチ回路２０２の非反転
出力端子は、書込みカウンタ１６のリセット端子ＲＳＴ
に接続されている。

【０１１３】ラッチ回路２０３の非反転出力端子は、ラ
ッチ回路２０４の入力端子に接続されている。ラッチ回
路２０４の非反転出力端子は、２入力オア回路２１の一
方の入力端子に接続されている。この２入力オア回路２
１の他方の入力端子には、アンド回路１８６の出力端子
が接続されている。オア回路２１の出力端子は、読出し
カウンタ１７のリセット端子ＲＳＴに接続されている。

【０１１４】ラッチ回路２０１，２０２のクロック入力
端子には、書込みクロック入力端子１３が接続されてい
る。ラッチ回路２０３，２０４のクロック入力端子に
は、読出しクロック入力端子１４が接続されている。

【０１１５】以上が、外部リセットに関する部分の接続
構成である。

【０１１６】［動作］上記構成において、動作を説明す
る。

【０１１７】なお、以下の説明では、この実施の形態の
特徴とする外部リセット動作を中心に説明する。

【０１１８】まず、この外部リセット動作の概略を説明
する。

【０１１９】電源投入時、外部リセット端子１９に供給
されたリセット信号Ｐ７は、外部リセット回路２０に供
給される。外部リセット回路２０に供給された外部リセ
ット信号Ｐ７は、書込みクロック信号ＷＣに乗せ換えら
れた後、書込みカウンタ１６のリセット端子ＲＳＴに供
給される。これにより、書込みカウンタ１６が予め定め
られた値にリセットされる。

【０１２０】外部リセット受信回路２０に供給された外
部リセット信号Ｐ７は、さらに、読出しクロック信号Ｒ
Ｃに乗せ換えられた後、オア回路２１を介して読出しカ
ウンタ１７のリセット端子ＲＳＴに供給される。これに
より、読出しカウンタ１７が予め定めた値にリセットさ
れる。

【０１２１】なお、この場合、書込みカウンタ１６のリ
セット値は、読出しカウンタ１７のリセット値とはかな
り離れた値に設定されている。これは、データＤの書込
み位相と読出し位相との間に余裕を持たせるためであ
る。

【０１２２】以上が、外部リセット動作の概略である。

【０１２３】次に、外部リセット回路２０の動作を説明
する。

【０１２４】外部リセット端子１９に供給された外部リ
セット信号Ｐ７は、ラッチ回路２０１に供給され、書込
みクロック信号ＷＣに従ってラッチされる。これによ
り、外部リセット信号Ｐ７は、外部クロック信号から書
込みクロック信号ＷＣに乗せ換えられる。

【０１２５】この場合、外部リセット信号Ｐ７のアクテ
ィブレベル期間、例えば、“１”レベル期間の幅が２ク
ロック幅以上に設定されているため、このアクティブレ
ベル期間は、確実にラッチされる。

【０１２６】すなわち、従来は、外部リセット信号Ｐ７
のアクティブレベル期間の幅を１クロック幅に設定して
いた。

【０１２７】しかし、このようにすると、外部クロック
信号と書込みクロック信号ＷＣとの位相関係が未知であ
るため、書込みパルス信号ＷＰｉのアクティブレベル期
間をラッチすることができない場合がある。

【０１２８】そこで、従来は、外部リセット信号Ｐ７で
ＲＳフリップフロップ回路をセットし、このセット出力
を書込みクロック信号ＷＣでラッチするようになってい
た。

【０１２９】しかし、このような構成では、外部リセッ
ト回路２０においても、ノイズによって誤動作が発生し
やすくなるという問題と、ＣＡＤツールによる検証がで
きないという問題があった。

【０１３０】これに対し、この実施の形態では、外部リ
セット信号Ｐ７のアクティブレベル期間を２クロック幅
以上に設定しているため、ＲＳフリップフロップ回路を
用いることなく、アクティブレベル期間を確実にラッチ
することができる。これにより、ノイズによる誤動作が
少なく、ＣＡＤツールによる検証に適した外部リセット
回路を構成することができる。

【０１３１】但し、このような構成では、ラッチ回路２
０１のラッチ出力がメタステイブルになる可能性があ
る。これは、外部クロック信号と書込みクロック信号Ｗ
Ｃとの位相関係が未知であるからである。

【０１３２】そこで、この実施の形態では、ラッチ回路
２０１のラッチ出力を、さらに、ラッチ回路２０２によ
り書込みクロック信号ＷＣに従ってラッチするようにな
っている。

【０１３３】このような構成によれば、第１の実施の形
態で説明したように、ラッチ回路２０１のラッチ出力が
メタステイブルになったとしても、ラッチ回路２０２の
ラッチ出力は、メタステイブルにならない。これによ
り、外部リセット信号Ｐ７を確実にリセットすることが
できる。

【０１３４】ラッチ回路２０１のラッチ出力は、さら
に、ラッチ回路２０３により、読出しクロック信号ＲＣ
に従ってラッチされる。このラッチ出力は、さらに、ラ
ッチ回路２０４により、読出しクロック信号ＲＣに従っ
てラッチされる。これは、ラッチ回路２０３のラッチ出
力がメタステイブルになる可能性があるからである。

【０１３５】ラッチ回路２０４のラッチ出力は、オア回
路２１を介して読出しカウンタ１７に供給される。これ
により、読出しカウンタ１７は、自己リセット時と同じ
値にリセットされる。

【０１３６】［効果］以上詳述したこの実施の形態にお
いても、先の実施の形態と同様の効果を得ることができ
るとともに、さらに、次のような効果を得ることができ
る。

【０１３７】（１）まず、この実施の形態によれば、外
部リセット信号Ｐ７のアクティブレベル期間の幅を２ク
ロック幅以上に設定するようにしたので、この外部リセ
ット信号Ｐ７をＲＳフリップフロップ回路を用いること
なく、ラッチすることができる。これにより、ノイズに
よる誤動作が少なく、ＣＡＤツールによる検証に適した
エラスティックストア回路を実現することができる。

【０１３８】（２）また、この実施の形態によれば、外
部リセット信号Ｐ７を書込みクロック信号ＷＣに従って
ラッチする場合、２つのラッチ回路２０１，２０２によ
り順次ラッチするようにしたので、前段のラッチ回路２
０１のラッチ出力がメタステイブルになっても、外部リ
セット信号Ｐ７を確実にラッチすることができる。これ
は、ラッチ回路２０１のラッチ出力を読出しクロック信
号ＲＣに従ってラッチする場合も同様である。

【０１３９】（３）また、この実施の形態によれば、自
己リセット回路１８による読出しカウンタ１７のリセッ
ト値と外部リセット回路２０による読出しカウンタ１７
のリセット値を同じ値に設定するようにしたので、読出
しカウンタ１７のハードウェア量を少なくすることがで
きる。

【０１４０】［そのほかの実施の形態］以上、この発明
の２つの実施の形態を詳細に説明したが、この発明は、
上述したような実施の形態に限定されるものではない。

【０１４１】（１）例えば、先の第１の実施の形態で
は、データＤの書込み位相と読出し位相の位相差が所定
の値以下になった場合に、読出しカウンタ１７をリセッ
トする場合を説明した。しかし、この発明は、書込みカ
ウンタ１６をリセットするようにしてもよい。但し、こ
の場合は、読出しパルス信号ＲＰｉのハイレベル期間と
ロウレベル期間の幅が２クロック幅以上に設定する必要
がある。

【０１４２】（２）また、先の第２の実施の形態では、
外部リセット信号Ｐ７を書込みクロック信号ＷＣでラッ
チした後、読出しクロック信号ＲＣでラッチする場合を
説明した。しかし、この発明は、読出しクロック信号Ｒ
Ｃでラッチした後、書込みクロック信号ＷＣでラッチす
るようにしてもよい。

【０１４３】（３）また、先の第１，第２の実施の形態
では、直列接続された２つのラッチ回路を使ってクロッ
クの乗せ換えを行う場合を説明した。しかし、この発明
は、直列接続された３つ以上のラッチ回路を使ってクロ
ックの乗せ換えを行うようにしてもよい。この場合は、
最終ラッチ出力を使って、書込み位相表示信号や読出し
位相表示信号を生成したり、カウンタ１６，１７をリセ
ットするようにすればよい。

【０１４４】（４）また、先の第１，第２の実施の形態
では、この発明をエラスティックストア回路に適用する
場合を説明した。しかし、この発明は、エラスティック
ストア回路以外のクロック乗せ換え回路にも適用するこ
とができる。

【０１４５】（５）また、先の第１，第２の実施の形態
では、クロックの乗せ換えを１ビット単位で行うクロッ
ク乗せ換え回路にこの発明を適用する場合を説明した。
しかし、この発明は、クロックの乗せ換えを複数ビット
単位で行うクロック乗せ換え回路にも適用することがで
きる。

【０１４６】（６）このほかにも、この発明は、その要
旨を逸脱しない範囲で種々様々変形実施可能なことは勿
論である。

【０１４７】

【発明の効果】以上詳述したように請求項１に係る発明
によれば、位相比較用の書込みパルス信号のハイレベル
期間とロウレベル期間の幅を２クロック幅以上に設定
し、この書込みパルス信号を読出しクロック信号でラッ
チした後、位相比較により自己リセット信号を生成する
ようにしたので、ＲＳフリップフロップ回路を用いるこ
となく、クロックの乗せ換えを行うことができる。これ
により、ノイズによる誤動作が少なく、かつ、ＣＡＤツ
ールによる検証に適したクロック乗せ換え回路を提供す
ることができる。

【０１４８】また、請求項５に係る発明によれば、位相
比較用の読出しパルス信号のハイレベル期間とロウレベ
ル期間の幅を２クロック幅以上に設定し、この読出しパ
ルス信号を書込みクロック信号でラッチした後、位相比
較により自己リセット信号を生成するようにしたので、
請求項１に係る発明と同様の効果を得ることができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態の構成を示すブロ
ック図である。

【図２】第１の実施の形態の書込みカウンタの動作を示
すタイミングチャートである。

【図３】第１の実施の形態の読出しカウンタの動作を示
すタイミングチャートである。

【図４】第１の実施の形態の自己リセット回路の動作を
示すタイミングチャートである。

【図５】この発明の第２の実施の形態の構成を示すブロ
ック図である。

【符号の説明】

１１…データ入力端子 １２…データ出力端子 １３…書込みクロック入力端子 １４…読出しクロック入力端子 １５…レジスタ １６…書込みカウンタ １７…読出しカウンタ １８…自己リセット回路 １９…外部リセット入力端子 ２０…外部リセット回路 １８１，１８２，１８３，２０１，２０２，２０３，２
０４…ラッチ回路 １８４，１８６…アンド回路 １８５，２１…オア回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 太矢 隆士 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 平７−38544（ＪＰ，Ａ) 特開 平７−23034（ＪＰ，Ａ) 特開 平８−37521（ＪＰ，Ａ) 特開 平４−27235（ＪＰ，Ａ) 特開 昭61−84136（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/00

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 複数の記憶領域を有するデータ記憶手段
   と、 書込みクロック信号を分周することにより、ハイレベル
   期間とロウレベル期間の幅がともに２クロック幅以上
   で、前記データ記憶手段の複数の記憶領域に順次データ
   を書き込むための複数の書込みパルス信号を生成する書
   込みパルス生成手段と、 前記書込みクロック信号とは非同期で周波数が同じ読出
   しクロック信号を分周することにより、前記データ記憶
   手段の複数の記憶領域から順次データを読み出すための
   複数の読出しパルス信号を生成する読出しパルス生成手
   段と、 少なくとも２つのラッチ回路を直列接続することにより
   構成され、前記複数の書込みパルス信号から位相比較用
   の信号として選択された書込みパルス信号を前記読出し
   クロック信号に従って順次ラッチするラッチ手段と、 このラッチ手段の最終ラッチ出力とこの最終ラッチ出力
   に対応する読出しパルス信号との位相を比較し、両者の
   位相差が所定の値以下になると、前記読出しパルス生成
   手段をリセットする自己リセット手段とを備えたことを
   特徴とするクロック乗せ換え回路。
2. 【請求項２】 前記自己リセット手段は、 前記ラッチ手段の最終ラッチ出力を前記読出しクロック
   信号に従ってラッチするラッチ回路と、 このラッチ回路のラッチ出力と前記ラッチ手段の最終ラ
   ッチ出力を論理演算することにより、前記データの書込
   み位相を示す書込み位相表示信号を生成する第１の論理
   回路と、 前記ラッチ手段の最終ラッチ出力に対応する読出しパル
   ス信号を含む複数の読出しパルス信号を論理演算するこ
   とにより、前記読出しパルス生成手段のリセット領域を
   示すリセット領域表示信号を生成する第２の論理回路
   と、 前記第１の論理回路で生成された書込み位相表示信号と
   前記第２の論理回路で生成されたリセット領域表示信号
   を論理演算することにより、前記読出しパルス生成手段
   をリセットする自己リセット信号を生成する第３の論理
   回路とを備えたことを特徴とする請求項１記載のクロッ
   ク乗せ換え回路。
3. 【請求項３】 少なくとも２つのラッチ回路を直列接続
   することにより構成され、アクティブレベル期間の幅が
   ２クロック幅以上に設定された外部リセット信号を前記
   書込みクロック信号に従って順次ラッチし、最終ラッチ
   出力で前記書込みパルス生成手段をリセットする書込み
   側外部リセット手段と、 少なくとも２つのラッチ回路を直列接続することにより
   構成され、前記書込み側外部リセット手段の最終ラッチ
   出力より１段前のラッチ出力を前記読出しクロック信号
   に従って順次ラッチし、最終ラッチ出力により前記読出
   しパルス生成手段をリセットする読出し側外部リセット
   手段とを備えたことを特徴とする請求項１記載のクロッ
   ク乗せ換え回路。
4. 【請求項４】 前記自己リセット手段による前記読出し
   パルス生成手段のリセット値と前記読出し側外部リセッ
   ト手段による前記読出しパルス生成手段のリセット値が
   同じ値になるように構成されていることを特徴とする請
   求項３記載のクロック乗せ換え回路。
5. 【請求項５】 複数の記憶領域を有するデータ記憶手段
   と、 書込みクロック信号を分周することにより、前記データ
   記憶手段の複数の記憶領域に順次データを書き込むため
   の複数の書込みパルス信号を生成する書込みパルス生成
   手段と、 前記書込みクロック信号とは非同期で周波数が同じ読出
   しクロック信号を分周することにより、ハイレベル期間
   とロウレベル期間の幅がともに２クロック幅以上で、前
   記データ記憶手段の複数の記憶領域から順次データを読
   み出すための複数の読出しパルス信号を生成する読出し
   パルス生成手段と、 少なくとも２つのラッチ回路を直列接続することにより
   構成され、前記複数の読出しパルス信号から位相比較用
   の信号として選択された読出しパルス信号を前記書込み
   クロック信号に従って順次ラッチするラッチ手段と、 このラッチ手段の最終ラッチ出力とこの最終ラッチ出力
   に対応する書込みパルス信号との位相を比較し、両者の
   位相差が所定の値以下になると、前記書込みパルス生成
   手段をリセットする自己リセット手段とを備えたことを
   特徴とするクロック乗せ換え回路。
6. 【請求項６】 前記自己リセット手段は、 前記ラッチ手段の最終ラッチ出力を前記書込みクロック
   信号に従ってラッチするラッチ回路と、 このラッチ回路のラッチ出力と前記ラッチ手段の最終ラ
   ッチ出力を論理演算することにより、前記データの読出
   し位相を示す読出し位相表示信号を生成する第１の論理
   回路と、 前記ラッチ手段の最終ラッチ出力に対応する書込みパル
   ス信号を含む複数の書込みパルス信号を論理演算するこ
   とにより、前記書込みパルス生成手段のリセット領域を
   示すリセット領域表示信号を生成する第２の論理回路
   と、 前記第１の論理回路で生成された読出し位相表示信号と
   前記第２の論理回路で生成されたリセット領域表示信号
   を論理演算することにより、前記書込みパルス生成手段
   をリセットする自己リセット信号を生成する第３の論理
   回路とを備えたことを特徴とする請求項５記載のクロッ
   ク乗せ換え回路。
7. 【請求項７】 少なくとも２つのラッチ回路を直列接続
   することにより構成され、アクティブレベル期間の幅が
   ２クロック幅以上に設定された外部リセット信号を前記
   読出しクロック信号に従って順次ラッチし、最終ラッチ
   出力で前記読出しパルス生成手段をリセットする読出し
   側外部リセット手段と、 少なくとも２つのラッチ回路を直列接続することにより
   構成され、前記読出し側外部リセット手段の最終ラッチ
   出力より１段前のラッチ出力を前記読出しクロック信号
   に従って順次ラッチし、最終ラッチ出力で前記書込みパ
   ルス生成手段をリセットする書込み側外部リセット手段
   とを備えたことを特徴とする請求項５記載のクロック乗
   せ換え回路。
8. 【請求項８】 前記自己リセット手段による前記書込み
   パルス生成手段のリセット値と前記書込み側外部リセッ
   ト手段による前記書込みパルス生成手段のリセット値が
   同じ値になるように構成されていることを特徴とする請
   求項７記載のクロック乗せ換え回路。