JP2945804B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2945804B2 JP2945804B2 JP4240301A JP24030192A JP2945804B2 JP 2945804 B2 JP2945804 B2 JP 2945804B2 JP 4240301 A JP4240301 A JP 4240301A JP 24030192 A JP24030192 A JP 24030192A JP 2945804 B2 JP2945804 B2 JP 2945804B2
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Description
【０００１】
【産業上の利用分野】本発明は、データの直列並列変換
回路及びアドレス発生回路を内蔵し、高速なシリアルデ
ータの処理可能な半導体記憶装置に関し、特に、リセッ
ト処理対策に係るものである。
回路及びアドレス発生回路を内蔵し、高速なシリアルデ
ータの処理可能な半導体記憶装置に関し、特に、リセッ
ト処理対策に係るものである。
【０００２】
【従来の技術】近年、ＶＴＲ等の映像機器においても、
高速で大容量のデータが取り扱えるように直列並列変換
回路及びアドレス発生回路を内蔵した半導体記憶装置が
多く使用されるようになってきた。以下、従来の半導体
記憶装置について説明する。図８は、従来の半導体記憶
装置における８ビット単位の直列並列変換制御回路を示
すブロック図である。この図８において、１は、クロッ
ク信号CLK の入力端子、２は、クロック信号CLK の入力
数を数えて、８クロック毎に１クロック信号幅のカウン
ト信号COを発生するカウンタ、３は、前記カウント信号
COを入力してラッチ信号WSを発生するラッチ信号発生回
路、４は、前記カウント信号CO毎にアドレスをインクリ
メントしてメモリーセルのアドレス信号Anを発生するア
ドレス発生回路、５は、前記カウンタ２及びアドレス発
生回路４をリセットするリセット信号RESET の入力端
子、６は、ラッチ信号WSの出力端子、７は、メモリーセ
ルのアドレス信号Anの出力端子である。なお、前記カウ
ンタ２、ラッチ信号発生回路３及びアドレス発生回路４
は、クロック信号CLK の立ち上がりで動作する同期回路
である。
高速で大容量のデータが取り扱えるように直列並列変換
回路及びアドレス発生回路を内蔵した半導体記憶装置が
多く使用されるようになってきた。以下、従来の半導体
記憶装置について説明する。図８は、従来の半導体記憶
装置における８ビット単位の直列並列変換制御回路を示
すブロック図である。この図８において、１は、クロッ
ク信号CLK の入力端子、２は、クロック信号CLK の入力
数を数えて、８クロック毎に１クロック信号幅のカウン
ト信号COを発生するカウンタ、３は、前記カウント信号
COを入力してラッチ信号WSを発生するラッチ信号発生回
路、４は、前記カウント信号CO毎にアドレスをインクリ
メントしてメモリーセルのアドレス信号Anを発生するア
ドレス発生回路、５は、前記カウンタ２及びアドレス発
生回路４をリセットするリセット信号RESET の入力端
子、６は、ラッチ信号WSの出力端子、７は、メモリーセ
ルのアドレス信号Anの出力端子である。なお、前記カウ
ンタ２、ラッチ信号発生回路３及びアドレス発生回路４
は、クロック信号CLK の立ち上がりで動作する同期回路
である。
【０００３】図９は、従来の半導体記憶装置における８
ビット単位の直列並列変換回路を示すブロック図であ
る。この図９において、１は、図８と同様にクロック信
号CLKの入力端子、８は、８段のシフトレジスタ8aを構
成する８個のＤフリップフロップ（以下、ＤＦＦとい
う。）、９は、８個のＤＦＦ８のデータを一括して記憶
する８個のラッチ、10は、シリアルデータである入力デ
ータＤinの入力端子、11は、ラッチ９の制御信号である
ラッチ信号WSの入力端子、12は、メモリーのコラムデコ
ーダ、13は、メモリーセルである。
ビット単位の直列並列変換回路を示すブロック図であ
る。この図９において、１は、図８と同様にクロック信
号CLKの入力端子、８は、８段のシフトレジスタ8aを構
成する８個のＤフリップフロップ（以下、ＤＦＦとい
う。）、９は、８個のＤＦＦ８のデータを一括して記憶
する８個のラッチ、10は、シリアルデータである入力デ
ータＤinの入力端子、11は、ラッチ９の制御信号である
ラッチ信号WSの入力端子、12は、メモリーのコラムデコ
ーダ、13は、メモリーセルである。
【０００４】次に、以上の様に構成された半導体記憶装
置において、入力データＤinの書き込み動作を図10及び
図11に基づいて説明する。図10は、従来の半導体記憶装
置の直列並列変換回路におけるリセット時の動作タイミ
ング図であり、図11は、従来の半導体記憶装置の直列並
列変換回路におけるシフトレジスタ8aとラッチ９の動作
タイミング図である。まず、図10に示すように、クロッ
ク信号CLK の立ち上がりに同期して入力データＤinが順
次８個のＤＦＦ８から成るシフトレジスタ8aに取り込ま
れる。一方、ラッチ信号WSは、カウンタ４の値が７の時
にラッチ９に入力し、図11に示すように、それまでにＤ
ＦＦ８に入力して記憶されている過去８クロックのデー
タA0〜A7を８個のラッチ９に一括して記憶する。更に、
前記ラッチ信号WSは、メモリーセル13への書き込み動作
の開始信号になっており、ラッチ信号WSが発生した時点
におけるアドレス信号Anのアドレスｎのメモリーセル13
にラッチ９のデータを書き込む。この８個のラッチ９に
記憶されたデータA0〜A7は、次のラッチ信号WSが入力さ
れるまで変化しないので、次のラッチ信号WSが入力され
るまでの間にそのデータA0〜A7をメモリーセル13に書き
込み動作が終了すればよい。この時、メモリーセル13へ
の書き込みに要するサイクルタイムは、入力データＤin
のサイクルタイム（クロック信号CLK のサイクルタイ
ム）の８倍未満になるように設定されている。また、前
記アドレス発生回路４は、リセット信号RESET が入力さ
れると、０番地にリセットされ、以降、再びリセット信
号RESET が入力されるまでカウンタ２の値が７になる
と、アドレス信号Anのアドレスｎをインクリメントして
いくことになる。
置において、入力データＤinの書き込み動作を図10及び
図11に基づいて説明する。図10は、従来の半導体記憶装
置の直列並列変換回路におけるリセット時の動作タイミ
ング図であり、図11は、従来の半導体記憶装置の直列並
列変換回路におけるシフトレジスタ8aとラッチ９の動作
タイミング図である。まず、図10に示すように、クロッ
ク信号CLK の立ち上がりに同期して入力データＤinが順
次８個のＤＦＦ８から成るシフトレジスタ8aに取り込ま
れる。一方、ラッチ信号WSは、カウンタ４の値が７の時
にラッチ９に入力し、図11に示すように、それまでにＤ
ＦＦ８に入力して記憶されている過去８クロックのデー
タA0〜A7を８個のラッチ９に一括して記憶する。更に、
前記ラッチ信号WSは、メモリーセル13への書き込み動作
の開始信号になっており、ラッチ信号WSが発生した時点
におけるアドレス信号Anのアドレスｎのメモリーセル13
にラッチ９のデータを書き込む。この８個のラッチ９に
記憶されたデータA0〜A7は、次のラッチ信号WSが入力さ
れるまで変化しないので、次のラッチ信号WSが入力され
るまでの間にそのデータA0〜A7をメモリーセル13に書き
込み動作が終了すればよい。この時、メモリーセル13へ
の書き込みに要するサイクルタイムは、入力データＤin
のサイクルタイム（クロック信号CLK のサイクルタイ
ム）の８倍未満になるように設定されている。また、前
記アドレス発生回路４は、リセット信号RESET が入力さ
れると、０番地にリセットされ、以降、再びリセット信
号RESET が入力されるまでカウンタ２の値が７になる
と、アドレス信号Anのアドレスｎをインクリメントして
いくことになる。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体記憶装置の構成では、リセット信号RESE
T が入力されると、カウンタ２がすぐにリセットされる
と共に、該カウンタ２のカウント信号COに基づいてラッ
チ信号発生回路３がラッチ信号WSを発生するようにして
いるため、前記リセット信号RESET が入力されるまでに
ＤＦＦ８に書き込まれていたデータB0〜B6をラッチする
ためのラッチ信号WSが発生されないことになる。この結
果、図11に示すように、前記ＤＦＦ８にはデータB0〜B6
が書き込まれてるものの、ラッチ９はデータA0〜A7を記
憶しており（図11の時間11参照）、該データA0〜A7は、
図10に示すT1の間にメモリーセル13に書き込まれことに
なる。従って、前記リセット信号RESET が入力されるま
でにＤＦＦ８に書き込まれていた入力データＤinはメモ
リーに記憶されないという課題があった。
た従来の半導体記憶装置の構成では、リセット信号RESE
T が入力されると、カウンタ２がすぐにリセットされる
と共に、該カウンタ２のカウント信号COに基づいてラッ
チ信号発生回路３がラッチ信号WSを発生するようにして
いるため、前記リセット信号RESET が入力されるまでに
ＤＦＦ８に書き込まれていたデータB0〜B6をラッチする
ためのラッチ信号WSが発生されないことになる。この結
果、図11に示すように、前記ＤＦＦ８にはデータB0〜B6
が書き込まれてるものの、ラッチ９はデータA0〜A7を記
憶しており（図11の時間11参照）、該データA0〜A7は、
図10に示すT1の間にメモリーセル13に書き込まれことに
なる。従って、前記リセット信号RESET が入力されるま
でにＤＦＦ８に書き込まれていた入力データＤinはメモ
リーに記憶されないという課題があった。
【０００６】本発明は、斯かる点に鑑みてなされたもの
で、リセット信号が入力されるまでにシフトレジスタに
書き込まれている入力データをメモリーに記憶できる半
導体記憶装置を提供することを目的とする。
で、リセット信号が入力されるまでにシフトレジスタに
書き込まれている入力データをメモリーに記憶できる半
導体記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明が講じた手段は、まず、シリアルデータを
クロック信号に同期して記憶するｎ段のシフトレジスタ
と、該シフトレジスタに記憶されたｎ個のデータを一括
して記憶するｎ個のラッチとが設けられている。そし
て、該ラッチより少ない個数で、前記シフトレジスタに
記憶されたデータを入力して前記ラッチに出力するｍ個
のセレクタが設けられている。更に、前記シフトレジス
タのデータを前記ラッチに記憶するためのラッチ信号を
発生するラッチ信号発生回路と、前記ラッチに記憶され
たデータを順次記憶するメモリーセルと、該メモリーセ
ルのアドレス信号を発生するアドレス発生回路とが設け
られている。加えて、前記ラッチ信号発生回路と前記ア
ドレス発生回路とのリセットを制御すると共に、前記セ
レクタを制御し、リセット信号の入力時に前記シフトレ
ジスタにデータが記憶されていると、該リセット信号が
入力してから前記クロック信号のｎクロック後に、前記
ラッチ信号発生回路が第１のリセット用ラッチ信号を発
生し、且つ該第１のリセット用ラッチ信号を発生する前
に第２のリセット用ラッチ信号を発生するように前記ラ
ッチ信号発生回路に制御信号を出力するリセット制御回
路が設けられた構成としている。
めに、本発明が講じた手段は、まず、シリアルデータを
クロック信号に同期して記憶するｎ段のシフトレジスタ
と、該シフトレジスタに記憶されたｎ個のデータを一括
して記憶するｎ個のラッチとが設けられている。そし
て、該ラッチより少ない個数で、前記シフトレジスタに
記憶されたデータを入力して前記ラッチに出力するｍ個
のセレクタが設けられている。更に、前記シフトレジス
タのデータを前記ラッチに記憶するためのラッチ信号を
発生するラッチ信号発生回路と、前記ラッチに記憶され
たデータを順次記憶するメモリーセルと、該メモリーセ
ルのアドレス信号を発生するアドレス発生回路とが設け
られている。加えて、前記ラッチ信号発生回路と前記ア
ドレス発生回路とのリセットを制御すると共に、前記セ
レクタを制御し、リセット信号の入力時に前記シフトレ
ジスタにデータが記憶されていると、該リセット信号が
入力してから前記クロック信号のｎクロック後に、前記
ラッチ信号発生回路が第１のリセット用ラッチ信号を発
生し、且つ該第１のリセット用ラッチ信号を発生する前
に第２のリセット用ラッチ信号を発生するように前記ラ
ッチ信号発生回路に制御信号を出力するリセット制御回
路が設けられた構成としている。
【０００８】また、請求項２の発明が講じた手段は、前
記請求項１記載の発明において、リセット制御回路は、
第２のリセット用ラッチ信号を発生させる制御信号の出
力時から第１のリセット用ラッチ信号を発生させる制御
信号の出力時までの時間が、メモリーセルへの書き込み
サイクルタイムより長くなるように構成されたものであ
る。
記請求項１記載の発明において、リセット制御回路は、
第２のリセット用ラッチ信号を発生させる制御信号の出
力時から第１のリセット用ラッチ信号を発生させる制御
信号の出力時までの時間が、メモリーセルへの書き込み
サイクルタイムより長くなるように構成されたものであ
る。
【０００９】
【作用】前記の構成によって、本発明では、まず、クロ
ック信号の立ち上がりに同期してシリアルデータが順次
シフトレジスタに取り込まれる。一方、ラッチ信号は、
カウンタの値に基づいてラッチ９に入力し、前記シフト
レジスタに記憶されているデータをラッチが一括して記
憶する。更に、前記ラッチ信号により、該ラッチ信号の
発生時におけるアドレスのメモリーセルにラッチ９のデ
ータが書き込まれる。
ック信号の立ち上がりに同期してシリアルデータが順次
シフトレジスタに取り込まれる。一方、ラッチ信号は、
カウンタの値に基づいてラッチ９に入力し、前記シフト
レジスタに記憶されているデータをラッチが一括して記
憶する。更に、前記ラッチ信号により、該ラッチ信号の
発生時におけるアドレスのメモリーセルにラッチ９のデ
ータが書き込まれる。
【００１０】このデータの書き込み時において、リセッ
ト信号が入力した際、リセット制御回路が制御信号を出
力し、前記リセット信号が入力してからｎクロック後
に、前記ラッチ信号発生回路は、第１のリセット用ラッ
チ信号を発生すると共に、該第１のリセット用ラッチ信
号を発生する前に第２のリセット用ラッチ信号を発生す
る。この結果、前記リセット信号が入力されるまでにシ
フトレジスタに書き込まれていた入力データがメモリー
セルに記憶されることになる。
ト信号が入力した際、リセット制御回路が制御信号を出
力し、前記リセット信号が入力してからｎクロック後
に、前記ラッチ信号発生回路は、第１のリセット用ラッ
チ信号を発生すると共に、該第１のリセット用ラッチ信
号を発生する前に第２のリセット用ラッチ信号を発生す
る。この結果、前記リセット信号が入力されるまでにシ
フトレジスタに書き込まれていた入力データがメモリー
セルに記憶されることになる。
【００１１】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。なお、従来と同一構成部分につい
ては、同一符号でもって示す。図１は、本発明の一実施
例における半導体記憶装置の８ビット単位の直列並列変
換制御回路を示すブロック図である。この図１におい
て、20は、クロック信号CLK の入力数を数えて、８クロ
ック毎に１クロック信号幅の第１カウント信号COと、４
クロック毎に１クロック信号幅の第２カウント信号C4を
出力するカウンタである。
照しながら説明する。なお、従来と同一構成部分につい
ては、同一符号でもって示す。図１は、本発明の一実施
例における半導体記憶装置の８ビット単位の直列並列変
換制御回路を示すブロック図である。この図１におい
て、20は、クロック信号CLK の入力数を数えて、８クロ
ック毎に１クロック信号幅の第１カウント信号COと、４
クロック毎に１クロック信号幅の第２カウント信号C4を
出力するカウンタである。
【００１２】21は、本発明の特徴の１つとするリセット
制御回路であって、第１制御信号Ａと第２制御信号Ｂと
第３制御信号Ｃとを出力するように構成されている。そ
して、該第１制御信号Ａは、リセット信号RESET が入力
してから５〜７クロックの間以外はカウンタ20の第１カ
ウント信号COが発生すると、第２のリセット用ラッチ信
号WSを含めてラッチのためのラッチ信号WSを発生させる
ように構成されている。更に、第２制御信号Ｂは、リセ
ット信号RESET が入力してから１〜３クロックの間はカ
ウンタ20の第２カウント信号C4が発生すると、第２のリ
セット用ラッチ信号WSを発生させ、且つセレクト信号SL
を制御するように構成されている。また、第３制御信号
Ｃは、リセット信号RESET が入力したとき、８クロック
後にカウンタ20及びアドレス発生回路４をリセットし、
且つリセット信号RESET が入力してから最初の８個のデ
ータを８個のラッチ９に記憶するための第１のリセット
用ラッチ信号WSを発生させるように構成されている。
制御回路であって、第１制御信号Ａと第２制御信号Ｂと
第３制御信号Ｃとを出力するように構成されている。そ
して、該第１制御信号Ａは、リセット信号RESET が入力
してから５〜７クロックの間以外はカウンタ20の第１カ
ウント信号COが発生すると、第２のリセット用ラッチ信
号WSを含めてラッチのためのラッチ信号WSを発生させる
ように構成されている。更に、第２制御信号Ｂは、リセ
ット信号RESET が入力してから１〜３クロックの間はカ
ウンタ20の第２カウント信号C4が発生すると、第２のリ
セット用ラッチ信号WSを発生させ、且つセレクト信号SL
を制御するように構成されている。また、第３制御信号
Ｃは、リセット信号RESET が入力したとき、８クロック
後にカウンタ20及びアドレス発生回路４をリセットし、
且つリセット信号RESET が入力してから最初の８個のデ
ータを８個のラッチ９に記憶するための第１のリセット
用ラッチ信号WSを発生させるように構成されている。
【００１３】22は、リセット制御回路21の各制御信号
Ａ，Ｂ，Ｃとカウンタ20の第１カウント信号COと第２カ
ウント信号C4とを入力信号とし、ラッチのためのラッチ
信号WSを出力し、且つアドレス発生回路４に入力するキ
ャリー信号Ciを発生するラッチ信号発生回路、23は、セ
レクト信号SLの出力端子である。なお、従来と同様に、
１は、クロック信号CLK の入力端子、４は、メモリーセ
ルのアドレス信号Anを発生するアドレス発生回路、５
は、リセット信号RESET の入力端子、６は、ラッチ信号
WSの出力端子、７は、メモリーセルのアドレス信号Anの
出力端子である。
Ａ，Ｂ，Ｃとカウンタ20の第１カウント信号COと第２カ
ウント信号C4とを入力信号とし、ラッチのためのラッチ
信号WSを出力し、且つアドレス発生回路４に入力するキ
ャリー信号Ciを発生するラッチ信号発生回路、23は、セ
レクト信号SLの出力端子である。なお、従来と同様に、
１は、クロック信号CLK の入力端子、４は、メモリーセ
ルのアドレス信号Anを発生するアドレス発生回路、５
は、リセット信号RESET の入力端子、６は、ラッチ信号
WSの出力端子、７は、メモリーセルのアドレス信号Anの
出力端子である。
【００１４】図２は、本発明の一実施例である半導体記
憶装置の８ビット単位の直列並列変換回路を示すブロッ
ク図である。この図２において、24は、本発明の特徴の
１つであって、前記セレクト信号SLで制御され、後述す
るＤＦＦ８のデータを入力し、このデータをラッチ９に
出力するセレクタ、25は、セレクト信号SLの入力端子で
ある。なお、従来と同様に、１は、クロック信号CLK の
入力端子、８は、８段のシフトレジスタ8aを構成する８
個のＤＦＦ、９は、８個のＤＦＦ８のデータを一括して
記憶する８個のラッチ、10は、シリアルデータである入
力データＤinの入力端子、11は、ラッチ９の制御信号で
あるラッチ信号WSの入力端子、12は、メモリーのコラム
デコーダ、13は、メモリーセルである。
憶装置の８ビット単位の直列並列変換回路を示すブロッ
ク図である。この図２において、24は、本発明の特徴の
１つであって、前記セレクト信号SLで制御され、後述す
るＤＦＦ８のデータを入力し、このデータをラッチ９に
出力するセレクタ、25は、セレクト信号SLの入力端子で
ある。なお、従来と同様に、１は、クロック信号CLK の
入力端子、８は、８段のシフトレジスタ8aを構成する８
個のＤＦＦ、９は、８個のＤＦＦ８のデータを一括して
記憶する８個のラッチ、10は、シリアルデータである入
力データＤinの入力端子、11は、ラッチ９の制御信号で
あるラッチ信号WSの入力端子、12は、メモリーのコラム
デコーダ、13は、メモリーセルである。
【００１５】図３は、図１に示すリセット制御回路21の
動作タイミング図を示すものである。この図３におい
て、上述したように、第１制御信号Ａは、リセット信号
RESETが入力してから５〜７クロックの間以外はハイと
なり、前記カウンタ20の第１カウント信号COが発生する
と、ラッチ信号発生回路22に対して、第２のリセット用
ラッチ信号WSを含めてラッチ９のためのラッチ信号WSを
発生させるための信号である。第２制御信号Ｂは、リセ
ット信号RESET が入力してから１〜３クロックの間はハ
イとなり、前記カウンタ20の第２カウント信号C4が発生
すると、ラッチ信号発生回路22に対して、第２のリセッ
ト用ラッチ信号WSを発生させ、且つセレクト信号SLを発
生させるための信号である。第３制御信号Ｃは、リセッ
ト信号RESET が入力したとき、８クロック後にハイとな
り、前記カウンタ20及びアドレス発生回路４をリセット
し、且つラッチ信号発生回路22に対して、リセット信号
RESET が入力してから最初の８個のデータを８個のラッ
チ９に記憶するための第１のリセット用ラッチ信号WSを
発生させるための信号である。
動作タイミング図を示すものである。この図３におい
て、上述したように、第１制御信号Ａは、リセット信号
RESETが入力してから５〜７クロックの間以外はハイと
なり、前記カウンタ20の第１カウント信号COが発生する
と、ラッチ信号発生回路22に対して、第２のリセット用
ラッチ信号WSを含めてラッチ９のためのラッチ信号WSを
発生させるための信号である。第２制御信号Ｂは、リセ
ット信号RESET が入力してから１〜３クロックの間はハ
イとなり、前記カウンタ20の第２カウント信号C4が発生
すると、ラッチ信号発生回路22に対して、第２のリセッ
ト用ラッチ信号WSを発生させ、且つセレクト信号SLを発
生させるための信号である。第３制御信号Ｃは、リセッ
ト信号RESET が入力したとき、８クロック後にハイとな
り、前記カウンタ20及びアドレス発生回路４をリセット
し、且つラッチ信号発生回路22に対して、リセット信号
RESET が入力してから最初の８個のデータを８個のラッ
チ９に記憶するための第１のリセット用ラッチ信号WSを
発生させるための信号である。
【００１６】以上のように構成された本実施例の半導体
記憶装置について、以下、その動作を説明する。まず、
リセット信号RESET が入力した際、７個のデータB0〜B6
がＤＦＦ８に記憶されている場合の動作を図４及び図５
に基づいて説明する。図４は、直列並列変換回路におけ
るリセット時の動作タイミング図であり、図５は、直列
並列変換回路におけるシフトレジスタ8aとラッチ９の動
作タイミング図である。そこで、まず、入力データＤin
は、クロック信号CLK の立ち上がりに同期してＤＦＦ８
に順次取り込まれる。そして、リセット信号RESET が入
力した際、本発明の特徴として、該リセット信号RESET
が入力しても、カウンタ20とアドレス発生回路４はすぐ
にリセットされない。つまり、リセット制御回路21の第
１制御信号Ａと、カウンタ４の値が７の時に出力する第
１カウント信号COがラッチ信号発生回路22に入力し、該
ラッチ信号発生回路22が第２のリセット用ラッチ信号WS
を出力する。このラッチ信号WSによって、ＤＦＦ８に入
力されたデータB0〜B6とデータC0とは、ラッチ９に一括
して記憶される（図５の時間11参照）。更に、前記ラッ
チ信号WSは、メモリーセル13の書き込み動作の開始信号
になっており、ラッチ信号WSが発生した直後の時点での
アドレス信号Anのアドレスｎ＋１のメモリーセル13に８
個のラッチ９のデータを書き込み始める（図４のT2参
照）。この８個のラッチ９に記憶されたデータは、次の
ラッチ信号WSが入力されるまで変化しないので、次のラ
ッチ信号WSが入力するまでの間にそのデータをメモリー
セル13に書き込み動作が終了すればよい。
記憶装置について、以下、その動作を説明する。まず、
リセット信号RESET が入力した際、７個のデータB0〜B6
がＤＦＦ８に記憶されている場合の動作を図４及び図５
に基づいて説明する。図４は、直列並列変換回路におけ
るリセット時の動作タイミング図であり、図５は、直列
並列変換回路におけるシフトレジスタ8aとラッチ９の動
作タイミング図である。そこで、まず、入力データＤin
は、クロック信号CLK の立ち上がりに同期してＤＦＦ８
に順次取り込まれる。そして、リセット信号RESET が入
力した際、本発明の特徴として、該リセット信号RESET
が入力しても、カウンタ20とアドレス発生回路４はすぐ
にリセットされない。つまり、リセット制御回路21の第
１制御信号Ａと、カウンタ４の値が７の時に出力する第
１カウント信号COがラッチ信号発生回路22に入力し、該
ラッチ信号発生回路22が第２のリセット用ラッチ信号WS
を出力する。このラッチ信号WSによって、ＤＦＦ８に入
力されたデータB0〜B6とデータC0とは、ラッチ９に一括
して記憶される（図５の時間11参照）。更に、前記ラッ
チ信号WSは、メモリーセル13の書き込み動作の開始信号
になっており、ラッチ信号WSが発生した直後の時点での
アドレス信号Anのアドレスｎ＋１のメモリーセル13に８
個のラッチ９のデータを書き込み始める（図４のT2参
照）。この８個のラッチ９に記憶されたデータは、次の
ラッチ信号WSが入力されるまで変化しないので、次のラ
ッチ信号WSが入力するまでの間にそのデータをメモリー
セル13に書き込み動作が終了すればよい。
【００１７】続いて、次のラッチ信号WSである第１のリ
セット用ラッチ信号WSは、リセット信号RESET が入力し
てから８クロック目に発生するリセット制御回路21の第
３制御信号Ｃがラッチ信号発生回路22に入力して発生す
る。このラッチ信号WSによって、リセット信号RESET の
入力後にＤＦＦ８に入力された８個のデータC0〜C7は８
個のラッチ９に一括して記憶される。このラッチ９に記
憶されたデータC0〜C7は、ラッチ信号WSが発生した直後
の時点でのアドレス信号Anのアドレス０のメモリーセル
13に書き込まれる（図４のT3参照）。この時、メモリー
セル13の書き込みに要するサイクルタイムは、入力デー
タＤinのサイクルタイム（クロック信号CLK のサイクル
タイム）の４倍未満でなるように設定され、つまり、第
２のリセット用ラッチ信号WSの発生時から第１のリセッ
ト用ラッチ信号WSの発生時までの時間は、メモリーセル
13の書き込みに要するサイクルタイムより長く設定され
ている。また、アドレス発生回路４は、リセット信号RE
SET が入力すると、前記リセット制御回路21の第３制御
信号Ｃによって０番地にリセットされ、以降、再びリセ
ット信号RESET が入力されるまで、ラッチ信号WSの発生
時にアドレス信号Anのアドレスをインクリメントしてい
く。なお、リセット信号RESET の入力時に４〜７個のデ
ータがＤＦＦ８に記憶されている場合も、同様の動作を
する。
セット用ラッチ信号WSは、リセット信号RESET が入力し
てから８クロック目に発生するリセット制御回路21の第
３制御信号Ｃがラッチ信号発生回路22に入力して発生す
る。このラッチ信号WSによって、リセット信号RESET の
入力後にＤＦＦ８に入力された８個のデータC0〜C7は８
個のラッチ９に一括して記憶される。このラッチ９に記
憶されたデータC0〜C7は、ラッチ信号WSが発生した直後
の時点でのアドレス信号Anのアドレス０のメモリーセル
13に書き込まれる（図４のT3参照）。この時、メモリー
セル13の書き込みに要するサイクルタイムは、入力デー
タＤinのサイクルタイム（クロック信号CLK のサイクル
タイム）の４倍未満でなるように設定され、つまり、第
２のリセット用ラッチ信号WSの発生時から第１のリセッ
ト用ラッチ信号WSの発生時までの時間は、メモリーセル
13の書き込みに要するサイクルタイムより長く設定され
ている。また、アドレス発生回路４は、リセット信号RE
SET が入力すると、前記リセット制御回路21の第３制御
信号Ｃによって０番地にリセットされ、以降、再びリセ
ット信号RESET が入力されるまで、ラッチ信号WSの発生
時にアドレス信号Anのアドレスをインクリメントしてい
く。なお、リセット信号RESET の入力時に４〜７個のデ
ータがＤＦＦ８に記憶されている場合も、同様の動作を
する。
【００１８】次に、リセット信号RESET が入力した際、
２個のデータB0〜B1がＤＦＦ８に記憶されている場合の
動作を図６及び図７に基づいて説明する。図６は、直列
並列変換回路におけるリセット時の動作タイミング図で
あり、図７は、直列並列変換回路におけるシフトレジス
タ8aとラッチ９の動作タイミング図である。そこで、ま
ず、入力データＤinは、クロック信号CLK の立ち上がり
に同期してＤＦＦ８に順次取り込まれる。そして、リセ
ット信号RESET が入力した際、本発明の特徴として、該
リセット信号RESET が入力しても、カウンタ20とアドレ
ス発生回路４はすぐにリセットされない。つまり、リセ
ット制御回路21の第２制御信号Ｂと、カウンタ４の値が
３の時に出力する第２カウント信号C4がラッチ信号発生
回路22に入力し、該ラッチ信号発生回路22が第２のリセ
ット用ラッチ信号WSを出力すると共に、セレクト信号SL
を出力する。このラッチ信号WSとセレクト信号SLとによ
って、ＤＦＦ８に入力されたデータA4〜A7とデータB0〜
B1とデータC0〜C1との内、データB0〜B1とデータC0〜C1
とは、ラッチ９に一括して記憶される（図７の時間７参
照）。更に、前記ラッチ信号WSは、メモリーセル13の書
き込み動作の開始信号になっており、ラッチ信号WSが発
生した直後の時点でのアドレス信号Anのアドレスｎ＋１
のメモリーセル13に８個のラッチ９のデータを書き込み
始める（図６のT4参照）。この８個のラッチ９に記憶さ
れたデータは、次のラッチ信号WSが入力されるまで変化
しないので、次のラッチ信号WSが入力するまでの間にそ
のデータをメモリーセル13に書き込み動作が終了すれば
よい。
２個のデータB0〜B1がＤＦＦ８に記憶されている場合の
動作を図６及び図７に基づいて説明する。図６は、直列
並列変換回路におけるリセット時の動作タイミング図で
あり、図７は、直列並列変換回路におけるシフトレジス
タ8aとラッチ９の動作タイミング図である。そこで、ま
ず、入力データＤinは、クロック信号CLK の立ち上がり
に同期してＤＦＦ８に順次取り込まれる。そして、リセ
ット信号RESET が入力した際、本発明の特徴として、該
リセット信号RESET が入力しても、カウンタ20とアドレ
ス発生回路４はすぐにリセットされない。つまり、リセ
ット制御回路21の第２制御信号Ｂと、カウンタ４の値が
３の時に出力する第２カウント信号C4がラッチ信号発生
回路22に入力し、該ラッチ信号発生回路22が第２のリセ
ット用ラッチ信号WSを出力すると共に、セレクト信号SL
を出力する。このラッチ信号WSとセレクト信号SLとによ
って、ＤＦＦ８に入力されたデータA4〜A7とデータB0〜
B1とデータC0〜C1との内、データB0〜B1とデータC0〜C1
とは、ラッチ９に一括して記憶される（図７の時間７参
照）。更に、前記ラッチ信号WSは、メモリーセル13の書
き込み動作の開始信号になっており、ラッチ信号WSが発
生した直後の時点でのアドレス信号Anのアドレスｎ＋１
のメモリーセル13に８個のラッチ９のデータを書き込み
始める（図６のT4参照）。この８個のラッチ９に記憶さ
れたデータは、次のラッチ信号WSが入力されるまで変化
しないので、次のラッチ信号WSが入力するまでの間にそ
のデータをメモリーセル13に書き込み動作が終了すれば
よい。
【００１９】続いて、次のラッチ信号WSである第１のリ
セット用ラッチ信号WSは、リセット信号RESET が入力し
てから８クロック目に発生するリセット制御回路21の第
３制御信号Ｃがラッチ信号発生回路22に入力して発生す
る。このラッチ信号WSによって、リセット信号RESET の
入力後にＤＦＦ８に入力された８個のデータC0〜C7は８
個のラッチ９に一括して記憶される。このラッチ９に記
憶されたデータC0〜C7は、ラッチ信号WSが発生した直後
の時点でのアドレス信号Anのアドレス０のメモリーセル
13に書き込まれる（図６のT5参照）。この時、メモリー
セル13の書き込みに要するサイクルタイムは、入力デー
タＤinのサイクルタイム（クロック信号CLK のサイクル
タイム）の４倍未満でなるように設定され、つまり、第
２のリセット用ラッチ信号WSの発生時から第１のリセッ
ト用ラッチ信号WSの発生時までの時間は、メモリーセル
13の書き込みに要するサイクルタイムより長く設定され
ている。また、アドレス発生回路４は、リセット信号RE
SET が入力すると、前記リセット制御回路21の第３制御
信号Ｃによって０番地にリセットされ、以降、再びリセ
ット信号RESET が入力されるまで、ラッチ信号WSの発生
時にアドレス信号Anのアドレスをインクリメントしてい
く。なお、リセット信号RESET の入力時に１〜３個のデ
ータがＤＦＦ８に記憶されている場合も、同様の動作を
する。
セット用ラッチ信号WSは、リセット信号RESET が入力し
てから８クロック目に発生するリセット制御回路21の第
３制御信号Ｃがラッチ信号発生回路22に入力して発生す
る。このラッチ信号WSによって、リセット信号RESET の
入力後にＤＦＦ８に入力された８個のデータC0〜C7は８
個のラッチ９に一括して記憶される。このラッチ９に記
憶されたデータC0〜C7は、ラッチ信号WSが発生した直後
の時点でのアドレス信号Anのアドレス０のメモリーセル
13に書き込まれる（図６のT5参照）。この時、メモリー
セル13の書き込みに要するサイクルタイムは、入力デー
タＤinのサイクルタイム（クロック信号CLK のサイクル
タイム）の４倍未満でなるように設定され、つまり、第
２のリセット用ラッチ信号WSの発生時から第１のリセッ
ト用ラッチ信号WSの発生時までの時間は、メモリーセル
13の書き込みに要するサイクルタイムより長く設定され
ている。また、アドレス発生回路４は、リセット信号RE
SET が入力すると、前記リセット制御回路21の第３制御
信号Ｃによって０番地にリセットされ、以降、再びリセ
ット信号RESET が入力されるまで、ラッチ信号WSの発生
時にアドレス信号Anのアドレスをインクリメントしてい
く。なお、リセット信号RESET の入力時に１〜３個のデ
ータがＤＦＦ８に記憶されている場合も、同様の動作を
する。
【００２０】従って、本実施例によれば、リセット信号
RESET が入力されても、カウンタ20とアドレス発生回路
４とをリセットする前に、そのリセット信号RESET の入
力時点までにシフトレジスタ8aに書き込まれていた入力
データＤinの数に対応してラッチ信号WSを発生するため
に、リセット信号RESET が入力されるまでにシフトレジ
スタ8aに書き込まれていた入力データＤinをメモリーセ
ル13に記憶することができる。
RESET が入力されても、カウンタ20とアドレス発生回路
４とをリセットする前に、そのリセット信号RESET の入
力時点までにシフトレジスタ8aに書き込まれていた入力
データＤinの数に対応してラッチ信号WSを発生するため
に、リセット信号RESET が入力されるまでにシフトレジ
スタ8aに書き込まれていた入力データＤinをメモリーセ
ル13に記憶することができる。
【００２１】なお、本実施例においては、８ビット単位
の半導体記憶装置について説明したが、本発明は、１６
ビットなどの各種の半導体記憶装置に適用できることは
勿論である。
の半導体記憶装置について説明したが、本発明は、１６
ビットなどの各種の半導体記憶装置に適用できることは
勿論である。
【００２２】
【発明の効果】以上のように、本発明によれば、シフト
レジスタとラッチの間にセレクタを設ける一方、セレク
タの制御と、ラッチ信号発生回路及びアドレス発生回路
のリセット制御とを行うリセット制御回路を設けること
により、リセット信号が入力されても、その時点までに
シフトレジスタに書き込まれていた入力データの数に対
応してラッチ信号を発生させることができる。この結
果、前記リセット信号が入力されるまでにシフトレジス
タに書き込まれていたシリアルデータをメモリーに記憶
させることができるという優れた記憶装置を実現できる
ものである。
レジスタとラッチの間にセレクタを設ける一方、セレク
タの制御と、ラッチ信号発生回路及びアドレス発生回路
のリセット制御とを行うリセット制御回路を設けること
により、リセット信号が入力されても、その時点までに
シフトレジスタに書き込まれていた入力データの数に対
応してラッチ信号を発生させることができる。この結
果、前記リセット信号が入力されるまでにシフトレジス
タに書き込まれていたシリアルデータをメモリーに記憶
させることができるという優れた記憶装置を実現できる
ものである。
【図１】本発明の一実施例を示す半導体記憶装置の直列
並列変換制御回路のブロック図である。
並列変換制御回路のブロック図である。
【図２】本発明の一実施例を示す半導体記憶装置の直列
並列変換回路のブロック図である。
並列変換回路のブロック図である。
【図３】リセット制御回路の動作タイミング図である。
【図４】本発明の直列並列変換回路のリセット時に７個
のデータが入力している時の動作タイミング図である。
のデータが入力している時の動作タイミング図である。
【図５】本発明の直列並列変換回路のリセット時に７個
のデータが入力している時のシフトレジスタとラッチの
動作タイミング図である。
のデータが入力している時のシフトレジスタとラッチの
動作タイミング図である。
【図６】本発明の直列並列変換回路のリセット時に２個
のデータが入力している時の動作タイミング図である。
のデータが入力している時の動作タイミング図である。
【図７】本発明の直列並列変換回路のリセット時に２個
のデータが入力している時のシフトレジスタとラッチの
動作タイミング図である。
のデータが入力している時のシフトレジスタとラッチの
動作タイミング図である。
【図８】従来の半導体記憶装置の直列並列変換回路制御
回路のブロック図である。
回路のブロック図である。
【図９】従来の半導体記憶装置の直列並列変換回路のブ
ロック図である。
ロック図である。
【図１０】従来の直列並列変換回路のリセット時の動作
タイミング図である。
タイミング図である。
【図１１】従来の直列並列変換回路のリセット時のシフ
トレジスタとラッチの動作タイミング図である。
トレジスタとラッチの動作タイミング図である。
１ クロック信号CLK の入力端子 ４ アドレス発生回路 ５ リセット信号RESET の入力端子 ６ ラッチ信号WSの出力端子 ７ アドレス信号Anの出力端子 ８ Ｄフリップフロップ 8a シフトレジスタ ９ ラッチ 10 入力データＤinの入力端子 11 ラッチ信号WSの入力端子 12 コラムデコーダ 13 メモリーセル 20 カウンタ 21 リセット制御回路 22 ラッチ信号発生回路 23 セレクト信号SLの出力端子 24 セレクタ 25 セレクト信号SLの入力端子
Claims (2)
- 【請求項１】 シリアルデータをクロック信号に同期し
て記憶するｎ段のシフトレジスタと、 該シフトレジスタに記憶されたｎ個のデータを一括して
記憶するｎ個のラッチと、 該ラッチより少ない個数で、前記シフトレジスタに記憶
されたデータを入力して前記ラッチに出力するｍ個のセ
レクタと、 前記シフトレジスタのデータを前記ラッチに記憶するた
めのラッチ信号を発生するラッチ信号発生回路と、 前記ラッチに記憶されたデータを順次記憶するメモリー
セルと、 該メモリーセルのアドレス信号を発生するアドレス発生
回路と、 前記ラッチ信号発生回路と前記アドレス発生回路とのリ
セットを制御すると共に、前記セレクタを制御し、リセ
ット信号の入力時に前記シフトレジスタにデータが記憶
されていると、該リセット信号が入力してから前記クロ
ック信号のｎクロック後に、前記ラッチ信号発生回路が
第１のリセット用ラッチ信号を発生し、且つ該第１のリ
セット用ラッチ信号を発生する前に第２のリセット用ラ
ッチ信号を発生するように前記ラッチ信号発生回路に制
御信号を出力するリセット制御回路とを備えていること
を特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、リセット制御回路は、第２のリセット用ラッチ信号
を発生させる制御信号の出力時から第１のリセット用ラ
ッチ信号を発生させる制御信号の出力時までの時間が、
メモリーセルへの書き込みサイクルタイムより長くなる
ように構成されていることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4240301A JP2945804B2 (ja) | 1992-09-09 | 1992-09-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4240301A JP2945804B2 (ja) | 1992-09-09 | 1992-09-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0689593A JPH0689593A (ja) | 1994-03-29 |
| JP2945804B2 true JP2945804B2 (ja) | 1999-09-06 |
Family
ID=17057432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4240301A Expired - Fee Related JP2945804B2 (ja) | 1992-09-09 | 1992-09-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2945804B2 (ja) |
-
1992
- 1992-09-09 JP JP4240301A patent/JP2945804B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0689593A (ja) | 1994-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990608 |
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