JPH08279292A - マルチポートメモリ装置 - Google Patents
マルチポートメモリ装置Info
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- JPH08279292A JPH08279292A JP7078701A JP7870195A JPH08279292A JP H08279292 A JPH08279292 A JP H08279292A JP 7078701 A JP7078701 A JP 7078701A JP 7870195 A JP7870195 A JP 7870195A JP H08279292 A JPH08279292 A JP H08279292A
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Abstract
(57)【要約】
【構成】 クロック倍周装置１０３は、外部クロックＣ
ＬＫを倍周し、選択信号ＳＥＬ、ポートクロックＡＣＬ
ＫおよびＢＣＬＫを生成する。選択信号ＳＥＬによりポ
ートＡが選択された期間では、アドレスデコーダ１０２
はポートＡから入力されたアドレスをデコードし、対応
するデータがメモリアレイ１０４から読み出される。同
様にポートＢが選択された期間では、アドレスデコーダ
１０２はポートＢから入力されたアドレスをデコード
し、対応するデータがメモリアレイ１０４から読み出さ
れる。出力データセレクタ１０６を通して出力されたデ
ータは、ポートクロックＡＣＬＫおよびＢＣＬＫにより
保持される。 【効果】 外部からはＣＬＫに同期したマルチポートメ
モリとして動作し、アドレスデコーダを複数のポートで
共有化することが可能となる。
ＬＫを倍周し、選択信号ＳＥＬ、ポートクロックＡＣＬ
ＫおよびＢＣＬＫを生成する。選択信号ＳＥＬによりポ
ートＡが選択された期間では、アドレスデコーダ１０２
はポートＡから入力されたアドレスをデコードし、対応
するデータがメモリアレイ１０４から読み出される。同
様にポートＢが選択された期間では、アドレスデコーダ
１０２はポートＢから入力されたアドレスをデコード
し、対応するデータがメモリアレイ１０４から読み出さ
れる。出力データセレクタ１０６を通して出力されたデ
ータは、ポートクロックＡＣＬＫおよびＢＣＬＫにより
保持される。 【効果】 外部からはＣＬＫに同期したマルチポートメ
モリとして動作し、アドレスデコーダを複数のポートで
共有化することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路における
マルチポートメモリ装置に関するものである。
マルチポートメモリ装置に関するものである。
【０００２】
【従来の技術】近年の半導体集積回路装置においては、
同一タイミングで異なるアドレスのデータの読み出しあ
るいは書き込みを行なうために、多入力のアドレスポー
ト線を備えたいわゆるマルチポートメモリが使用され
る。
同一タイミングで異なるアドレスのデータの読み出しあ
るいは書き込みを行なうために、多入力のアドレスポー
ト線を備えたいわゆるマルチポートメモリが使用され
る。
【０００３】以下図面を参照しながら、上記した従来の
マルチポートメモリの一例について説明する。図３は従
来の２ポート構成のマルチポートメモリ装置のブロック
図を示すものである。図３において、３０１は入力され
たアドレスを外部クロックに同期して保持するためのフ
リップフロップである。３０２はアドレスデコーダであ
り、アドレス線から入力されたアドレスをデコードし
て、対応するワード線を駆動する。３０４はメモリアレ
イである。３０５はメモリアレイ３０４から出力される
データを外部クロックに同期して保持するためのフリッ
プフロップである。
マルチポートメモリの一例について説明する。図３は従
来の２ポート構成のマルチポートメモリ装置のブロック
図を示すものである。図３において、３０１は入力され
たアドレスを外部クロックに同期して保持するためのフ
リップフロップである。３０２はアドレスデコーダであ
り、アドレス線から入力されたアドレスをデコードし
て、対応するワード線を駆動する。３０４はメモリアレ
イである。３０５はメモリアレイ３０４から出力される
データを外部クロックに同期して保持するためのフリッ
プフロップである。
【０００４】以上のように構成されたマルチポートにつ
いて、以下その動作について説明する。図４は前述のよ
うに構成されたマルチポートメモリにおける動作を表す
タイミング図である。
いて、以下その動作について説明する。図４は前述のよ
うに構成されたマルチポートメモリにおける動作を表す
タイミング図である。
【０００５】ポートＡアドレス線ＡＤＡおよびポートＢ
アドレス線ＡＤＢから入力されたアドレスは、外部クロ
ックＣＬＫに同期して入力アドレス保持用フリップフロ
ップ３０１に保持される。アドレスデコーダ３０２は、
入力されたアドレスをデコードし、対応するワード線を
駆動する。ワード線により選択されたデータはメモリア
レイ３０４から出力され、外部クロックＣＬＫに同期し
て出力データ保持用フリップフロップ３０５に入力され
る。図４で示したように、第１サイクルで保持されたア
ドレスに対応するデータは第２サイクルでＤＯＡならび
にＤＯＢから出力される。
アドレス線ＡＤＢから入力されたアドレスは、外部クロ
ックＣＬＫに同期して入力アドレス保持用フリップフロ
ップ３０１に保持される。アドレスデコーダ３０２は、
入力されたアドレスをデコードし、対応するワード線を
駆動する。ワード線により選択されたデータはメモリア
レイ３０４から出力され、外部クロックＣＬＫに同期し
て出力データ保持用フリップフロップ３０５に入力され
る。図４で示したように、第１サイクルで保持されたア
ドレスに対応するデータは第２サイクルでＤＯＡならび
にＤＯＢから出力される。
【０００６】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、各アドレスポート線ＡＤＡ、ＡＤＢに対
しそれぞれ一つのアドレスデコーダが必要であり、アド
レスのポート数が増えるにしたがってアドレスデコーダ
の数も増えるため、多入力のマルチポートメモリではメ
モリアレイの面積よりもアドレスデコーダの面積が大き
くなることとなり、ＬＳＩのコストが増加するという問
題点を有していた。
うな構成では、各アドレスポート線ＡＤＡ、ＡＤＢに対
しそれぞれ一つのアドレスデコーダが必要であり、アド
レスのポート数が増えるにしたがってアドレスデコーダ
の数も増えるため、多入力のマルチポートメモリではメ
モリアレイの面積よりもアドレスデコーダの面積が大き
くなることとなり、ＬＳＩのコストが増加するという問
題点を有していた。
【０００７】本発明は上記問題点に鑑み、アドレス線の
ポート数が増加してもアドレスデコーダの増加しないメ
モリ装置を提供するものである。
ポート数が増加してもアドレスデコーダの増加しないメ
モリ装置を提供するものである。
【０００８】
【課題を解決するための手段】上記問題点を解決するた
めに本発明におけるメモリ装置は、第１のアドレス入力
線と、この第１のアドレス入力線から入力されたアドレ
スを外部クロックに同期して保持するアドレス保持回路
を有する第１のアドレスポートと、第２のアドレス入力
線と、この第２のアドレス入力線から入力されたアドレ
スを外部クロックに同期して保持するアドレス保持回路
を有する第２のアドレスポートと、前記外部クロックか
らｎ倍周したｎ倍周クロック（ｎ≧２の自然数）と第
１、第２の選択信号を生成し、このｎ倍周クロックと第
１、第２の選択信号から第１、第２の内部クロックを生
成するクロック倍周装置と、前記第１の選択信号を用い
て第１、第２のアドレス保持回路から出力されたアドレ
スを選択するアドレス選択回路と、前記選択回路で選択
されたアドレスをデコードするアドレスデコーダ装置
と、データを記憶するメモリセルアレイと、前記第１の
アドレスポートに対応し、第１の内部クロックに基づい
てデータを保持する第１のデータ保持回路を有する第１
のデータポートと、前記第２のアドレスポートに対応
し、第２の内部クロックに基づいてデータを保持する第
２のデータ保持回路を有する第２のデータポートと、前
記第２の選択信号を用いて前記メモリセルアレイから読
み出されたデータを前記第１、第２のデータ保持回路の
何れかに入力するかを選択するか、または前記第２の選
択信号を用いて前記第１、第２のデータ保持回路から出
力されるデータの何れかを選択して前記メモリセルアレ
イに出力するデータ選択回路とを備え、前記第１の選択
信号により第１のアドレスポートが選択された期間で
は、第１の内部クロックを用いて第１のデータポートか
らデータの読み出しあるいは書き込みを行ない、前記第
１の選択信号により第２のアドレスポートが選択された
期間では、第２の内部クロックを用いて第２のデータポ
ートからの読み出しあるいは書き込みを行なうことを特
徴とするものである。
めに本発明におけるメモリ装置は、第１のアドレス入力
線と、この第１のアドレス入力線から入力されたアドレ
スを外部クロックに同期して保持するアドレス保持回路
を有する第１のアドレスポートと、第２のアドレス入力
線と、この第２のアドレス入力線から入力されたアドレ
スを外部クロックに同期して保持するアドレス保持回路
を有する第２のアドレスポートと、前記外部クロックか
らｎ倍周したｎ倍周クロック（ｎ≧２の自然数）と第
１、第２の選択信号を生成し、このｎ倍周クロックと第
１、第２の選択信号から第１、第２の内部クロックを生
成するクロック倍周装置と、前記第１の選択信号を用い
て第１、第２のアドレス保持回路から出力されたアドレ
スを選択するアドレス選択回路と、前記選択回路で選択
されたアドレスをデコードするアドレスデコーダ装置
と、データを記憶するメモリセルアレイと、前記第１の
アドレスポートに対応し、第１の内部クロックに基づい
てデータを保持する第１のデータ保持回路を有する第１
のデータポートと、前記第２のアドレスポートに対応
し、第２の内部クロックに基づいてデータを保持する第
２のデータ保持回路を有する第２のデータポートと、前
記第２の選択信号を用いて前記メモリセルアレイから読
み出されたデータを前記第１、第２のデータ保持回路の
何れかに入力するかを選択するか、または前記第２の選
択信号を用いて前記第１、第２のデータ保持回路から出
力されるデータの何れかを選択して前記メモリセルアレ
イに出力するデータ選択回路とを備え、前記第１の選択
信号により第１のアドレスポートが選択された期間で
は、第１の内部クロックを用いて第１のデータポートか
らデータの読み出しあるいは書き込みを行ない、前記第
１の選択信号により第２のアドレスポートが選択された
期間では、第２の内部クロックを用いて第２のデータポ
ートからの読み出しあるいは書き込みを行なうことを特
徴とするものである。
【０００９】
【作用】本発明は上記した構成によって、クロック倍周
装置により外部クロックをｎ倍周したｎ倍周クロックと
第１、第２の選択信号を生成し、このｎ倍周クロックと
第１、第２の選択信号から第１、第２の内部クロックを
生成する。第１の選択信号により第１のアドレスポート
が選択された期間では、第１の内部クロックを用いて第
１のデータポートからデータの読み出しあるいは書き込
みを行ない、第１の選択信号により第２のアドレスポー
トが選択された期間では、第２の内部クロックを用いて
第２のデータポートからの読み出しあるいは書き込みを
行なう。出力データは外部クロックに同期して出力さ
れ、外部からは完全なマルチポートメモリとして動作す
る。
装置により外部クロックをｎ倍周したｎ倍周クロックと
第１、第２の選択信号を生成し、このｎ倍周クロックと
第１、第２の選択信号から第１、第２の内部クロックを
生成する。第１の選択信号により第１のアドレスポート
が選択された期間では、第１の内部クロックを用いて第
１のデータポートからデータの読み出しあるいは書き込
みを行ない、第１の選択信号により第２のアドレスポー
トが選択された期間では、第２の内部クロックを用いて
第２のデータポートからの読み出しあるいは書き込みを
行なう。出力データは外部クロックに同期して出力さ
れ、外部からは完全なマルチポートメモリとして動作す
る。
【００１０】
【実施例】以下本発明の一実施例のマルチポートメモリ
装置について、図面を参照しながら説明する。図１は本
発明の実施例における２ポート構成のマルチポートメモ
リ装置のブロック図を示すものである。
装置について、図面を参照しながら説明する。図１は本
発明の実施例における２ポート構成のマルチポートメモ
リ装置のブロック図を示すものである。
【００１１】図１において、１０１は入力されたポート
Ａアドレス線ＡＤＡおよびポートＢアドレス線ＡＤＢを
外部クロックＣＬＫに同期して保持するためのフリップ
フロップであり、アドレスデコーダ１０２は入力された
アドレスをデコードし、選択されたワード線を駆動す
る。
Ａアドレス線ＡＤＡおよびポートＢアドレス線ＡＤＢを
外部クロックＣＬＫに同期して保持するためのフリップ
フロップであり、アドレスデコーダ１０２は入力された
アドレスをデコードし、選択されたワード線を駆動す
る。
【００１２】クロック倍周回路１０３は入力された外部
クロックＣＬＫをｎ倍周（ｎ≧２の自然数、本実施例で
は２倍周）した内部クロックと選択信号ＳＥＬを生成
し、この２倍周した２倍周クロックと選択信号ＳＥＬか
ら内部クロックＡＣＬＫおよびＢＣＬＫを出力する。入
力アドレスセレクタ１０５は選択信号ＳＥＬによりアド
レスデコーダ１０２に入力されるアドレスを選択する。
クロックＣＬＫをｎ倍周（ｎ≧２の自然数、本実施例で
は２倍周）した内部クロックと選択信号ＳＥＬを生成
し、この２倍周した２倍周クロックと選択信号ＳＥＬか
ら内部クロックＡＣＬＫおよびＢＣＬＫを出力する。入
力アドレスセレクタ１０５は選択信号ＳＥＬによりアド
レスデコーダ１０２に入力されるアドレスを選択する。
【００１３】また出力データセレクタ１０６は、選択信
号ＳＥＬにより内部データ保持用フリップフロップ１０
７に入力されるデータを選択する。出力データ保持用フ
リップフロップ１０８は外部クロックＣＬＫに同期して
出力データＩＤＯＡおよびＩＤＯＢを保持し、ポートＡ
出力データ線ＤＯＡおよびポートＢ出力線ＤＯＢに出力
する。
号ＳＥＬにより内部データ保持用フリップフロップ１０
７に入力されるデータを選択する。出力データ保持用フ
リップフロップ１０８は外部クロックＣＬＫに同期して
出力データＩＤＯＡおよびＩＤＯＢを保持し、ポートＡ
出力データ線ＤＯＡおよびポートＢ出力線ＤＯＢに出力
する。
【００１４】以上のように構成されたマルチポートメモ
リ装置について、以下図１及び図２を用いてその動作を
説明する。図２は図１で示したマルチポートメモリ装置
の動作を表したタイミング図である。
リ装置について、以下図１及び図２を用いてその動作を
説明する。図２は図１で示したマルチポートメモリ装置
の動作を表したタイミング図である。
【００１５】図２に示したように、外部クロックＣＬＫ
を入力されたクロック倍周回路１０３は、外部クロック
ＣＬＫを倍周して２倍周クロックＩＣＬＫを生成する。
選択信号ＳＥＬは外部クロックＣＬＫに同期して生成さ
れ、外部クロックＣＬＫがＨＩＧＨの期間ではポートＡ
を、ＬＯＷの期間ではポートＢを選択する信号を出力す
る。またポートクロックＡＣＬＫおよびＢＣＬＫは、２
倍周クロックＩＣＬＫと選択信号ＳＥＬの論理積で生成
される。
を入力されたクロック倍周回路１０３は、外部クロック
ＣＬＫを倍周して２倍周クロックＩＣＬＫを生成する。
選択信号ＳＥＬは外部クロックＣＬＫに同期して生成さ
れ、外部クロックＣＬＫがＨＩＧＨの期間ではポートＡ
を、ＬＯＷの期間ではポートＢを選択する信号を出力す
る。またポートクロックＡＣＬＫおよびＢＣＬＫは、２
倍周クロックＩＣＬＫと選択信号ＳＥＬの論理積で生成
される。
【００１６】選択信号ＳＥＬによりアドレスポートＡが
選択された期間では、アドレスデコーダ１０２はポート
Ａから入力されたアドレスをデコードし、対応するワー
ド線を駆動してメモリアレイ１０４からデータを読み出
す。メモリアレイ１０４から出力されたデータは、出力
データセレクタ１０６を通して内部データ保持用ラッチ
１０７に入力される。内部データ保持用ラッチ１０７は
ＡポートクロックＡＣＬＫがＨＩＧＨの期間これを保持
する。
選択された期間では、アドレスデコーダ１０２はポート
Ａから入力されたアドレスをデコードし、対応するワー
ド線を駆動してメモリアレイ１０４からデータを読み出
す。メモリアレイ１０４から出力されたデータは、出力
データセレクタ１０６を通して内部データ保持用ラッチ
１０７に入力される。内部データ保持用ラッチ１０７は
ＡポートクロックＡＣＬＫがＨＩＧＨの期間これを保持
する。
【００１７】同様に選択信号ＳＥＬによりアドレスポー
トＢが選択された期間では、アドレスデコーダ１０２は
ポートＢから入力されたアドレスをデコードし、対応す
るワード線を駆動してメモリアレイ１０４からデータを
読み出す。メモリアレイ１０４から出力されたデータ
は、出力データセレクタ１０６を通して内部データ保持
用ラッチ１０７に入力される。内部データ保持用ラッチ
１０７はＢポートクロックＢＣＬＫがＨＩＧＨの期間こ
れを保持する。
トＢが選択された期間では、アドレスデコーダ１０２は
ポートＢから入力されたアドレスをデコードし、対応す
るワード線を駆動してメモリアレイ１０４からデータを
読み出す。メモリアレイ１０４から出力されたデータ
は、出力データセレクタ１０６を通して内部データ保持
用ラッチ１０７に入力される。内部データ保持用ラッチ
１０７はＢポートクロックＢＣＬＫがＨＩＧＨの期間こ
れを保持する。
【００１８】出力データ保持用フリップフロップ１０８
は外部クロックＣＬＫに同期して、内部出力データＩＤ
ＯＡおよびＩＤＯＢを保持する。
は外部クロックＣＬＫに同期して、内部出力データＩＤ
ＯＡおよびＩＤＯＢを保持する。
【００１９】以上のように本実施例によれば、メモリ装
置の外部からは外部クロックＣＬＫに同期した２ポート
メモリとして動作する。本実施例ではデータの読み出し
動作について説明したが、書き込み動作についても同様
である。
置の外部からは外部クロックＣＬＫに同期した２ポート
メモリとして動作する。本実施例ではデータの読み出し
動作について説明したが、書き込み動作についても同様
である。
【００２０】以上説明したように、マルチポートメモリ
装置にクロック倍周装置を設けることにより、アドレス
デコーダを２つのポートで共有化することができる。
装置にクロック倍周装置を設けることにより、アドレス
デコーダを２つのポートで共有化することができる。
【００２１】なお、第１の実施例においては、２ポート
構成のマルチポートメモリとしたが、さらに多数のポー
トを備えた構成でもよい。この場合は、クロック倍周装
置によってポート数に等しいｎ倍周クロック及び選択信
号を生成し、このｎ倍周クロック及び選択信号を用い
て、必要な内部クロックを生成する必要がある。
構成のマルチポートメモリとしたが、さらに多数のポー
トを備えた構成でもよい。この場合は、クロック倍周装
置によってポート数に等しいｎ倍周クロック及び選択信
号を生成し、このｎ倍周クロック及び選択信号を用い
て、必要な内部クロックを生成する必要がある。
【００２２】
【発明の効果】以上のように本発明におけるマルチポー
トメモリ装置は、クロック倍周装置を設けることによ
り、アドレスデコーダを共有化することができ、マルチ
ポートメモリ装置のハードウエアを削減する効果があ
る。
トメモリ装置は、クロック倍周装置を設けることによ
り、アドレスデコーダを共有化することができ、マルチ
ポートメモリ装置のハードウエアを削減する効果があ
る。
【図１】本発明の第１の実施例におけるマルチポートメ
モリ装置のブロック図
モリ装置のブロック図
【図２】同実施例における動作説明のためのタイミング
図
図
【図３】従来のマルチポートメモリ装置のブロック図
【図４】従来のマルチポートメモリ装置のタイミング図
１０１、３０１ 入力アドレス保持用フリップフロップ １０２、３０２ アドレスデコーダ １０３ クロック倍周装置 １０４、３０４ メモリアレイ １０５ 入力アドレスセレクタ １０６ 出力データセレクタ １０７ 内部データ保持用ラッチ １０８、３０５ 出力データ保持用フリップフロップ
Claims (1)
- 【請求項１】第１のアドレス入力線と、この第１のアド
レス入力線から入力されたアドレスを外部クロックに同
期して保持するアドレス保持回路を有する第１のアドレ
スポートと、 第２のアドレス入力線と、この第２のアドレス入力線か
ら入力されたアドレスを外部クロックに同期して保持す
るアドレス保持回路を有する第２のアドレスポートと、 前記外部クロックからｎ倍周したｎ倍周クロック（ｎ≧
２の自然数）と第１、第２の選択信号を生成し、このｎ
倍周クロックと第１、第２の選択信号から第１、第２の
内部クロックを生成するクロック倍周装置と、 前記第１の選択信号を用いて第１、第２のアドレス保持
回路から出力されたアドレスを選択するアドレス選択回
路と、 前記選択回路で選択されたアドレスをデコードするアド
レスデコーダ装置と、 データを記憶するメモリセルアレイと、 前記第１のアドレスポートに対応し、第１の内部クロッ
クに基づいてデータを保持する第１のデータ保持回路を
有する第１のデータポートと、 前記第２のアドレスポートに対応し、第２の内部クロッ
クに基づいてデータを保持する第２のデータ保持回路を
有する第２のデータポートと、 前記第２の選択信号を用いて前記メモリセルアレイから
読み出されたデータを前記第１、第２のデータ保持回路
の何れかに入力するかを選択するか、または前記第２の
選択信号を用いて前記第１、第２のデータ保持回路から
出力されるデータの何れかを選択して前記メモリセルア
レイに出力するデータ選択回路とを備え、 前記第１の選択信号により第１のアドレスポートが選択
された期間では、第１の内部クロックを用いて第１のデ
ータポートからデータの読み出しあるいは書き込みを行
ない、前記第１の選択信号により第２のアドレスポート
が選択された期間では、第２の内部クロックを用いて第
２のデータポートからの読み出しあるいは書き込みを行
なうことを特徴とするマルチポートメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7078701A JPH08279292A (ja) | 1995-04-04 | 1995-04-04 | マルチポートメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7078701A JPH08279292A (ja) | 1995-04-04 | 1995-04-04 | マルチポートメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08279292A true JPH08279292A (ja) | 1996-10-22 |
Family
ID=13669181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7078701A Pending JPH08279292A (ja) | 1995-04-04 | 1995-04-04 | マルチポートメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08279292A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11232877A (ja) * | 1997-07-29 | 1999-08-27 | Motorola Inc | パイプライン化デュアルポート集積回路メモリ |
| JP2000030460A (ja) * | 1998-06-23 | 2000-01-28 | Motorola Inc | パイプラインド・デュアル・ポ―ト集積回路メモリ |
| JP2006139897A (ja) * | 2004-11-10 | 2006-06-01 | Samsung Electronics Co Ltd | メモリ装置及びメモリ装置の動作方法 |
| JP2006252656A (ja) * | 2005-03-10 | 2006-09-21 | Nec Electronics Corp | マルチポートメモリ装置 |
| JP2009193613A (ja) * | 2008-02-12 | 2009-08-27 | Nec Electronics Corp | 半導体集積回路の設計方法、半導体集積回路の設計プログラム、及び半導体集積回路 |
| JP2016152523A (ja) * | 2015-02-18 | 2016-08-22 | 太陽誘電株式会社 | 再構成可能な論理デバイス |
| CN107481747A (zh) * | 2016-06-08 | 2017-12-15 | 瑞萨电子株式会社 | 多端口存储器、存储宏和半导体器件 |
-
1995
- 1995-04-04 JP JP7078701A patent/JPH08279292A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11232877A (ja) * | 1997-07-29 | 1999-08-27 | Motorola Inc | パイプライン化デュアルポート集積回路メモリ |
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| JP4685997B2 (ja) * | 1998-06-23 | 2011-05-18 | フリースケール セミコンダクター インコーポレイテッド | パイプラインド・デュアル・ポート集積回路メモリ |
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| JP2009193613A (ja) * | 2008-02-12 | 2009-08-27 | Nec Electronics Corp | 半導体集積回路の設計方法、半導体集積回路の設計プログラム、及び半導体集積回路 |
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| CN107481747B (zh) * | 2016-06-08 | 2023-06-06 | 瑞萨电子株式会社 | 多端口存储器、存储宏和半导体器件 |
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