JPH09320271A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】より高いクロック周波数にて動作する半導体記
憶装置を提供する。 【解決手段】制御回路３３はイネーブル信号ＥＮバーが
入力された状態で、クロックＣＫ１が入力されると、ク
ロックＣＫ１を２分周したクロックＣＫ１１，ＣＫ１２
をロウ選択回路３４，３５に出力する。メモリセルアレ
イ３１は多数のメモリセルを備え、メモリセルには２つ
のワード線が接続されるとともに、２対のビット線対が
接続されている。メモリセルへのデータの書き込み時又
は読み出し時において、２つのワード線の一方のワード
線が選択されるとともに、２対のビット線対の一方のビ
ット線対が選択されて各メモリセルへのデータの書き込
み又は読み出しが行われる。第１及び第２のロウ選択回
路３４，３５はアドレス信号ＡＤに基づいてメモリセル
アレイ３１の異なるワード線を選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
する。近年、電子機器の高速化が進められている。これ
に伴い、電子機器を構成するシステムのクロック周波数
を高くすることが要求されている。このため、電子機器
に搭載される半導体記憶装置等の回路はより高いクロッ
ク周波数で動作する必要がある。

【０００２】

【従来の技術】図１２は従来のスタティックＲＡＭ（Ｓ
ＲＡＭ）１０を示す。このＳＲＡＭ１０はパイプライン
方式のＲＡＭである。ラッチ１２には外部からのイネー
ブル信号ＥＮバーが供給されるとともに、クロックＣＫ
０が供給されている。クロックＣＫ０の周期はＴ０であ
る。ラッチ１２はクロックＣＫ０の立ち上がりエッジに
基づいてイネーブル信号ＥＮバーを保持し、保持したイ
ネーブル信号ＥＮバーを制御回路１３に出力する。

【０００３】制御回路１３はクロックＣＫ０を入力する
とともに、ラッチ１２から出力される信号を入力する。
制御回路１３はラッチ１２からイネーブル信号ＥＮバー
が入力された状態で、クロックＣＫ０が入力されると、
ロウ選択回路１４にクロックＣＫ０を出力するととも
に、入出力アンプ部１５に活性化信号を出力する。

【０００４】メモリセルアレイ１１は多数のメモリセル
Ｃ０と、複数（図１２では２つのみ図示）のワード線Ｗ
Ｌと、複数対（図１２では２対のみ図示）のビット線対
ＢＬ，ＢＬバーとを備えている。各ワード線と各ビット
線対との間にメモリセルＣ０が接続されている。データ
の書き込み時又は読み出し時において、いずれか一つの
ワード線が選択されるとともに、いずれか一対のビット
線対が選択されると、その選択されたワード線及びビッ
ト線対に接続されているメモリセルＣ０がアクセスされ
てデータの書き込み又はデータの読み出しが行われる。

【０００５】メモリセルアレイ１１の複数のワード線Ｗ
Ｌにはロウ選択回路１４が接続されている。ロウ選択回
路１４は、第１及び第２のラッチ２１，２３、アドレス
デコーダ２２、及びロウデコーダ２４備える。第１のラ
ッチ２１は、外部から供給されるアドレス信号ＡＤを制
御回路１３から出力されるクロックＣＫ０の立ち下がり
エッジに基づいて保持してアドレスデコーダ２２に出力
する。アドレスデコーダ２２はアドレス信号ＡＤをプリ
デコード信号にデコードして第２のラッチ２３に出力す
る。第２のラッチ２３はアドレスデコーダ２２から出力
されるプリデコード信号を制御回路１３から出力される
クロックＣＫ０の立ち上がりエッジに基づいて保持して
ロウデコーダ２４に出力する。ロウデコーダ２４は第２
のラッチ２３から入力したプリデコード信号をワード線
選択信号にデコードし、メモリセルアレイ１１のいずれ
か一つのワード線を選択する。

【０００６】メモリセルアレイ１１の各ビット線対Ｂ
Ｌ，ＢＬバーにはライトアンプ及びセンスアンプを備え
た入出力アンプ部１５が接続され、各入出力アンプ部１
５には入力ラッチ１６及び出力ラッチ１７が接続されて
いる。入出力アンプ部１５のライトアンプは制御回路１
３から出力される活性化信号に基づいて活性化される
と、入力ラッチ１６から入力したデータを対応するビッ
ト線対を介して選択されたメモリセルＣ０に書き込む。
また、入出力アンプ部１５のセンスアンプは制御回路１
３から出力される活性化信号に基づいて活性化される
と、対応するビット線対のデータを増幅して出力ラッチ
１７に出力する。

【０００７】入力ラッチ１６はクロックＣＫ０を入力し
ており、入力ラッチ１６は入力端子１８を介して外部か
ら供給されるデータをクロックＣＫ０の立ち上がりエッ
ジに基づいて保持して入出力アンプ部１５に出力する。
出力ラッチ１７はクロックＣＫ０を入力しており、入出
力アンプ部１５から出力されるデータをクロックＣＫ０
の立ち上がりエッジに基づいて保持して出力端子１９を
介して外部に出力する。

【０００８】上記のように構成されたＳＲＡＭ１０の動
作を図１３に従って説明する。図１３（ａ）はデータの
読み出し時の作用を示す。クロックＣＫ０のパルスの立
ち上がりエッジに基づいてイネーブル信号ＥＮバーがラ
ッチ１２に保持されて制御回路１３に出力される。する
と、制御回路１３からクロックＣＫ０のパルスがロウ選
択回路１４に出力されるとともに、制御回路１３から活
性化信号が入出力アンプ部１５に出力される。

【０００９】そして、クロックＣＫ０の次のパルスの立
ち下がりエッジに基づいてアドレス信号ＡＤが第１のラ
ッチ２１に保持されて出力される。アドレス信号ＡＤは
アドレスデコーダ２２によってプリデコード信号にデコ
ードされる。

【００１０】アドレスデコーダ２２のプリデコード信号
はクロックＣＫ０のさらに次のパルスの立ち上がりエッ
ジに基づいて第２のラッチ２３に保持されてロウデコー
ダ２４に出力される。ロウデコーダ２４によってプリデ
コード信号はワード線選択信号にデコードされ、メモリ
セルアレイ１１の所定のワード線が選択され、該ワード
線に接続されているメモリセルＣ０のデータがビット線
対に読み出される。このとき、制御回路１３の活性化信
号に基づいて入出力アンプ部１５のセンスアンプが活性
化され、対応するビット線対のデータが増幅されて出力
ラッチ１７に出力される。このクロックＣＫ０のパルス
の立ち下がりエッジに基づいて新たなアドレス信号ＡＤ
が第１のラッチ２１に保持され、アドレス信号ＡＤはア
ドレスデコーダ２２によって新たなプリデコード信号に
デコードされる。このときには、第２のラッチ２３には
新たなプリデコード信号は保持されない。

【００１１】そして、クロックＣＫ０の次のパルスの立
ち上がりエッジに基づいて入出力アンプ部１５の出力デ
ータは出力ラッチ１７に保持されて出力端子１９を介し
て外部に出力される。このとき、新たなプリデコード信
号はクロックＣＫ０のパルスの立ち上がりエッジに基づ
いて第２のラッチ２３に保持され、ロウデコーダ２４に
よって新たなワード線選択信号にデコードされ、メモリ
セルアレイ１１の所定のワード線が選択される。選択さ
れたワード線に接続されているメモリセルＣ０のデータ
がビット線対に読み出されて入出力アンプ部１５によっ
て増幅される。

【００１２】新たな読み出しデータはクロックＣＫ０の
さらに次のパルスの立ち上がりエッジに基づいて出力ラ
ッチ１７に保持されて出力端子１９を介して外部に出力
される。以後、前記と同様にしてクロックＣＫ０のパル
スの立ち下がりエッジに基づいて新たなアドレス信号Ａ
Ｄが第１のラッチ２１に保持され、新たなプリデコード
信号はクロックＣＫ０のパルスの立ち上がりエッジに基
づいて第２のラッチ２３に保持されてロウデコーダ２４
によってワード線選択信号にデコードされるとともに、
このワード線選択信号に対応するワード線に接続されて
いるメモリセルＣ０の新たなデータが出力ラッチ１７に
保持されて出力端子１９を介して外部に出力される。す
なわち、読み出しデータが出力され始めると、クロック
ＣＫ０の各パルスに基づいてアドレス信号ＡＤに対応す
る読み出しデータが順次出力される。

【００１３】図１３（ｂ）はＳＲＡＭ１０へのデータの
書き込み時の作用を示す。入力端子１８を介して供給さ
れる書き込みデータはクロックＣＫ０のパルスの立ち上
がりエッジに基づいて入力ラッチ１６に保持されて入出
力アンプ部１５に出力される。また、クロックＣＫ０の
パルスの立ち上がりエッジに基づいてイネーブル信号Ｅ
Ｎバーがラッチ１２に保持されて制御回路１３に出力さ
れる。すると、制御回路１３からクロックＣＫ０のパル
スがロウ選択回路１４に出力されるとともに、制御回路
１３から活性化信号が入出力アンプ部１５に出力され
る。制御回路１３の活性化信号に基づいて入出力アンプ
部１５のライトアンプが活性化され、書き込みデータが
増幅されて対応するビット線対に出力される。

【００１４】そして、クロックＣＫ０の次のパルスの立
ち下がりエッジに基づいてアドレス信号ＡＤが第１のラ
ッチ２１に保持されて出力される。アドレス信号ＡＤは
アドレスデコーダ２２によってプリデコード信号にデコ
ードされる。

【００１５】アドレスデコーダ２２のプリデコード信号
はクロックＣＫ０のさらに次のパルスの立ち上がりエッ
ジに基づいて第２のラッチ２３に保持されてロウデコー
ダ２４に出力される。プリデコード信号はロウデコーダ
２４によってワード線選択信号にデコードされ、メモリ
セルアレイ１１の所定のワード線が選択され、選択され
たワード線に接続されているメモリセルＣ０に書き込み
データが書き込まれる。このクロックＣＫ０のパルスの
立ち下がりエッジに基づいて新たなアドレス信号ＡＤが
第１のラッチ２１に保持され、アドレス信号ＡＤはアド
レスデコーダ２２によって新たなプリデコード信号にデ
コードされる。このときには、第２のラッチ２３には新
たなプリデコード信号は保持されない。

【００１６】そして、入力端子１８を介して供給される
新たな書き込みデータはクロックＣＫ０の次のパルスの
立ち上がりエッジに基づいて入力ラッチ１６に保持され
て入出力アンプ部１５に出力される。このとき、新たな
プリデコード信号はクロックＣＫ０のパルスの立ち上が
りエッジに基づいて第２のラッチ２３に保持され、ロウ
デコーダ２４によって新たなワード線選択信号にデコー
ドされ、メモリセルアレイ１１の所定のワード線が選択
される。選択されたワード線に接続されているメモリセ
ルＣ０に新たな書き込みデータが書き込まれる。

【００１７】以後、前記と同様にしてクロックＣＫ０の
パルスの立ち下がりエッジに基づいて新たなアドレス信
号ＡＤが第１のラッチ２１に保持され、クロックＣＫ０
のパルスの立ち上がりエッジに基づいて新たな書き込み
データが入力ラッチ１６に保持されるとともに、新たな
プリデコード信号はクロックＣＫ０のパルスの立ち上が
りエッジに基づいて第２のラッチ２３に保持されてロウ
デコーダ２４によってワード線選択信号にデコードされ
る。このワード線選択信号に対応するワード線に接続さ
れているメモリセルＣ０に新たな書き込みデータが書き
込まれる。すなわち、メモリセルＣ０へのデータの書き
込みが開始されると、クロックＣＫ０の各パルスに基づ
いてアドレス信号ＡＤに対応するメモリセルＣ０に書き
込みデータが順次書き込まれる。

【００１８】

【発明が解決しようとする課題】ところが、上記のよう
に構成されたＳＲＡＭ１０では、アドレスデコーダ２
２、ロウデコーダ２４及び入出力アンプ部１５の動作に
は所定の時間が必要である。そのため、クロックＣＫ０
の周期Ｔ０を短くして、すなわちクロックＣＫ０の周波
数を高くしてＳＲＡＭ１０の動作速度を高速化しようと
しても、クロックＣＫ０の動作周波数には限界がある。
ＳＲＡＭ１０をそれ以上の周波数のクロックＣＫ０にて
動作させようとすると、メモリセルアレイ１１中にレジ
スタを挿入しなければならない。しかしながら、メモリ
セルへのデータの書き込み又はメモリセルからのデータ
の読み出しには中間電位を使用するため、メモリセルア
レイ１１中にレジスタを挿入することはできなかった。

【００１９】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、より高いクロック周波
数にて動作させることができる半導体記憶装置を提供す
ることにある。

【００２０】

【課題を解決するための手段】上記の目的を達成するた
め、本発明は、多数のメモリセルを備えたメモリセルア
レイと、アドレス信号に基づいて所定のメモリセルを選
択するための選択回路と、１つのポートを備えかつ前記
選択回路によって選択されたメモリセルに対するデータ
の書き込み及び読み出しを行う入出力回路とを備えた半
導体記憶装置において、メモリセルは複数のポートを備
え、入出力回路は、メモリセルの複数のポートに対応し
かつ該メモリセルに対するデータの書き込み又は読み出
しのための複数の書き込み又は読み出しのための系統
と、複数の系統のいずれか１つを前記入出力回路のポー
トに接続するための切換回路とを備え、アドレス信号に
対して複数の選択回路を設けた。

【００２１】（作用）本発明では、複数の選択回路によ
ってアドレス信号に基づいて異なるメモリセルが選択さ
れ、切換回路によって書き込みのための複数の系統のい
ずれか１つが入出力回路のポートに接続されて複数の系
統に書き込みデータが供給されるため、複数のメモリセ
ルへのデータが書き込みが高速で行われる。また、複数
の選択回路によってアドレス信号に基づいて異なるメモ
リセルが選択されて選択されたメモリセルのデータが複
数の読み出しのための系統に出力される。切換回路によ
って複数の系統のいずれか１つが入出力回路のポートに
接続されるため、複数のメモリセルからのデータの読み
出しが高速で行われる。

【００２２】

【発明の実施の形態】

［第１の実施の形態］以下、本発明の第１の実施の形態
を図１〜３に従って説明する。

【００２３】図１は本形態における半導体記憶装置とし
てのＳＲＡＭ３０を示し、ＳＲＡＭ３０はメモリセルア
レイ３１、制御信号用ラッチ３２、制御回路３３、第１
及び第２のロウ選択回路３４，３５及び複数（図１では
２つのみ図示）の入出力回路３６を備えている。制御信
号用ラッチ３２には外部からのイネーブル信号ＥＮバー
が供給されるとともに、図３に示すクロックＣＫ１が供
給されている。クロックＣＫ１の周期はＴ０／２であ
り、図１２に示したＳＲＡＭ１０のクロックＣＫ０の周
期Ｔ０の２分の１である。

【００２４】制御信号用ラッチ３２はクロックＣＫ１の
立ち上がりエッジに基づいてイネーブル信号ＥＮバーを
保持し、保持したイネーブル信号ＥＮバーを制御回路３
３に出力する。

【００２５】制御回路３３はクロックＣＫ１を入力する
とともに、制御信号用ラッチ３２から出力される信号を
入力する。制御信号用ラッチ３２からイネーブル信号Ｅ
Ｎバーが制御回路３３に入力された状態で、クロックＣ
Ｋ１が制御回路３３に入力されると、制御回路３３はク
ロックＣＫ１を２分の１に分周したクロックＣＫ１１，
ＣＫ１２を第１及び第２のロウ選択回路３４，３５にそ
れぞれ出力する。クロックＣＫ１２の位相はクロックＣ
Ｋ１１の位相よりも周期Ｔ０／２だけ遅れている。

【００２６】また、制御回路３３は各入出力回路３６に
出力選択信号ＳＯ、入力選択信号ＳＩ、クロックＣＫ１
１，ＣＫ１２、センスアンプ活性化信号ＡＳ１，ＡＳ２
及びライトアンプ活性化信号ＡＷ１，ＡＷ２を出力す
る。出力選択信号ＳＯはクロックＣＫ１１，ＣＫ１２に
同期してＨレベルとＬレベルとが切り換えられる。入力
選択信号ＳＩもクロックＣＫ１１，ＣＫ１２に同期して
ＨレベルとＬレベルとが切り換えられる。センスアンプ
活性化信号ＡＳ１，ＡＳ２はクロックＣＫ１１，ＣＫ１
２に同期しており、ライトアンプ活性化信号ＡＷ１，Ａ
Ｗ２もクロックＣＫ１１，ＣＫ１２に同期している。

【００２７】図２に示すように、メモリセルアレイ３１
は多数のメモリセルＣ（図２では２つのメモリセルＣ
１，Ｃ２のみ図示）を備えている。各メモリセルＣには
２つのワード線ＷＬＡ，ＷＬＢが接続されている。図２
において、メモリセルＣ１にはワード線ＷＬＡ１，ＷＬ
Ｂ１が接続され、メモリセルＣ２にはワード線ＷＬＡ
２，ＷＬＢ２が接続されている。

【００２８】また、メモリセルＣ１，Ｃ２，・・・に対
して２対のビット線対ＢＬ１，ＢＬ１バー、ＢＬ２，Ｂ
Ｌ２バーが接続されている。本形態において、ワード線
ＷＬＡ（ＷＬＡ１，ＷＬＡ２，・・・）とビット線対Ｂ
Ｌ１，ＢＬ１バーとが対応し、ワード線ＷＬＢ（ＷＬＢ
１，ＷＬＢ２，・・・）とビット線対ＢＬ２，ＢＬ２バ
ーとが対応している。各メモリセルＣ（Ｃ１，Ｃ２，・
・・）へのデータの書き込み時又は読み出し時におい
て、２つのワード線の一方のワード線が選択されるとと
もに、２対のビット線対の一方のビット線対が選択され
て各メモリセルＣへのデータの書き込み又は各メモリセ
ルＣ（Ｃ１，Ｃ２，・・・）からのデータの読み出しが
行われる。

【００２９】メモリセルアレイ３１の複数のワード線Ｗ
ＬＡには第１のロウ選択回路３４が接続され、複数のワ
ード線ＷＬＢには第２のロウ選択回路３５が接続されて
いる。第１のロウ選択回路３４は、第１及び第２のラッ
チ４１，４３、アドレスデコーダ４２、及びロウデコー
ダ４４を備える。

【００３０】第１のラッチ４１は、外部から供給される
アドレス信号ＡＤを制御回路３３から供給されるクロッ
クＣＫ１１の立ち下がりエッジに基づいて保持してアド
レスデコーダ４２に出力する。アドレスデコーダ４２は
アドレス信号ＡＤをプリデコード信号にデコードして第
２のラッチ４３に出力する。第２のラッチ４３はアドレ
スデコーダ４２から出力されるプリデコード信号を制御
回路３３から供給されるクロックＣＫ１１の立ち上がり
エッジに基づいて保持してロウデコーダ４４に出力す
る。ロウデコーダ４４は第２のラッチ４３から入力した
プリデコード信号をワード線選択信号にデコードし、メ
モリセルアレイ３１のワード線ＷＬＡのいずれか一つを
選択する。

【００３１】第２のロウ選択回路３５は、第１及び第２
のラッチ４５，４７、アドレスデコーダ４６、及びロウ
デコーダ４８を備える。第１のラッチ４５は、外部から
供給されるアドレス信号ＡＤを制御回路３３から供給さ
れるクロックＣＫ１２の立ち下がりエッジに基づいて保
持してアドレスデコーダ４６に出力する。アドレスデコ
ーダ４６はアドレス信号ＡＤをプリデコード信号にデコ
ードして第２のラッチ４７に出力する。第２のラッチ４
７はアドレスデコーダ４６から出力されるプリデコード
信号を制御回路３３から供給されるクロックＣＫ１２の
立ち上がりエッジに基づいて保持してロウデコーダ４８
に出力する。ロウデコーダ４８は第２のラッチ４７から
入力したプリデコード信号をワード線選択信号にデコー
ドし、メモリセルアレイ３１のワード線ＷＬＢのいずれ
か一つを選択する。

【００３２】メモリセルアレイ３１のビット線対ＢＬ
１，ＢＬ１バー、ＢＬ２，ＢＬ２バーにそれぞれ入出力
回路３６が接続されている。入出力回路３６は、２つの
ライトアンプ５１，５５、２つのセンスアンプ５２，５
６、２つの入力ラッチ５３，５７、２つの出力ラッチ５
４，５８、入力セレクタ５９及び出力セレクタ６０を備
える。ライトアンプ５１及びセンスアンプ５２はビット
線対ＢＬ１，ＢＬ１バーに接続され、ライトアンプ５１
及びセンスアンプ５２には入力ラッチ５３及び出力ラッ
チ５４がそれぞれ接続されている。ライトアンプ５５及
びセンスアンプ５６はビット対ＢＬ２，ＢＬ２バーに接
続され、ライトアンプ５５及びセンスアンプ５６には入
力ラッチ５７及び出力ラッチ５８がそれぞれ接続されて
いる。

【００３３】ライトアンプ５１はライトアンプ活性化信
号ＡＷ１に基づいて活性化されて入力ラッチ５３から入
力したデータを対応するビット線対ＢＬ１，ＢＬ１バー
を介して選択されたメモリセルＣ（Ｃ１，Ｃ２，・・
・）に書き込む。また、センスアンプ５２はセンスアン
プ活性化信号ＡＳ１に基づいて活性化されて対応するビ
ット線対ＢＬ１，ＢＬ１バーのデータを増幅して出力ラ
ッチ５４に出力する。ライトアンプ５５はライトアンプ
活性化信号ＡＷ２に基づいて活性化されて入力ラッチ５
７から入力したデータを対応するビット線対ＢＬ２，Ｂ
Ｌ２バーを介して選択されたメモリセルＣ（Ｃ１，Ｃ
２，・・・）に書き込む。また、センスアンプ５６はセ
ンスアンプ活性化信号ＡＳ２に基づいて活性化されて対
応するビット線対ＢＬ２，ＢＬ２バーのデータを増幅し
て出力ラッチ５８に出力する。

【００３４】入力セレクタ５９は入力選択信号ＳＩを入
力しており、同信号ＳＩがＨレベルであると入力ラッチ
５３を選択し、信号ＳＩがＬレベルであると入力ラッチ
５７を選択する。そして、入力セレクタ５９は入力端子
６１を介して外部から供給されるデータをその選択した
入力ラッチに出力する。入力ラッチ５３は入力セレクタ
５９から供給されるデータをクロックＣＫ１１の立ち上
がりエッジに基づいて保持してライトアンプ５１に出力
し、入力ラッチ５７は入力セレクタ５９から供給される
データをクロックＣＫ１２の立ち上がりエッジに基づい
て保持してライトアンプ５５に出力する。

【００３５】出力ラッチ５４はセンスアンプ５２から出
力されるデータをクロックＣＫ１１の立ち上がりエッジ
に基づいて保持して出力セレクタ６０に出力し、出力ラ
ッチ５８はセンスアンプ５６から出力されるデータをク
ロックＣＫ１２の立ち上がりエッジに基づいて保持して
出力セレクタ６０に出力する。出力セレクタ６０は出力
選択信号ＳＯを入力しており、同信号ＳＯがＨレベルで
あると出力ラッチ５４を選択し、信号ＳＯがＬレベルで
あると出力ラッチ５８を選択する。そして、出力セレク
タ６０はその選択した出力ラッチのデータを出力端子６
２を介して外部に出力する。

【００３６】次に上記のように構成されたＳＲＡＭ３０
の動作を図３に従って説明する。図３（ａ）はＳＲＡＭ
３０からのデータの読み出し時の作用を示す。クロック
ＣＫ１のパルスの立ち上がりエッジに基づいてイネーブ
ル信号ＥＮバーが制御信号用ラッチ３２に保持されて制
御回路３３に出力される。すると、制御回路３３からク
ロックＣＫ１を２分の１に分周したクロックＣＫ１１，
ＣＫ１２のパルスが第１及び第２のロウ選択回路３４，
３５にそれぞれ出力されるとともに、制御回路３３から
出力選択信号ＳＯ、クロックＣＫ１１，ＣＫ１２、及び
センスアンプ活性化信号ＡＳ１，ＡＳ２が出力される。

【００３７】クロックＣＫ１１のパルスの立ち下がりエ
ッジに基づいて１つ目のアドレス信号ＡＤが第１のラッ
チ４１に保持されて出力される。このアドレス信号ＡＤ
はアドレスデコーダ４２によってプリデコード信号にデ
コードされる。クロックＣＫ１２のパルスの立ち下がり
エッジに基づいて２つ目のアドレス信号ＡＤが第１のラ
ッチ４５に保持されて出力される。２つ目のアドレス信
号ＡＤはアドレスデコーダ４６によってプリデコード信
号にデコードされる。

【００３８】アドレスデコーダ４２のプリデコード信号
はクロックＣＫ１１の次のパルスの立ち上がりエッジに
基づいて第２のラッチ４３に保持されてロウデコーダ４
４に出力される。ロウデコーダ４４によってプリデコー
ド信号はワード線選択信号にデコードされ、複数のワー
ド線ＷＬＡのいずれか一つ、例えばワード線ＷＬＡ１が
選択され、メモリセルＣ１のデータがビット線対ＢＬ
１，ＢＬ１バーに読み出される。このとき、センスアン
プ活性化信号ＡＳ１に基づいてセンスアンプ５２が活性
化され、対応するビット線対ＢＬ１，ＢＬ１バーのデー
タが増幅されて出力ラッチ５４に出力される。このクロ
ックＣＫ１１のパルスの立ち下がりエッジに基づいて３
つ目のアドレス信号ＡＤが第１のラッチ４１に保持さ
れ、アドレス信号ＡＤはアドレスデコーダ４２によって
新たなプリデコード信号にデコードされる。このときに
は、第２のラッチ４３には新たなプリデコード信号は保
持されない。そして、Ｈレベルの出力選択信号ＳＯに基
づいて出力セレクタ６０によって出力ラッチ５４が選択
され、出力ラッチ５４のデータが出力端子６２を介して
外部に出力される。

【００３９】アドレスデコーダ４６のプリデコード信号
はクロックＣＫ１２の次のパルスの立ち上がりエッジに
基づいて第２のラッチ４７に保持されてロウデコーダ４
８に出力される。ロウデコーダ４８によってプリデコー
ド信号はワード線選択信号にデコードされ、複数のワー
ド線ＷＬＢのいずれか一つ、例えばワード線ＷＬＢ２が
選択され、メモリセルＣ２のデータがビット線対ＢＬ
２，ＢＬ２バーに読み出される。このとき、センスアン
プ活性化信号ＡＳ２に基づいてセンスアンプ５６が活性
化され、対応するビット線対ＢＬ２，ＢＬ２バーのデー
タが増幅されて出力ラッチ５８に出力される。そして、
Ｌレベルの出力選択信号ＳＯに基づいて出力セレクタ６
０によって出力ラッチ５８が選択され、出力ラッチ５８
のデータが出力端子６２を介して外部に出力される。

【００４０】クロックＣＫ１１のさらに次のパルスの立
ち上がりエッジに基づいてアドレスデコーダ４２の新た
なプリデコード信号は第２のラッチ４３に保持され、ロ
ウデコーダ４４によって新たなワード線選択信号にデコ
ードされ、複数のワード線ＷＬＡのＷＬＡ２以外のいず
れか一つが選択される。選択されたワード線に接続され
ているメモリセルＣのデータがビット線対ＢＬ１，ＢＬ
１バーに読み出されてセンスアンプ５２によって増幅さ
れる。そして、出力セレクタ６０によって出力ラッチ５
４が選択され、出力ラッチ５４のデータが出力端子６２
を介して外部に出力される。

【００４１】すなわち、出力端子６２から読み出しデー
タが出力され始めると、クロックＣＫ１の各パルスに基
づいてアドレス信号ＡＤに対応する読み出しデータが順
次出力されることとなる。

【００４２】図３（ｂ）はＳＲＡＭ３０へのデータの書
き込み時の作用を示す。クロックＣＫ１のパルスの立ち
上がりエッジに基づいてイネーブル信号ＥＮバーが制御
信号ラッチ３２に保持されて制御回路３３に出力され
る。すると、制御回路３３からクロックＣＫ１１，ＣＫ
１２のパルスが第１及び第２のロウ選択回路３４，３５
にそれぞれ出力されるとともに、制御回路３３から入力
選択信号ＳＩ、クロックＣＫ１１，ＣＫ１２、及びライ
トアンプ活性化信号ＡＷ１，ＡＷ２が出力される。

【００４３】クロックＣＫ１１のパルスの立ち下がりエ
ッジに基づいて１つ目のアドレス信号ＡＤが第１のラッ
チ４１に保持されて出力される。このアドレス信号ＡＤ
はアドレスデコーダ４２によってプリデコード信号にデ
コードされる。クロックＣＫ１２のパルスの立ち下がり
エッジに基づいて２つ目のアドレス信号ＡＤが第１のラ
ッチ４５に保持されて出力される。２つ目のアドレス信
号ＡＤはアドレスデコーダ４６によってプリデコード信
号にデコードされる。

【００４４】クロックＣＫ１１に同期したＨレベルの入
力選択信号ＳＩに基づいて入力セレクタ５９によって入
力ラッチ５３が選択され、入力端子６１を介して供給さ
れる１つ目の書き込みデータは入力ラッチ５３に出力さ
れる。この書き込みデータはクロックＣＫ１１のパルス
の立ち上がりエッジに基づいて入力ラッチ５３に保持さ
れてライトアンプ５１に出力される。ライトアンプ活性
化信号ＡＷ１に基づいてライトアンプ５１が活性化さ
れ、書き込みデータが増幅されて対応するビット線対Ｂ
Ｌ１，ＢＬ１バーに出力される。

【００４５】このとき、アドレスデコーダ４２のプリデ
コード信号はクロックＣＫ１１のパルスの立ち上がりエ
ッジに基づいて第２のラッチ４３に保持されてロウデコ
ーダ４４に出力される。プリデコード信号はロウデコー
ダ４４によってワード線選択信号にデコードされ、複数
のワード線ＷＬＡのいずれか一つ、例えばワード線ＷＬ
Ａ１が選択され、メモリセルＣ１に１つ目の書き込みデ
ータが書き込まれる。このクロックＣＫ１１のパルスの
立ち下がりエッジに基づいて３つ目のアドレス信号ＡＤ
が第１のラッチ４１に保持され、アドレス信号ＡＤはア
ドレスデコーダ４２によって新たなプリデコード信号に
デコードされる。このときには、第２のラッチ２３には
新たなプリデコード信号は保持されない。

【００４６】クロックＣＫ１２に同期したＬレベルの入
力選択信号ＳＩに基づいて入力セレクタ５９によって入
力ラッチ５７が選択され、入力端子６１を介して供給さ
れる２つ目の書き込みデータは入力ラッチ５３に出力さ
れる。この書き込みデータはクロックＣＫ１２のパルス
の立ち上がりエッジに基づいて入力ラッチ５７に保持さ
れてライトアンプ５５に出力される。ライトアンプ活性
化信号ＡＷ２に基づいてライトアンプ５５が活性化さ
れ、書き込みデータが増幅されて対応するビット線対Ｂ
Ｌ２，ＢＬ２バーに出力される。

【００４７】このとき、アドレスデコーダ４６のプリデ
コード信号はクロックＣＫ１２のパルスの立ち上がりエ
ッジに基づいて第２のラッチ４７に保持されてロウデコ
ーダ４８に出力される。プリデコード信号はロウデコー
ダ４８によってワード線選択信号にデコードされ、複数
のワード線ＷＬＢのいずれか一つ、例えばワード線ＷＬ
Ｂ２が選択され、メモリセルＣ２に２つ目の書き込みデ
ータが書き込まれる。

【００４８】そして、入力端子６１を介して供給される
３つ目の書き込みデータはＨレベルの入力選択信号ＳＩ
に基づいて入力ラッチ５３に出力され、クロックＣＫ１
１の次のパルスの立ち上がりエッジに基づいて入力ラッ
チ５３に保持されてライトアンプ５１に出力される。ラ
イトアンプ活性化信号ＡＷ１に基づいてライトアンプ５
１が活性化され、３つ目の書き込みデータが増幅されて
対応するビット線対ＢＬ１，ＢＬ１バーに出力される。
このとき、新たなプリデコード信号はクロックＣＫ１１
のパルスの立ち上がりエッジに基づいて第２のラッチ４
３に保持され、ロウデコーダ４４によって新たなワード
線選択信号にデコードされ、複数のワード線ＷＬＡのＷ
ＬＡ２以外のいずれか一つが選択される。選択されたワ
ード線に接続されているメモリセルＣに３つ目の書き込
みデータが書き込まれる。

【００４９】すなわち、メモリセルアレイ３１のメモリ
セルＣへのデータの書き込みが開始されると、クロック
ＣＫ１の各パルスに基づいてアドレス信号ＡＤに対応す
るメモリセルＣに書き込みデータが順次書き込まれるこ
ととなる。

【００５０】さて、本実施の形態は、以下の効果があ
る。 （１）本形態のＳＲＡＭ３０は、１つのメモリセルＣに
対して２対のビット線対ＢＬ１，ＢＬ１バー、ＢＬ２，
ＢＬ２バーを設け、周期Ｔ０／２のクロックＣＫ１の各
パルスに基づいて第１及び第２のロウ選択回路３４，３
５によってメモリセルアレイ３１のメモリセルＣを交互
に選択する。そして、選択したメモリセルに関するデー
タの読み出し又は書き込みをビット線対ＢＬ１，ＢＬ１
バーに接続されたライトアンプ５１及びセンスアンプ５
２よりなる系統と、ビット線対ＢＬ２，ＢＬ２バーに接
続されたライトアンプ５５及びセンスアンプ５６よりな
る系統との２系統の入出力回路３６によって交互に行う
ようにしたので、ＳＲＡＭ３０の読み出し動作及び書き
込み動作を、従来のＳＲＡＭ１０のクロックＣＫ０に比
較して２倍の周波数のクロックＣＫ１にて高速に行うこ
とができる。

【００５１】［第２の実施の形態］次に、本発明の第２
の実施の形態を図４〜６に従って説明する。図４は本形
態における半導体記憶装置としてのＳＲＡＭ７０を示
し、ＳＲＡＭ７０はメモリセルアレイ７１、制御信号用
ラッチ７２、制御回路７３、第１〜第３のロウ選択回路
７４，７５，７６及び複数（図４では２つのみ図示）の
入出力回路７７を備えている。制御信号用ラッチ７２は
図６に示すクロックＣＫ２の立ち上がりエッジに基づい
てイネーブル信号ＥＮバーを保持し、保持したイネーブ
ル信号ＥＮバーを制御回路７３に出力する。クロックＣ
Ｋ２の周期はＴ０／３であり、図１２に示したＳＲＡＭ
１０のクロックＣＫ０の周期Ｔ０の３分の１である。

【００５２】制御回路７３はクロックＣＫ２を入力する
とともに、制御信号用ラッチ７２から出力される信号を
入力する。制御信号用ラッチ７２からイネーブル信号Ｅ
Ｎバーが制御回路７３に入力された状態で、クロックＣ
Ｋ２が制御回路７３に入力されると、制御回路７３はク
ロックＣＫ２を３分の１に分周したクロックＣＫ２１，
ＣＫ２２，ＣＫ２３を第１〜第３のロウ選択回路７３〜
７５にそれぞれ出力する。クロックＣＫ２２の位相はク
ロックＣＫ２１の位相よりも周期Ｔ０／３だけ遅れてお
り、クロックＣＫ２３の位相はクロックＣＫ２２の位相
よりも周期Ｔ０／３だけ遅れている。

【００５３】また、制御回路７３は各入出力回路７７に
出力選択信号ＳＯ１，ＳＯ２、入力選択信号ＳＩ１，Ｓ
Ｉ２、クロックＣＫ２１，ＣＫ２２，ＣＫ２３、センス
アンプ活性化信号ＡＳ１〜ＡＳ３及びライトアンプ活性
化信号ＡＷ１〜ＡＷ３を出力する。

【００５４】出力選択信号ＳＯ２，ＳＯ１はクロックＣ
Ｋ２のパルスをカウントするデジタルカウンタの出力信
号であり、出力選択信号ＳＯ２が上位である。クロック
ＣＫ２の１つ目のパルスがカウントされると出力選択信
号ＳＯ２，ＳＯ１の値は「００」となり、クロックＣＫ
２の２つ目のパルスがカウントされると出力選択信号Ｓ
Ｏ２，ＳＯ１の値は「０１」となり、さらに、クロック
ＣＫ２の３つ目のパルスがカウントされると出力選択信
号ＳＯ２，ＳＯ１の値は「０１」となる。クロックＣＫ
２の３つのパルスがカウントされる毎に、出力選択信号
ＳＯ２，ＳＯ１の値は「００」，「０１」，「１０」を
繰り返す。

【００５５】入力選択信号ＳＩ２，ＳＩ１もクロックＣ
Ｋ２のパルスをカウントする別のデジタルカウンタの出
力信号であり、入力選択信号ＳＩ２が上位である。クロ
ックＣＫ２の３つのパルスがカウントされる毎に、入力
選択信号ＳＩ２，ＳＩ１の値は「００」，「０１」，
「１０」を繰り返す。

【００５６】センスアンプ活性化信号ＡＳ１，ＡＳ２，
ＡＳ３はクロックＣＫ２１，ＣＫ２２，ＣＫ２３にそれ
ぞれ同期しており、ライトアンプ活性化信号ＡＷ１，Ａ
Ｗ２，ＡＷ３もクロックＣＫ２１，ＣＫ２２，ＣＫ２３
にそれぞれ同期している。

【００５７】図５に示すように、メモリセルアレイ７１
は多数のメモリセルＣ（図５では３つのメモリセルＣ
１，Ｃ２，Ｃ３のみ図示）を備えている。各メモリセル
Ｃには３つのワード線ＷＬＡ，ＷＬＢ，ＷＬＣが接続さ
れている。図５において、メモリセルＣ１にはワード線
ＷＬＡ１，ＷＬＢ１，ＷＬＣ１が接続され、メモリセル
Ｃ２にはワード線ＷＬＡ２，ＷＬＢ２，ＷＬＣ２が接続
され、メモリセルＣ３にはワード線ＷＬＡ３，ＷＬＢ
３，ＷＬＣ３が接続されている。

【００５８】また、メモリセルＣ１，Ｃ２，Ｃ３，・・
・に対して３対のビット線対ＢＬ１，ＢＬ１バー、ＢＬ
２，ＢＬ２バー、ＢＬ３，ＢＬ３バーが接続されてい
る。本形態において、ワード線ＷＬＡ（ＷＬＡ１，ＷＬ
Ａ２，・・・）とビット線対ＢＬ１，ＢＬ１バーとが対
応し、ワード線ＷＬＢ（ＷＬＢ１，ＷＬＢ２，・・・）
とビット線対ＢＬ２，ＢＬ２バーとが対応し、さらにワ
ード線ＷＬＣ（ＷＬＣ１，ＷＬＣ２，・・・）とビット
線対ＢＬ３，ＢＬ３バーとが対応している。各メモリセ
ルＣ（Ｃ１，Ｃ２，Ｃ３，・・・）へのデータの書き込
み時又は読み出し時において、３つのワード線の１つの
ワード線が選択されるとともに、３対のビット線対の１
つのビット線対が選択されて各メモリセルＣへのデータ
の書き込み又は各メモリセルＣ（Ｃ１，Ｃ２，Ｃ３，・
・・）からのデータの読み出しが行われる。

【００５９】メモリセルアレイ７１の複数のワード線Ｗ
ＬＡには第１のロウ選択回路７４が接続され、複数のワ
ード線ＷＬＢには第２のロウ選択回路７５が接続され、
さらに複数のワード線ＷＬＣには第３のロウ選択回路７
６が接続されている。第１〜第３のロウ選択回路７４〜
７６は、図１に示した第１のロウ選択回路３４と同様の
構成であり、第１及び第２のラッチ、アドレスデコーダ
及びロウデコーダを備える。各第１のラッチは、外部か
ら供給されるアドレス信号ＡＤを制御回路７３から供給
されるクロックＣＫ２１，ＣＫ２２，ＣＫ２３の立ち下
がりエッジに基づいて保持してアドレスデコーダに出力
する。各第２のラッチはアドレスデコーダから出力され
るプリデコード信号を、クロックＣＫ２１，ＣＫ２２，
ＣＫ２３の立ち上がりエッジに基づいて保持してロウデ
コーダ４４に出力する。各ロウデコーダは第２のラッチ
から入力したプリデコード信号をワード線選択信号にデ
コードする。

【００６０】メモリセルアレイ７１のビット線対ＢＬ
１，ＢＬ１バー、ＢＬ２，ＢＬ２バー、ＢＬ３，ＢＬ３
バーにそれぞれ入出力回路７７が接続されている。入出
力回路７７は、３つのライトアンプ８１，８５，８９、
３つのセンスアンプ８２，８６，９０、３つの入力ラッ
チ８３，８７，９１、３つの出力ラッチ８４，８８，９
２、入力セレクタ９３及び出力セレクタ９４を備える。
ライトアンプ８１及びセンスアンプ８２はビット線対Ｂ
Ｌ１，ＢＬ１バーに接続され、ライトアンプ８１及びセ
ンスアンプ８２には入力ラッチ８３及び出力ラッチ８４
がそれぞれ接続されている。ライトアンプ８５及びセン
スアンプ８６はビット対ＢＬ２，ＢＬ２バーに接続さ
れ、ライトアンプ８５及びセンスアンプ８６には入力ラ
ッチ８７及び出力ラッチ８８がそれぞれ接続されてい
る。ライトアンプ８９及びセンスアンプ９０はビット対
ＢＬ３，ＢＬ３バーに接続され、ライトアンプ８９及び
センスアンプ９０には入力ラッチ９１及び出力ラッチ９
２がそれぞれ接続されている。

【００６１】ライトアンプ８１はライトアンプ活性化信
号ＡＷ１に基づいて活性化されて入力ラッチ８３から入
力したデータを対応するビット線対ＢＬ１，ＢＬ１バー
を介して選択されたメモリセルＣ（Ｃ１，Ｃ２，Ｃ３，
・・・）に書き込む。また、センスアンプ８２はセンス
アンプ活性化信号ＡＳ１に基づいて活性化されて対応す
るビット線対ＢＬ１，ＢＬ１バーのデータを増幅して出
力ラッチ８４に出力する。ライトアンプ８５はライトア
ンプ活性化信号ＡＷ２に基づいて活性化されて入力ラッ
チ８７から入力したデータを対応するビット線対ＢＬ
２，ＢＬ２バーを介して選択されたメモリセルＣ（Ｃ
１，Ｃ２，Ｃ３，・・・）に書き込む。センスアンプ８
６はセンスアンプ活性化信号ＡＳ２に基づいて活性化さ
れて対応するビット線対ＢＬ２，ＢＬ２バーのデータを
増幅して出力ラッチ８８に出力する。ライトアンプ８９
はライトアンプ活性化信号ＡＷ３に基づいて活性化され
て入力ラッチ９１から入力したデータを対応するビット
線対ＢＬ３，ＢＬ３バーを介して選択されたメモリセル
Ｃ（Ｃ１，Ｃ２，Ｃ３，・・・）に書き込む。センスア
ンプ９０はセンスアンプ活性化信号ＡＳ３に基づいて活
性化されて対応するビット線対ＢＬ３，ＢＬ３バーのデ
ータを増幅して出力ラッチ９２に出力する。

【００６２】入力セレクタ９３は入力選択信号ＳＩ２，
ＳＩ１を入力しており、両信号ＳＩ２，ＳＩ１の値が
「００」であると入力ラッチ８３を選択し、両信号ＳＩ
２，ＳＩ１の値が「０１」であると入力ラッチ８７を選
択し、さらに、両信号ＳＩ２，ＳＩ１の値が「１０」で
あると入力ラッチ９１を選択する。そして、入力セレク
タ９３は入力端子９５を介して外部から供給されるデー
タをその選択した入力ラッチに出力する。

【００６３】入力ラッチ８３は入力セレクタ９３から供
給されるデータをクロックＣＫ２１の立ち上がりエッジ
に基づいて保持してライトアンプ８１に出力する。入力
ラッチ８７は入力セレクタ９３から供給されるデータを
クロックＣＫ２２の立ち上がりエッジに基づいて保持し
てライトアンプ８５に出力する。さらに、入力ラッチ９
１は入力セレクタ９３から供給されるデータをクロック
ＣＫ２３の立ち上がりエッジに基づいて保持してライト
アンプ８９に出力する。

【００６４】出力ラッチ８４はセンスアンプ８２から出
力されるデータをクロックＣＫ２１の立ち上がりエッジ
に基づいて保持して出力セレクタ９４に出力する。出力
ラッチ８８はセンスアンプ８６から出力されるデータを
クロックＣＫ２２の立ち上がりエッジに基づいて保持し
て出力セレクタ９４に出力する。さらに、出力ラッチ９
２はセンスアンプ９０から出力されるデータをクロック
ＣＫ２３の立ち上がりエッジに基づいて保持して出力セ
レクタ９４に出力する。

【００６５】出力セレクタ９４は出力選択信号ＳＯ２，
ＳＯ１を入力しており、両信号ＳＯ２，ＳＯ１の値が
「００」であると出力ラッチ８４を選択し、両信号ＳＯ
２，ＳＯ１の値が「０１」であると出力ラッチ８８を選
択し、さらに、両信号ＳＯ２，ＳＯ１の値が「１０」で
あると出力ラッチ９２を選択する。そして、出力セレク
タ９４はその選択した出力ラッチのデータを出力端子９
６を介して外部に出力する。

【００６６】次に上記のように構成されたＳＲＡＭ７０
の動作を図６に従って説明する。図６（ａ）はＳＲＡＭ
７０からのデータの読み出し時の作用を示す。クロック
ＣＫ２のパルスの立ち上がりエッジに基づいてイネーブ
ル信号ＥＮバーが制御信号用ラッチ７２に保持されて制
御回路７３に出力される。すると、制御回路７３からク
ロックＣＫ２を３分の１に分周したクロックＣＫ２１，
ＣＫ２２，ＣＫ２３のパルスが第１〜第３のロウ選択回
路７４〜７６にそれぞれ出力されるとともに、制御回路
７３から出力選択信号ＳＯ２，ＳＯ１、クロックＣＫ２
１，ＣＫ２２，ＣＫ２３、及びセンスアンプ活性化信号
ＡＳ１，ＡＳ２，ＡＳ３が出力される。

【００６７】クロックＣＫ２１，ＣＫ２２，ＣＫ２３の
パルスの立ち下がりエッジに基づいて１つ目〜３つ目の
アドレス信号ＡＤが第１〜第３のロウ選択回路７４〜７
６に保持され、クロックＣＫ２１，ＣＫ２２，ＣＫ２３
のパルスの立ち上がりエッジに基づいてアドレス信号に
基づく１つ目〜３つ目のプリデコード信号がワード線選
択信号にデコードされる。

【００６８】１つ目のアドレス信号に対応するワード線
選択信号に基づいて複数のワード線ＷＬＡのいずれか一
つ、例えばワード線ＷＬＡ１が選択され、メモリセルＣ
１のデータがビット線対ＢＬ１，ＢＬ１バーに読み出さ
れる。このとき、センスアンプ活性化信号ＡＳ１に基づ
いてセンスアンプ８２が活性化され、対応するビット線
対ＢＬ１，ＢＬ１バーのデータが増幅されて出力ラッチ
８４に出力される。２つ目のアドレス信号に対応するワ
ード線選択信号に基づいて複数のワード線ＷＬＢのいず
れか一つ、例えばワード線ＷＬＢ２が選択され、メモリ
セルＣ２のデータがビット線対ＢＬ２，ＢＬ２バーに読
み出される。このとき、センスアンプ活性化信号ＡＳ２
に基づいてセンスアンプ８６が活性化され、対応するビ
ット線対ＢＬ２，ＢＬ２バーのデータが増幅されて出力
ラッチ８８に出力される。３つ目のアドレス信号に対応
するワード線選択信号に基づいて複数のワード線ＷＬＣ
のいずれか一つ、例えばワード線ＷＬＣ３が選択され、
メモリセルＣ３のデータがビット線対ＢＬ３，ＢＬ３バ
ーに読み出される。このとき、センスアンプ活性化信号
ＡＳ３に基づいてセンスアンプ９０が活性化され、対応
するビット線対ＢＬ３，ＢＬ３バーのデータが増幅され
て出力ラッチ９２に出力される。

【００６９】そして、出力選択信号ＳＯ２，ＳＯ１の値
が「００」になると、出力セレクタ９４によって出力ラ
ッチ８４が選択され、出力ラッチ８４のデータが出力端
子９６を介して外部に出力される。出力選択信号ＳＯ
２，ＳＯ１の値が「０１」になると、出力セレクタ９４
によって出力ラッチ８８が選択され、出力ラッチ８８の
データが出力端子９６を介して外部に出力される。さら
に出力選択信号ＳＯ２，ＳＯ１の値が「１０」になる
と、出力セレクタ９４によって出力ラッチ９２が選択さ
れ、出力ラッチ９２のデータが出力端子９６を介して外
部に出力される。

【００７０】すなわち、出力端子９６から読み出しデー
タが出力され始めると、クロックＣＫ２の各パルスに基
づいてアドレス信号ＡＤに対応する読み出しデータが順
次出力されることとなる。

【００７１】図６（ｂ）はＳＲＡＭ７０へのデータの書
き込み時の作用を示す。クロックＣＫ２のパルスの立ち
上がりエッジに基づいてイネーブル信号ＥＮバーが制御
信号ラッチ７２に保持されて制御回路７３に出力され
る。すると、制御回路７３からクロックＣＫ２１，ＣＫ
２２，ＣＫ２３のパルスが第１〜第３のロウ選択回路７
４〜７６にそれぞれ出力されるとともに、制御回路７３
から入力選択信号ＳＩ２，ＳＩ１、クロックＣＫ２１，
ＣＫ２２，ＣＫ２３、及びライトアンプ活性化信号ＡＷ
１，ＡＷ２，ＡＷ３が出力される。

【００７２】クロックＣＫ２１，ＣＫ２２，ＣＫ２３の
パルスの立ち下がりエッジに基づいて１つ目〜３つ目の
アドレス信号ＡＤが第１〜第３のロウ選択回路７４〜７
６に保持され、クロックＣＫ２１，ＣＫ２２，ＣＫ２３
のパルスの立ち上がりエッジに基づいてアドレス信号に
基づく１つ目〜３つ目のプリデコード信号がワード線選
択信号にデコードされる。

【００７３】入力選択信号ＳＩ２，ＳＩ１の値が「０
０」になると入力セレクタ９３によって入力ラッチ８３
が選択され、入力端子９５を介して供給される１つ目の
書き込みデータは入力ラッチ８３に出力される。この書
き込みデータはクロックＣＫ２１のパルスの立ち上がり
エッジに基づいて入力ラッチ８３に保持されてライトア
ンプ８１に出力される。ライトアンプ活性化信号ＡＷ１
に基づいてライトアンプ８１が活性化され、書き込みデ
ータが増幅されて対応するビット線対ＢＬ１，ＢＬ１バ
ーに出力される。このとき、１つ目のアドレス信号に対
応するワード線選択信号に基づいて複数のワード線ＷＬ
Ａのいずれか一つ、例えばワード線ＷＬＡ１が選択さ
れ、メモリセルＣ１に１つ目の書き込みデータが書き込
まれる。

【００７４】入力選択信号ＳＩ２，ＳＩ１の値が「０
１」になると入力セレクタ９３によって入力ラッチ８７
が選択され、入力端子９５を介して供給される２つ目の
書き込みデータは入力ラッチ８７に出力される。この書
き込みデータはクロックＣＫ２２のパルスの立ち上がり
エッジに基づいて入力ラッチ８７に保持されてライトア
ンプ８５に出力される。ライトアンプ活性化信号ＡＷ２
に基づいてライトアンプ８５が活性化され、書き込みデ
ータが増幅されて対応するビット線対ＢＬ２，ＢＬ２バ
ーに出力される。このとき、２つ目のアドレス信号に対
応するワード線選択信号に基づいて複数のワード線ＷＬ
Ｂのいずれか一つ、例えばワード線ＷＬＢ２が選択さ
れ、メモリセルＣ２に２つ目の書き込みデータが書き込
まれる。

【００７５】さらに、入力選択信号ＳＩ２，ＳＩ１の値
が「１０」になると入力セレクタ９３によって入力ラッ
チ９１が選択され、入力端子９５を介して供給される３
つ目の書き込みデータは入力ラッチ９１に出力される。
この書き込みデータはクロックＣＫ２３のパルスの立ち
上がりエッジに基づいて入力ラッチ９１に保持されてラ
イトアンプ８９に出力される。ライトアンプ活性化信号
ＡＷ３に基づいてライトアンプ８９が活性化され、書き
込みデータが増幅されて対応するビット線対ＢＬ３，Ｂ
Ｌ３バーに出力される。このとき、３つ目のアドレス信
号に対応するワード線選択信号に基づいて複数のワード
線ＷＬＣのいずれか一つ、例えばワード線ＷＬＣ３が選
択され、メモリセルＣ３に３つ目の書き込みデータが書
き込まれる。

【００７６】すなわち、メモリセルアレイ７１のメモリ
セルＣへのデータの書き込みが開始されると、クロック
ＣＫ２の各パルスに基づいてアドレス信号ＡＤに対応す
るメモリセルＣに書き込みデータが順次書き込まれるこ
ととなる。

【００７７】さて、本実施の形態は、以下の効果があ
る。 （１）本形態のＳＲＡＭ７０は、１つのメモリセルＣに
対して３対のビット線対ＢＬ１，ＢＬ１バー、ＢＬ２，
ＢＬ２バー、ＢＬ３，ＢＬ３バーを設け、周期Ｔ０／３
のクロックＣＫ２の各パルスに基づいて第１〜第３のロ
ウ選択回路７４〜７６によってメモリセルアレイ７１の
メモリセルＣを順次選択する。そして、選択したメモリ
セルに関するデータの読み出し又は書き込みをビット線
対ＢＬ１，ＢＬ１バーに接続されたライトアンプ８１及
びセンスアンプ８２よりなる系統と、ビット線対ＢＬ
２，ＢＬ２バーに接続されたライトアンプ８５及びセン
スアンプ８６よりなる系統と、ビット線対ＢＬ３，ＢＬ
３バーに接続されたライトアンプ８９及びセンスアンプ
９０よりなる系統との３系統の入出力回路７７によって
順次行うようにしたので、ＳＲＡＭ７０の読み出し動作
及び書き込み動作を、従来のＳＲＡＭ１０のクロックＣ
Ｋ０に比較して３倍の周波数のクロックＣＫ２にて高速
に行うことができる。

【００７８】［第３の実施の形態］次に、本発明の第３
の実施の形態を図７，８に従って説明する。なお、重複
説明を避けるため、図１，２において説明したものと同
じ要素については、同じ参照番号が付されている。

【００７９】図７は本形態における半導体記憶装置とし
てのＳＲＡＭ１００を示す。このＳＲＡＭ１００はデュ
アルポートＲＡＭである。すなわち、ＳＲＡＭ１００は
１つのメモリセルアレイ１０１を備え、メモリセルアレ
イ１０１の第１のポート１０１Ａ側に制御信号用ラッチ
３２、制御回路３３、第１及び第２のロウ選択回路３
４，３５及び複数（図７では２つのみ図示）の入出力回
路３６を備えるとともに、第１のポート１０１Ｂ側に制
御信号用ラッチ３２Ａ、制御回路３３Ａ、第１及び第２
のロウ選択回路３４Ａ，３５Ａ及び複数（図７では２つ
のみ図示）の入出力回路３６Ａを備えている。

【００８０】制御信号用ラッチ３２Ａ、制御回路３３
Ａ、第１及び第２のロウ選択回路３４Ａ，３５Ａ及び入
出力回路３６Ａはそれぞれ制御信号用ラッチ３２、制御
回路３３、第１及び第２のロウ選択回路３４，３５及び
入出力回路３６と同様の構成であるとともに、周期Ｔ０
／２のクロックＣＫ１に基づいて同様に動作する。

【００８１】図８に示すように、メモリセルアレイ１０
１は多数のメモリセルＣ（図８では２つのメモリセルＣ
１，Ｃ２のみ図示）を備えている。各メモリセルＣには
４つのワード線ＷＬＡ，ＷＬＢ，ＷＬＣ，ＷＬＤが接続
されている。図８において、メモリセルＣ１にはワード
線ＷＬＡ１，ＷＬＢ１，ＷＬＣ１，ＷＬＤ１が接続さ
れ、メモリセルＣ２にはワード線ＷＬＡ２，ＷＬＢ２，
ＷＬＣ２，ＷＬＤ２が接続されている。

【００８２】また、メモリセルＣ１，Ｃ２，・・・に対
して４対のビット線対ＢＬ１，ＢＬ１バー、ＢＬ２，Ｂ
Ｌ２バー、ＢＬ３，ＢＬ３バー、ＢＬ４，ＢＬ４バーが
接続されている。本形態において、ワード線ＷＬＡ（Ｗ
ＬＡ１，ＷＬＡ２，・・・）とビット線対ＢＬ１，ＢＬ
１バーとが対応し、ワード線ＷＬＢ（ＷＬＢ１，ＷＬＢ
２，・・・）とビット線対ＢＬ２，ＢＬ２バーとが対応
し、ワード線ＷＬＣ（ＷＬＣ１，ＷＬＣ２，・・・）と
ビット線対ＢＬ３，ＢＬ３バーとが対応し、ワード線Ｗ
ＬＤ（ＷＬＤ１，ＷＬＤ２，・・・）とビット線対ＢＬ
４，ＢＬ４バーとが対応している。

【００８３】メモリセルアレイ１０１の複数のワード線
ＷＬＡには第１のロウ選択回路３４が接続され、複数の
ワード線ＷＬＢには第２のロウ選択回路３５が接続され
ている。複数のワード線ＷＬＣには第１のロウ選択回路
３４Ａが接続され、複数のワード線ＷＬＤには第２のロ
ウ選択回路３５Ａが接続されている。

【００８４】メモリセルアレイ１０１の第１のポート１
０１Ａ側においてビット線対ＢＬ１，ＢＬ１バー、ＢＬ
２，ＢＬ２バーにそれぞれ入出力回路３６が接続され、
第２のポート１０１Ｂ側においてビット線対ＢＬ３，Ｂ
Ｌ３バー、ＢＬ４，ＢＬ４バーにそれぞれ入出力回路３
６Ａが接続されている。

【００８５】従って、第１のポート１０１Ａ側からの各
メモリセルＣ（Ｃ１，Ｃ２，・・・）へのデータの書き
込み時又は読み出し時において、第１及び第２のロウ選
択回路３４，３５によって２つのワード線ＷＬＡ，ＷＬ
Ｂの一方のワード線が選択されるとともに、２対のビッ
ト線対ＢＬ１，ＢＬ１バー、ＢＬ２，ＢＬ２バーの一方
のビット線対が選択される。また、第２のポート１０１
Ｂ側からの各メモリセルＣ（Ｃ１，Ｃ２，・・・）への
データの書き込み時又は読み出し時において、第１及び
第２のロウ選択回路３４Ａ，３５Ａによって２つのワー
ド線ＷＬＣ，ＷＬＤの一方のワード線が選択されるとと
もに、２対のビット線対ＢＬ３，ＢＬ３バー、ＢＬ４，
ＢＬ４バーの一方のビット線対が選択される。

【００８６】このように構成されたＳＲＡＭ１００は第
１及び第２のポート１０１Ａ，１０１Ｂ側において、前
記ＳＲＡＭ３０と同様にしてメモリセルに関するデータ
の書き込み及びデータの読み出しが行われる。

【００８７】さて、本実施の形態は、以下の効果があ
る。 （１）本形態のＳＲＡＭ１００は、メモリセルアレイ１
０１の第１及び第２のポート１０１Ａ，１０１Ｂ側から
メモリセルアレイ１０１のメモリセルに関するデータの
書き込み又は読み出しを行うことができるとともに、第
１及び第２のポート１０１Ａ，１０１Ｂ側において、２
系統を持つ入出力回路３６，３６Ａによってデータの書
き込み及び読み出しを行うようにしたので、ＳＲＡＭ１
００の読み出し動作及び書き込み動作を、従来のＳＲＡ
Ｍ１０のクロックＣＫ０に比較して２倍の周波数のクロ
ックＣＫ１にて高速に行うことができる。

【００８８】［第４の実施の形態］次に、本発明の第４
の実施の形態を図９〜１１に従って説明する。なお、重
複説明を避けるため、図１，２，４，５において説明し
たものと同じ要素については、同じ参照番号が付されて
いる。

【００８９】図９は本形態における半導体記憶装置とし
てのＳＲＡＭ１０５を示す。このＳＲＡＭ１０５はＦＩ
ＦＯ（先入れ先出し）方式のデュアルポートＲＡＭであ
る。すなわち、ＳＲＡＭ１０５は、１つのメモリセルア
レイ１０６を備え、メモリセルアレイ１０６の第１のポ
ート１０６側に制御信号用ラッチ７２、制御回路７３、
第１〜第３のロウ選択回路７４，７５，７６及び複数
（図９では２つのみ図示）の出力回路１０７を備えると
ともに、第２のポート１０６Ｂ側に制御信号用ラッチ３
２、制御回路３３、第１及び第２のロウ選択回路３４，
３５及び複数（図９では２つのみ図示）の入力回路１０
８を備えている。

【００９０】制御回路１０７はクロックＣＫ２を入力す
るとともに、制御信号用ラッチ７２から出力される信号
を入力する。制御信号用ラッチ７２からイネーブル信号
ＥＮバーが制御回路１０７に入力された状態で、クロッ
クＣＫ２が制御回路１０７に入力されると、制御回路１
０７はクロックＣＫ２を３分の１に分周したクロックＣ
Ｋ２１，ＣＫ２２，ＣＫ２３を第１〜第３のロウ選択回
路７３〜７５にそれぞれ出力する。クロックＣＫ２２の
位相はクロックＣＫ２１の位相よりも周期Ｔ０／３だけ
遅れており、クロックＣＫ２３の位相はクロックＣＫ２
２の位相よりも周期Ｔ０／３だけ遅れている。また、制
御回路１０７は各出力回路１０８に出力選択信号ＳＯ
１，ＳＯ２、クロックＣＫ２１，ＣＫ２２，ＣＫ２３、
及びセンスアンプ活性化信号ＡＳ１〜ＡＳ３を出力す
る。

【００９１】制御回路１０９はクロックＣＫ１を入力す
るとともに、制御信号用ラッチ３２から出力される信号
を入力する。制御信号用ラッチ３２からイネーブル信号
ＥＮバーが制御回路１０９に入力された状態で、クロッ
クＣＫ１が制御回路１０９に入力されると、制御回路１
０９はクロックＣＫ１を２分の１に分周したクロックＣ
Ｋ１１，ＣＫ１２を第１及び第２のロウ選択回路３４，
３５にそれぞれ出力する。クロックＣＫ１２の位相はク
ロックＣＫ１１の位相よりも周期Ｔ０／２だけ遅れてい
る。また、制御回路１０９は各入力回路１１０に入力選
択信号ＳＩ、クロックＣＫ１１，ＣＫ１２及びライトア
ンプ活性化信号ＡＷを出力する。

【００９２】図１０に示すように、メモリセルアレイ１
０６は多数のメモリセルＣ（図１０では３つのメモリセ
ルＣ１，Ｃ２，Ｃ３のみ図示）を備えている。各メモリ
セルＣには５つのワード線ＷＬＡ，ＷＬＢ，ＷＬＣ，Ｗ
ＬＥ，ＷＬＦが接続されている。図１０において、メモ
リセルＣ１にはワード線ＷＬＡ１，ＷＬＢ１，ＷＬＣ
１，ＷＬＥ１，ＷＬＦ１が接続され、メモリセルＣ２に
はワード線ＷＬＡ２，ＷＬＢ２，ＷＬＣ２，ＷＬＥ２，
ＷＬＦ２が接続され、メモリセルＣ３にはワード線ＷＬ
Ａ３，ＷＬＢ３，ＷＬＣ３，ＷＬＥ３，ＷＬＦ３が接続
されている。

【００９３】また、メモリセルＣ１，Ｃ２，・・・に対
して５対のビット線対ＢＬ１，ＢＬ１バー、ＢＬ２，Ｂ
Ｌ２バー、ＢＬ３，ＢＬ３バー、ＢＬ４，ＢＬ４バー、
ＢＬ５，ＢＬ５バーが接続されている。本形態におい
て、ワード線ＷＬＡ（ＷＬＡ１，ＷＬＡ２，・・・）と
ビット線対ＢＬ１，ＢＬ１バーとが対応し、ワード線Ｗ
ＬＢ（ＷＬＢ１，ＷＬＢ２，・・・）とビット線対ＢＬ
２，ＢＬ２バーとが対応し、ワード線ＷＬＣ（ＷＬＣ
１，ＷＬＣ２，・・・）とビット線対ＢＬ３，ＢＬ３バ
ーとが対応し、ワード線ＷＬＥ（ＷＬＥ１，ＷＬＥ２，
・・・）とビット線対ＢＬ４，ＢＬ４バーとが対応し、
さらにワード線ＷＬＦ（ＷＬＦ１，ＷＬＦ２，・・・）
とビット線対ＢＬ５，ＢＬ５バーとが対応している。

【００９４】メモリセルアレイ１０６の複数のワード線
ＷＬＡには第１のロウ選択回路７４が接続され、複数の
ワード線ＷＬＢには第２のロウ選択回路７５が接続さ
れ、さらに複数のワード線ＷＬＣには第３のロウ選択回
路７６が接続されている。複数のワード線ＷＬＥには第
１のロウ選択回路３４が接続され、複数のワード線ＷＬ
Ｆには第２のロウ選択回路３５が接続されている。

【００９５】メモリセルアレイ１０６の第１のポート１
０６Ａ側においてビット線対ＢＬ１，ＢＬ１バー、ＢＬ
２，ＢＬ２バー、ＢＬ３，ＢＬ３バーにそれぞれ出力回
路１０８が接続され、第２のポート１０６Ｂ側において
ビット線対ＢＬ４，ＢＬ４バー、ＢＬ５，ＢＬ５バーに
それぞれ入力回路１１０が接続されている。

【００９６】出力回路１０７は、前記入出力回路７７
（図５に示す）における３つのライトアンプ８１，８
５，８９、３つの入力ラッチ８３，８７，９１、及び入
力セレクタ９３を省略した構成である。センスアンプ８
２はビット線対ＢＬ１，ＢＬ１バーに接続され、センス
アンプ８２には出力ラッチ８４が接続されている。セン
スアンプ８６はビット対ＢＬ２，ＢＬ２バーに接続さ
れ、センスアンプ８６には出力ラッチ８８が接続されて
いる。センスアンプ９０はビット対ＢＬ３，ＢＬ３バー
に接続され、センスアンプ９０には出力ラッチ９２が接
続されている。

【００９７】入力回路１１０は、前記入出力回路３６
（図２に示す）における２つのセンスアンプ５２，５
６、２つの出力ラッチ５４，５８、及び出力セレクタ６
０を省略した構成である。ライトアンプ５１はビット線
対ＢＬ４，ＢＬ４バーに接続され、ライトアンプ５１に
は入力ラッチ５３が接続されている。ライトアンプ５５
はビット対ＢＬ５，ＢＬ５バーに接続され、ライトアン
プ５５には入力ラッチ５７が接続されている。

【００９８】従って、第１のポート１０６Ａ側からの各
メモリセルＣ（Ｃ１，Ｃ２，・・・）へのデータの書き
込み時又は読み出し時において、第１〜第３のロウ選択
回路７４〜７６によって３つのワード線ＷＬＡ，ＷＬ
Ｂ，ＷＬＣの１つのワード線が選択されるとともに、３
対のビット線対ＢＬ１，ＢＬ１バー、ＢＬ２，ＢＬ２バ
ー、ＢＬ３，ＢＬ３バーの１対のビット線対が選択され
る。また、第２のポート１０６Ｂ側からの各メモリセル
Ｃ（Ｃ１，Ｃ２，・・・）へのデータの書き込み時又は
読み出し時において、第１及び第２のロウ選択回路３
４，３５によって２つのワード線ＷＬＥ，ＷＬＦの一方
のワード線が選択されるとともに、２対のビット線対Ｂ
Ｌ４，ＢＬ４バー、ＢＬ５，ＢＬ５バーの一方のビット
線対が選択される。

【００９９】このように構成されたＳＲＡＭ１０５は第
１のポート１０６Ａ側において前記ＳＲＡＭ７０と同様
にしてメモリセルに関するデータの読み出しが行われ、
第２のポート１０６Ｂ側において前記ＳＲＡＭ３０と同
様にしてメモリセルに関するデータの書き込みが行われ
る。図７はＳＲＡＭ１０５に関するデータの読み出し動
作及び書き込み動作を示す。

【０１００】さて、本実施の形態は、以下の効果があ
る。 （１）本形態のＳＲＡＭ１０５は、メモリセルアレイ１
０６の第１のポート１０６Ａ側において、３系統を持つ
出力回路１０８によってデータの読み出しのみを行い、
第２のポート１０６Ｂ側において、２系統を持つ入出力
回路１１０によってデータの書き込みのみを行ようにし
た。そのため、ＳＲＡＭ１０５からのデータの読み出し
動作を、従来のＳＲＡＭ１０のクロックＣＫ０に比較し
て３倍の周波数のクロックＣＫ２にて高速に行うことが
でき、ＳＲＡＭ１０５へのデータの書き込み動作をクロ
ックＣＫ０に比較して２倍の周波数のクロックＣＫ１に
て高速に行うことができる。

【０１０１】

【発明の効果】以上詳述したように、本発明は、より高
いクロック周波数にて動作させることができる半導体記
憶装置を提供することができる。

【図面の簡単な説明】

【図１】第１の実施の形態のＳＲＡＭのブロック図

【図２】図１のメモリセルアレイ及び入出力回路を示す
回路図

【図３】図１のＳＲＡＭの作用を示すタイムチャート

【図４】第２の実施の形態のＳＲＡＭのブロック図

【図５】図４のメモリセルアレイ及び入出力回路を示す
回路図

【図６】図４のＳＲＡＭの作用を示すタイムチャート

【図７】第３の実施の形態のＳＲＡＭを示すブロック図

【図８】図７のメモリセルアレイ及び入出力回路を示す
回路図

【図９】第４の実施の形態のＳＲＡＭを示すブロック図

【図１０】図９のメモリセルアレイ及び入出力回路を示
す回路図

【図１１】図９のＳＲＡＭの作用を示すタイムチャート

【図１２】従来のＳＲＡＭを示すブロック図

【図１３】従来のＳＲＡＭの作用を示すタイムチャート

【符号の説明】

３１，７１，１０１，１０６ メモリセルアレイ ３４，３５，７４〜７６ ロウ選択回路 ３６，７７ 入出力回路 ５９，９３ 切換回路としての入力セレクタ ６０，９４ 切換回路としての出力セレクタ ＡＤ アドレス信号 Ｃ１，Ｃ２，Ｃ３ メモリセル

Claims (2)

【特許請求の範囲】
1. 【請求項１】 多数のメモリセルを備えたメモリセルア
   レイと、アドレス信号に基づいて所定のメモリセルを選
   択するための選択回路と、１つのポートを備えかつ前記
   選択回路によって選択されたメモリセルに対するデータ
   の書き込み及び読み出しを行う入出力回路とを備えた半
   導体記憶装置において、 前記メモリセルは複数のポートを備え、 前記入出力回路は、前記メモリセルの複数のポートに対
   応しかつ該メモリセルに対するデータの書き込み又は読
   み出しのための複数の書き込み又は読み出しのための系
   統と、前記複数の系統のいずれか１つを前記入出力回路
   のポートに接続するための切換回路とを備え、 前記アドレス信号に対して複数の選択回路を設けた半導
   体記憶装置。
2. 【請求項２】 前記入出力回路は、書き込みデータをラ
   ッチするための複数の入力ラッチと、 前記複数の入力ラッチのデータを増幅するための複数の
   ライトアンプと、 前記複数の入力ラッチのいずれか１つを選択し、その選
   択した入力ラッチに外部から供給される書き込みデータ
   を出力する入力セレクタと、 前記メモリセルから読み出されたデータを増幅するため
   の複数のセンスアンプと、 前記複数のセンスアンプから出力されるデータをラッチ
   するための複数の出力ラッチと、 前記複数の出力ラッチのいずれか１つを選択し、その選
   択した出力ラッチのデータを外部に出力する出力セレク
   タとを備える請求項１に記載の半導体記憶装置。