JPH0519024A - 集積回路の試験方式 - Google Patents
集積回路の試験方式Info
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- JPH0519024A JPH0519024A JP3171494A JP17149491A JPH0519024A JP H0519024 A JPH0519024 A JP H0519024A JP 3171494 A JP3171494 A JP 3171494A JP 17149491 A JP17149491 A JP 17149491A JP H0519024 A JPH0519024 A JP H0519024A
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
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Abstract
(57)【要約】
【目的】 集積回路のＡＣ試験を集積回路内部で自動的
に効率的に行う。 【構成】 レジスタ３はセレクタ２を介して通常時には
ＮＡＤ（ネキストアドレス）を外部からセットするが試
験時にはインクリメント回路４の値をＥＮＢ信号の周期
でφ（Ｎ）の立上りでセットする。メモリ５はレジスタ
３の出力を受けて対応するデータを出力する。レジスタ
７はメモリ５からの出力データを通常時にはＮＤＴＳＥ
Ｔ信号から指定された周期で又試験時には反転ＥＮＢ信
号の周期でφ（Ｆ）の立上りでセットする。不一致検出
回路８はメモリ５から出力される正解値データとレジス
タ７の内容と比較する。ＳＲ−Ｆ／Ｆ１１はＥＮＢ信号
の周期でφ（Ｎ）の立上りで不一致検出回路８で不一致
を検出時に不一致信号を保持する。
に効率的に行う。 【構成】 レジスタ３はセレクタ２を介して通常時には
ＮＡＤ（ネキストアドレス）を外部からセットするが試
験時にはインクリメント回路４の値をＥＮＢ信号の周期
でφ（Ｎ）の立上りでセットする。メモリ５はレジスタ
３の出力を受けて対応するデータを出力する。レジスタ
７はメモリ５からの出力データを通常時にはＮＤＴＳＥ
Ｔ信号から指定された周期で又試験時には反転ＥＮＢ信
号の周期でφ（Ｆ）の立上りでセットする。不一致検出
回路８はメモリ５から出力される正解値データとレジス
タ７の内容と比較する。ＳＲ−Ｆ／Ｆ１１はＥＮＢ信号
の周期でφ（Ｎ）の立上りで不一致検出回路８で不一致
を検出時に不一致信号を保持する。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路の試験方式に
関し、とくに集積回路ＡＣ試験方式に関する。
関し、とくに集積回路ＡＣ試験方式に関する。
【０００２】
【従来の技術】回路の試験の項目の中には、ＤＣ試験と
ＡＣ試験がある。ともに、回路の入力信号と内部状態の
組合せに対して、期待した出力信号が出ているかを試験
するものであるが、ＤＣ試験では、一般に出力信号が確
定するまで待ってから出力信号を試験するのに対して、
ＡＣ試験は、出力信号確定までの時間が期待どおりであ
るかを試験するものである。
ＡＣ試験がある。ともに、回路の入力信号と内部状態の
組合せに対して、期待した出力信号が出ているかを試験
するものであるが、ＤＣ試験では、一般に出力信号が確
定するまで待ってから出力信号を試験するのに対して、
ＡＣ試験は、出力信号確定までの時間が期待どおりであ
るかを試験するものである。
【０００３】集積回路の集積度向上にともない、ひとつ
の集積回路上にランダムロジックや、メモリなど多くの
回路要素を搭載するようになってきた。こうした集積回
路では、集積回路全体でのＤＣ試験・ＡＣ試験をおこな
うだけでなく、内蔵回路要素単体でのＡＣ試験がおこな
われることが多い。とくに内蔵メモリについては、こう
した要求が高い。これは、メモリの構造上、集積回路全
体の試験パターンでは、効率よく試験することが難しい
ことや、回路構成がランダムロジック部分と大きく異な
っているなどの理由による。
の集積回路上にランダムロジックや、メモリなど多くの
回路要素を搭載するようになってきた。こうした集積回
路では、集積回路全体でのＤＣ試験・ＡＣ試験をおこな
うだけでなく、内蔵回路要素単体でのＡＣ試験がおこな
われることが多い。とくに内蔵メモリについては、こう
した要求が高い。これは、メモリの構造上、集積回路全
体の試験パターンでは、効率よく試験することが難しい
ことや、回路構成がランダムロジック部分と大きく異な
っているなどの理由による。
【０００４】従来、こうした回路要素単体でのＡＣ試験
は、被試験対象回路要素の入力および出力信号を、直接
集積回路の外部に引き出すパスを設け、被試験対象回路
要素を集積回路の外から制御・観測することで実現して
いた。
は、被試験対象回路要素の入力および出力信号を、直接
集積回路の外部に引き出すパスを設け、被試験対象回路
要素を集積回路の外から制御・観測することで実現して
いた。
【０００５】
【発明が解決しようとする課題】この従来の試験方式で
は、被試験対象回路要素から、集積回路の外部端子まで
信号線を引き出すことが必要であるため、 （Ａ）集積回路の入出力端子数が増加する。 （Ｂ）信号線引き出しのために、被試験対象回路の負荷
が増大する。 （Ｃ）信号線引き出しパターンのために、チップの面積
が増大する。 といった問題点があった。これらの制約は、集積回路の
性能低下要因になるばかりではなく、装置の大きさや価
格、信頼性にも影響をあたえるものである。
は、被試験対象回路要素から、集積回路の外部端子まで
信号線を引き出すことが必要であるため、 （Ａ）集積回路の入出力端子数が増加する。 （Ｂ）信号線引き出しのために、被試験対象回路の負荷
が増大する。 （Ｃ）信号線引き出しパターンのために、チップの面積
が増大する。 といった問題点があった。これらの制約は、集積回路の
性能低下要因になるばかりではなく、装置の大きさや価
格、信頼性にも影響をあたえるものである。
【０００６】また、テストパターンを外部から直接に制
御し、被試験回路の出力を外部で観測する必要があるた
め、外部テスターに高速の信号測定機能が要求されると
ともに、その構造が複雑になるという問題点もあった。
御し、被試験回路の出力を外部で観測する必要があるた
め、外部テスターに高速の信号測定機能が要求されると
ともに、その構造が複雑になるという問題点もあった。
【０００７】
【課題を解決するための手段】第１の発明は、集積回路
の試験方式において、第一のレジスタと第二のレジスタ
を備え、前記第一のレジスタに通常時にはメモリアドレ
スを外部から指定された周期で又試験時には試験データ
を第一の周期でセットする第一レジスタ設定手段と、前
記第一のレジスタの出力を受けて対応するデータを出力
する被試験回路と、前記第二のレジスタに前記被試験回
路からの出力データを通常時には外部から指定された周
期で又試験時には前記第一の周期と周期が同じであって
予め設定された位相差を有する第二の周期でセットする
第二レジスタ設定手段と、前記第一のレジスタに設定す
る前記試験データを予め決められたアルゴリズムで前記
第一のレジスタへのセットタイミングに合わせて生成す
る試験データ生成部と、前記第一のレジスタからの出力
に応じて前記被試験回路から出力に応じて前記被試験回
路から出力される正解値データと前記第二のレジスタの
内容と比較する比較器と、試験時は前記比較器の比較が
不一致の場合に出力される不一致信号を前記第一の周期
における予め決められと部分で検出し保持するエラー表
示部とから構成される。
の試験方式において、第一のレジスタと第二のレジスタ
を備え、前記第一のレジスタに通常時にはメモリアドレ
スを外部から指定された周期で又試験時には試験データ
を第一の周期でセットする第一レジスタ設定手段と、前
記第一のレジスタの出力を受けて対応するデータを出力
する被試験回路と、前記第二のレジスタに前記被試験回
路からの出力データを通常時には外部から指定された周
期で又試験時には前記第一の周期と周期が同じであって
予め設定された位相差を有する第二の周期でセットする
第二レジスタ設定手段と、前記第一のレジスタに設定す
る前記試験データを予め決められたアルゴリズムで前記
第一のレジスタへのセットタイミングに合わせて生成す
る試験データ生成部と、前記第一のレジスタからの出力
に応じて前記被試験回路から出力に応じて前記被試験回
路から出力される正解値データと前記第二のレジスタの
内容と比較する比較器と、試験時は前記比較器の比較が
不一致の場合に出力される不一致信号を前記第一の周期
における予め決められと部分で検出し保持するエラー表
示部とから構成される。
【０００８】また、第２の発明は、前記位相差を任意の
値に設定する位相差設定手段を備えたことを特徴とす
る。
値に設定する位相差設定手段を備えたことを特徴とす
る。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１０】図１は、本発明一実施例の回路図である。
本実施例において被試験回路はメモリ５である。メモリ
５には、試験にさきだってあらかじめ試験用のパターン
が各アドレスに格納されている。レジスタ３は、メモリ
５のアドレスレジスタである。レジスタ３に値をセット
すると、その値をアドレスとしてメモリ５の内容が読み
出され、メモリ５の特性に応じた時間後に、信号線１１
０に出力される。レジスタ７は、メモリ５の出力をセッ
トするレジスタであり、信号線１１５で与えられるクロ
ックφ（Ｆ）が印加された時、信号線１１４で与えられ
るロード信号が論理“１”である場合に限り、信号線１
１０の値をセットする。
本実施例において被試験回路はメモリ５である。メモリ
５には、試験にさきだってあらかじめ試験用のパターン
が各アドレスに格納されている。レジスタ３は、メモリ
５のアドレスレジスタである。レジスタ３に値をセット
すると、その値をアドレスとしてメモリ５の内容が読み
出され、メモリ５の特性に応じた時間後に、信号線１１
０に出力される。レジスタ７は、メモリ５の出力をセッ
トするレジスタであり、信号線１１５で与えられるクロ
ックφ（Ｆ）が印加された時、信号線１１４で与えられ
るロード信号が論理“１”である場合に限り、信号線１
１０の値をセットする。
【００１１】不一致検出回路８は、メモリ５の出力と、
レジスタ７の出力とを比較して、結果が一致していない
時、信号線１１６に論理“１”を出力する。信号線１１
６は、信号線１０６とともにＡＮＤゲート１７に送られ
る。ＡＮＤゲート１７の出力が論理“１”であると、ク
ロック付セットリセットタイプフリップフロップ（ＳＲ
−Ｆ／Ｆ）１１は、信号線１０９で与えられるクロック
φ（Ｎ）に同期してセットされる。信号線１０６で送ら
れる信号は、ＥＮＢ信号と呼ばれ、後述のように、メモ
リ１１０の出力が確定している時に論理“１”となる。
したがって、ＳＲ−Ｆ／Ｆ１１は、レジスタ７の値と、
メモリ５からの確定出力値が不一致の時にのみ、セット
されることになる。なお、ＳＲ−Ｆ／Ｆ１１は、試験に
先立って信号線１１８を介して（図示していない外部か
ら）おくられるＲＳＴ信号により、リセットされてい
る。また、ＳＲ−Ｆ／Ｆ１１の出力信号をＮＧ信号と呼
ぶ。
レジスタ７の出力とを比較して、結果が一致していない
時、信号線１１６に論理“１”を出力する。信号線１１
６は、信号線１０６とともにＡＮＤゲート１７に送られ
る。ＡＮＤゲート１７の出力が論理“１”であると、ク
ロック付セットリセットタイプフリップフロップ（ＳＲ
−Ｆ／Ｆ）１１は、信号線１０９で与えられるクロック
φ（Ｎ）に同期してセットされる。信号線１０６で送ら
れる信号は、ＥＮＢ信号と呼ばれ、後述のように、メモ
リ１１０の出力が確定している時に論理“１”となる。
したがって、ＳＲ−Ｆ／Ｆ１１は、レジスタ７の値と、
メモリ５からの確定出力値が不一致の時にのみ、セット
されることになる。なお、ＳＲ−Ｆ／Ｆ１１は、試験に
先立って信号線１１８を介して（図示していない外部か
ら）おくられるＲＳＴ信号により、リセットされてい
る。また、ＳＲ−Ｆ／Ｆ１１の出力信号をＮＧ信号と呼
ぶ。
【００１２】信号線１０７は、図示しない外部から送ら
れてくるＴＳＴ信号用の信号線である。被試験回路であ
るメモリ５のＡＣ試験は、ＴＳＴ信号が論理“１”の時
に実行される。ＴＳＴ信号が論理“０”であると、メモ
リ５、レジスタ３、レジスタ７は通常動作用に使用され
る。
れてくるＴＳＴ信号用の信号線である。被試験回路であ
るメモリ５のＡＣ試験は、ＴＳＴ信号が論理“１”の時
に実行される。ＴＳＴ信号が論理“０”であると、メモ
リ５、レジスタ３、レジスタ７は通常動作用に使用され
る。
【００１３】セレクタ１は、レジスタ３のセット条件
を、通常動作時と試験時とで切り替えるためのものであ
る。レジスタ３は、信号線１０９で送られるクロック信
号φ（Ｎ）に同期して、信号線１０８の信号が論理
“１”の時にセットされる。信号線１０８の値は、通常
動作時は、信号線１０５により送られてくるＮＡＤＳＥ
Ｔ信号、試験時には信号線１０６により送られてくるＥ
ＮＢ信号となるよう、セレクタ１で切り替えられてい
る。ここで、ＮＡＮＤＳＥＴ信号は、図示しない部分か
ら送られてくるものであるが、ＥＮＢ信号は、後述の回
路により作成される信号である。本実施例では、ＥＮＢ
信号は、ＴＳＴ信号が論理“１”の間、クロックφ
（Ｎ）に同期して、１クロックごとに論理“１”，
“０”を交互に繰り返すようになっている。
を、通常動作時と試験時とで切り替えるためのものであ
る。レジスタ３は、信号線１０９で送られるクロック信
号φ（Ｎ）に同期して、信号線１０８の信号が論理
“１”の時にセットされる。信号線１０８の値は、通常
動作時は、信号線１０５により送られてくるＮＡＤＳＥ
Ｔ信号、試験時には信号線１０６により送られてくるＥ
ＮＢ信号となるよう、セレクタ１で切り替えられてい
る。ここで、ＮＡＮＤＳＥＴ信号は、図示しない部分か
ら送られてくるものであるが、ＥＮＢ信号は、後述の回
路により作成される信号である。本実施例では、ＥＮＢ
信号は、ＴＳＴ信号が論理“１”の間、クロックφ
（Ｎ）に同期して、１クロックごとに論理“１”，
“０”を交互に繰り返すようになっている。
【００１４】セレクタ２では、通常動作時と試験時でレ
ジスタ３にセットするデータの切り替えをおこなう。す
なわち、ＴＳＴ信号の値によって、信号線１０１のＮＡ
Ｄ信号と、信号線１０２を介して送られてくる信号のい
ずれかを選択する。ＮＡＤ信号は、図示しない部分から
送られてくるもので、通常使用時のセットデータであ
る。信号線１０２の信号は、レジスタ３の値に１を加え
た値をしめしており、セレクタ２によって、試験時に選
択される。インクリメント回路４は、レジスタ３の値に
１を加えた値を作り出すためのものである。この構成に
より、試験時のレジスタ３の値は、値のセットが行なわ
れるごとに、ひとつずつ増えていくことになる。
ジスタ３にセットするデータの切り替えをおこなう。す
なわち、ＴＳＴ信号の値によって、信号線１０１のＮＡ
Ｄ信号と、信号線１０２を介して送られてくる信号のい
ずれかを選択する。ＮＡＤ信号は、図示しない部分から
送られてくるもので、通常使用時のセットデータであ
る。信号線１０２の信号は、レジスタ３の値に１を加え
た値をしめしており、セレクタ２によって、試験時に選
択される。インクリメント回路４は、レジスタ３の値に
１を加えた値を作り出すためのものである。この構成に
より、試験時のレジスタ３の値は、値のセットが行なわ
れるごとに、ひとつずつ増えていくことになる。
【００１５】ＴＳＴ信号は、ＡＮＤゲート９を介して、
ＤタイプＦ／Ｆ（Ｄ−Ｆ／Ｆ１０）の制御にも使われて
いる。Ｄ−Ｆ／Ｆ１０の反転出力は、ＡＮＤゲート９の
もうひとつの入力となっている。この構成により、Ｄ−
Ｆ／Ｆ１０の出力すなわちＥＮＢ信号が、先に述べたよ
うに、ＴＳＴ信号が論理“１”の間、クロックφ（Ｎ）
に同期して、論理“１”，“０”を交互に繰り返すよう
になっている。
ＤタイプＦ／Ｆ（Ｄ−Ｆ／Ｆ１０）の制御にも使われて
いる。Ｄ−Ｆ／Ｆ１０の反転出力は、ＡＮＤゲート９の
もうひとつの入力となっている。この構成により、Ｄ−
Ｆ／Ｆ１０の出力すなわちＥＮＢ信号が、先に述べたよ
うに、ＴＳＴ信号が論理“１”の間、クロックφ（Ｎ）
に同期して、論理“１”，“０”を交互に繰り返すよう
になっている。
【００１６】セレクタ６は、クロックφ（Ｆ）にに同期
したレジスタ７のセット条件を通常動作時か試験時かに
よって切り替える。信号線１１２を介して図示しない部
分から送られてくるＮＤＴＳＥＴ信号は、通常使用時の
セット条件信号である。試験時には、信号線１１３によ
り送られてくるＥＮＢ信号の反転信号がセット条件とし
て選ばれる。試験時、レジスタ３のセット条件信号（Ｅ
ＮＢ信号＝信号線１０８）と、レジスタ７のセット条件
信号（ＥＮＢ信号の反転信号＝信号線１１４）の値が反
転していることにより、レジスタ７の内容を、メモリ５
の出力が確定するまでのあいだ保持しておくことが可能
になっている。
したレジスタ７のセット条件を通常動作時か試験時かに
よって切り替える。信号線１１２を介して図示しない部
分から送られてくるＮＤＴＳＥＴ信号は、通常使用時の
セット条件信号である。試験時には、信号線１１３によ
り送られてくるＥＮＢ信号の反転信号がセット条件とし
て選ばれる。試験時、レジスタ３のセット条件信号（Ｅ
ＮＢ信号＝信号線１０８）と、レジスタ７のセット条件
信号（ＥＮＢ信号の反転信号＝信号線１１４）の値が反
転していることにより、レジスタ７の内容を、メモリ５
の出力が確定するまでのあいだ保持しておくことが可能
になっている。
【００１７】発振器１２は、クロックφ（Ｎ）とφ
（Ｆ）の倍周波数のクロックを生成する。発振器１２の
出力は、Ｄ−Ｆ／Ｆ１３およびＤ−Ｆ／Ｆ１４で分周さ
れ、それぞれクロックφ（Ｆ），φ（Ｎ）となる。ただ
し、発振器１２の出力と、Ｄ−Ｆ／Ｆ１４のクロック入
力とのあいだには、可変ディレイライン１５が挿入され
ている。可変ディレイライン１５は、信号線１２４を介
して送られるレジスタ１６の値に応じた長さの遅延を発
生するものであり、これにより、クロックφ（Ｎ），φ
（Ｆ）との間に位相のずれが発生する。レジスタ３とレ
ジスタ７には、それぞれクロックφ（Ｎ），φ（Ｆ）が
印加されている。したがって、レジスタ１６に設定した
値よって、レジスタ３とレジスタ７のセットタイミング
の差を制御できることになる。レジスタ１６に設定する
値は、信号線１２５を介して送られてくるＤＬＳＥＴ信
号によってきまる。ＤＬＳＥＴ信号は、マイクロ命令に
よって制御される。又、集積回路の外部から制御する構
造も可能である。
（Ｆ）の倍周波数のクロックを生成する。発振器１２の
出力は、Ｄ−Ｆ／Ｆ１３およびＤ−Ｆ／Ｆ１４で分周さ
れ、それぞれクロックφ（Ｆ），φ（Ｎ）となる。ただ
し、発振器１２の出力と、Ｄ−Ｆ／Ｆ１４のクロック入
力とのあいだには、可変ディレイライン１５が挿入され
ている。可変ディレイライン１５は、信号線１２４を介
して送られるレジスタ１６の値に応じた長さの遅延を発
生するものであり、これにより、クロックφ（Ｎ），φ
（Ｆ）との間に位相のずれが発生する。レジスタ３とレ
ジスタ７には、それぞれクロックφ（Ｎ），φ（Ｆ）が
印加されている。したがって、レジスタ１６に設定した
値よって、レジスタ３とレジスタ７のセットタイミング
の差を制御できることになる。レジスタ１６に設定する
値は、信号線１２５を介して送られてくるＤＬＳＥＴ信
号によってきまる。ＤＬＳＥＴ信号は、マイクロ命令に
よって制御される。又、集積回路の外部から制御する構
造も可能である。
【００１８】図２は、本発明のタイムチャートの一例で
ある。タイムチャートにあらわれる信号やレジスタの内
容の番号は、図１のものにあわせてある。ＴＳＴ信号を
論理“１”にする前に、レジスタ３には００００がセッ
トされ、ＳＲ−Ｆ／Ｆ１１はリセットされているとす
る。また、レジスタ１６にセットされた値によって生じ
るクロックφ（Ｎ），φ（Ｆ）の差をｄＬ１とする。な
お、レジスタ３にアドレスがセットされてから、信号線
１１０にメモリ５の読出データが出力され確定するまで
の時間をｄＭ、クロックφ（Ｎ），φ（Ｆ）の周期をＴ
と呼ぶことにする。
ある。タイムチャートにあらわれる信号やレジスタの内
容の番号は、図１のものにあわせてある。ＴＳＴ信号を
論理“１”にする前に、レジスタ３には００００がセッ
トされ、ＳＲ−Ｆ／Ｆ１１はリセットされているとす
る。また、レジスタ１６にセットされた値によって生じ
るクロックφ（Ｎ），φ（Ｆ）の差をｄＬ１とする。な
お、レジスタ３にアドレスがセットされてから、信号線
１１０にメモリ５の読出データが出力され確定するまで
の時間をｄＭ、クロックφ（Ｎ），φ（Ｆ）の周期をＴ
と呼ぶことにする。
【００１９】以下、タイムチャートの〜にしたがっ
て、動作を説明する。
て、動作を説明する。
【００２０】は、ＴＳＴ信号が論理“１”となるタイ
ミングである。これ以降、ＥＮＢ信号クロックφ（Ｎ）
に同期して１クロックごとに論理“１”と“０”をくり
かえす。レジスタ３は、ＴＳＴ信号の変化に先立って０
０００となっているため、メモリ５の出力信号ＲＤＡＴ
Ａ（信号線１１０）は、メモリ５のアドレス００００の
読出データに確定している。ＴＳＴ＝１、ＥＮＢ＝０の
ため、クロックφ（Ｆ）に同期してレジスタ７がセット
されるが、この値は、メモリ５のアドレス００００の内
容そのままである。
ミングである。これ以降、ＥＮＢ信号クロックφ（Ｎ）
に同期して１クロックごとに論理“１”と“０”をくり
かえす。レジスタ３は、ＴＳＴ信号の変化に先立って０
０００となっているため、メモリ５の出力信号ＲＤＡＴ
Ａ（信号線１１０）は、メモリ５のアドレス００００の
読出データに確定している。ＴＳＴ＝１、ＥＮＢ＝０の
ため、クロックφ（Ｆ）に同期してレジスタ７がセット
されるが、この値は、メモリ５のアドレス００００の内
容そのままである。
【００２１】でＥＮＢ信号が論理“１”になるため、
ＲＤＡＴＡとレジスタ７の値の比較が（不一致検出回路
８で）おこなわれる。の終わりで、クロックφ（Ｎ）
に同期してレジスタ３がセットされ、メモリ５に入力さ
れるアドレスが００００から０００１にかわる。
ＲＤＡＴＡとレジスタ７の値の比較が（不一致検出回路
８で）おこなわれる。の終わりで、クロックφ（Ｎ）
に同期してレジスタ３がセットされ、メモリ５に入力さ
れるアドレスが００００から０００１にかわる。
【００２２】でメモリ５の出力信号ＲＤＡＴＡは、ア
ドレス切り替えからｄＭだけたった後に、メモリ５のレ
ジスタ３で示されるアドレスの値に確定する。また、同
じくアドレス切り替えからＴ−ｄＬ１たった後に、ＲＤ
ＡＴＡがレジスタ７にセットされる。でも不一致検出
回路８による比較はおこなわれるが、ＡＮＤ回路１７に
よるゲートがあるため、比較結果は、ＳＲ−Ｆ／Ｆ１１
にセットされない。
ドレス切り替えからｄＭだけたった後に、メモリ５のレ
ジスタ３で示されるアドレスの値に確定する。また、同
じくアドレス切り替えからＴ−ｄＬ１たった後に、ＲＤ
ＡＴＡがレジスタ７にセットされる。でも不一致検出
回路８による比較はおこなわれるが、ＡＮＤ回路１７に
よるゲートがあるため、比較結果は、ＳＲ−Ｆ／Ｆ１１
にセットされない。
【００２３】の頭でアドレスが切り変わってから、Ｒ
ＤＡＴＡが確定するだけの十分な時間がすぎた後にに
なる。ここでは、レジスタ７の値は変化せず、確定した
ＲＤＡＴＡと比較される。比較の結果、もし不一致が検
出されれば、ＳＲ−Ｆ／Ｆ１１がセットされる。
ＤＡＴＡが確定するだけの十分な時間がすぎた後にに
なる。ここでは、レジスタ７の値は変化せず、確定した
ＲＤＡＴＡと比較される。比較の結果、もし不一致が検
出されれば、ＳＲ−Ｆ／Ｆ１１がセットされる。
【００２４】以降、ＴＳＴ信号が論理“１”である間、
の動作が繰り返される。図２では、ｄＭ＜Ｔ−ｄＬ
１の関係にあるため、ＳＲ−Ｆ／Ｆ１１はセットされな
い。
の動作が繰り返される。図２では、ｄＭ＜Ｔ−ｄＬ
１の関係にあるため、ＳＲ−Ｆ／Ｆ１１はセットされな
い。
【００２５】図３は、レジスタ１６の設定値を変えて、
クロックφ（Ｎ）とφ（Ｆ）の位相差を、図２の場合よ
りも大きくした例である。この例では、クロックφ
（Ｎ）とφ（Ｆ）の差をｄＬ２とし、ｄＭ＞Ｔ−ｄＬ２
の関係にあるとする。この場合、ＲＤＡＴＡは、レジス
タのセットタイミングまでに確定していない。このた
め、レジスタ７には、確定前のメモリ５出力がセットさ
れており、ＥＮＢ信号が“１”の比較時点で、レジスタ
７の値とＲＤＡＴＡが一致しないことになる。この結
果、ＳＲ−Ｆ／Ｆ１１がセットされ、不一致発生が記録
される。
クロックφ（Ｎ）とφ（Ｆ）の位相差を、図２の場合よ
りも大きくした例である。この例では、クロックφ
（Ｎ）とφ（Ｆ）の差をｄＬ２とし、ｄＭ＞Ｔ−ｄＬ２
の関係にあるとする。この場合、ＲＤＡＴＡは、レジス
タのセットタイミングまでに確定していない。このた
め、レジスタ７には、確定前のメモリ５出力がセットさ
れており、ＥＮＢ信号が“１”の比較時点で、レジスタ
７の値とＲＤＡＴＡが一致しないことになる。この結
果、ＳＲ−Ｆ／Ｆ１１がセットされ、不一致発生が記録
される。
【００２６】被試験回路であるメモリ５のＡＣ試験−−
−メモリ５にアドレスを与えてから、アドレスに対応す
る出力が確定するまでの時間の測定−−−−は、レジス
タ１６の設定値を、クロックφ（Ｎ）とφ（Ｆ）の位相
差が広がる方向につぎつぎに変えることにより実施でき
る。ＳＲ−Ｆ／Ｆ１１がセットされた時のクロックφ
（Ｎ）とφ（Ｆ）の差が求める値に対応する。
−メモリ５にアドレスを与えてから、アドレスに対応す
る出力が確定するまでの時間の測定−−−−は、レジス
タ１６の設定値を、クロックφ（Ｎ）とφ（Ｆ）の位相
差が広がる方向につぎつぎに変えることにより実施でき
る。ＳＲ−Ｆ／Ｆ１１がセットされた時のクロックφ
（Ｎ）とφ（Ｆ）の差が求める値に対応する。
【００２７】図４は、不一致検出回路８に入力する正解
値パターンとして、被試験回路であるメモリ５以外の出
力を使用した場合の構成例である。ここでは、図１と異
なる部分のみを書き出してある。
値パターンとして、被試験回路であるメモリ５以外の出
力を使用した場合の構成例である。ここでは、図１と異
なる部分のみを書き出してある。
【００２８】図４において、図１に無いものは、メモリ
１８と、信号線１２７である。メモリ１８には、正解値
パターンが、必要に応じて縮退された形で格納してあ
る。たとえば、被試験回路であるメモリ５にあらかじめ
格納されたパターンが、偶数アドレスで“５５５５５
５”、奇数アドレスで“ＡＡＡＡＡＡ”となっていたと
すると、メモリ１８は、信号線１０４の下位１ビットを
アドレスとする。２ワードのメモリであり、ワード０に
は、“５５５５５５”が、ワード１には、“ＡＡＡＡＡ
Ａ”が格納されている。この構成例において、レジスタ
７の値を、メモリ５の出力が確定するまで保持しておく
ことは、必須ではないが、不一致検出タイミングを図１
の回路とあわせると、ＥＮＢ信号＝“１”のタイミング
で、レジスタ７と、メモリ１８の出力との比較がおこな
われる。比較の結果をＳＲ−Ｆ／Ｆ１１に反映させるこ
とで、ＡＣ試験が可能になる。
１８と、信号線１２７である。メモリ１８には、正解値
パターンが、必要に応じて縮退された形で格納してあ
る。たとえば、被試験回路であるメモリ５にあらかじめ
格納されたパターンが、偶数アドレスで“５５５５５
５”、奇数アドレスで“ＡＡＡＡＡＡ”となっていたと
すると、メモリ１８は、信号線１０４の下位１ビットを
アドレスとする。２ワードのメモリであり、ワード０に
は、“５５５５５５”が、ワード１には、“ＡＡＡＡＡ
Ａ”が格納されている。この構成例において、レジスタ
７の値を、メモリ５の出力が確定するまで保持しておく
ことは、必須ではないが、不一致検出タイミングを図１
の回路とあわせると、ＥＮＢ信号＝“１”のタイミング
で、レジスタ７と、メモリ１８の出力との比較がおこな
われる。比較の結果をＳＲ−Ｆ／Ｆ１１に反映させるこ
とで、ＡＣ試験が可能になる。
【００２９】
【発明の効果】以上説明したように、本発明により、集
積回路のＡＣ試験を集積回路内部で自動的に効率的に行
うことができるようにしたため、集積回路のＡＣ試験の
ためにテストパターンを外部から直接入力したり、高価
な高速のテスターを用いて被試験回路の出力を外部で観
測する必要がなくなり、又、信号線引き出しによる被試
験回路の負荷の増大や、入出力端子数の増加とそれによ
るチップ面積の増大を招くことがなくなる効果がある。
積回路のＡＣ試験を集積回路内部で自動的に効率的に行
うことができるようにしたため、集積回路のＡＣ試験の
ためにテストパターンを外部から直接入力したり、高価
な高速のテスターを用いて被試験回路の出力を外部で観
測する必要がなくなり、又、信号線引き出しによる被試
験回路の負荷の増大や、入出力端子数の増加とそれによ
るチップ面積の増大を招くことがなくなる効果がある。
【図１】本発明の一実施例を示すブロック構成図であ
る。
る。
【図２】本実施例における主要部のタイムチャートであ
る。
る。
【図３】図２におけるクロックφ（Ｎ）とφ（Ｆ）の位
相差を大きくした例でのタイムチャートである。
相差を大きくした例でのタイムチャートである。
【図４】正解値パターンとして被試験回路以外の出力を
使用した場合の一例を示す構成図である。
使用した場合の一例を示す構成図である。
１，２，６ セレクタ
３，７，１６ レジスタ
４ インクリメント回路
５，１８ メモリ
８ 不一致検出回路
９，１７ ＡＮＤゲート
１０，１３，１４ Ｄ−Ｆ／Ｆ
１１ ＳＲ−Ｆ／Ｆ
１２ 発振器
１５ 可変ディレイライン
１０１〜１２７ 信号線
Claims (2)
- 【請求項１】 集積回路の試験方式において、第一のレ
ジスタと第二のレジスタを備え、前記第一のレジスタに
通常時にはメモリアドレスを外部から指定された周期で
又試験時には試験データを第一の周期でセットする第一
レジスタ設定手段と、前記第一のレジスタの出力を受け
て対応するデータを出力する被試験回路と、前記第二の
レジスタに前記被試験回路からの出力データを通常時に
は外部から指定された周期で又試験時には前記第一の周
期と周期が同じであって予め設定された位相差を有する
第二の周期でセットする第二レジスタ設定手段と、前記
第一のレジスタに設定する前記試験データを予め決めら
れたアルゴリズムで前記第一のレジスタへのセットタイ
ミングに合わせて生成する試験データ生成部と、前記第
一のレジスタからの出力に応じて前記被試験回路から出
力される正解値データと前記第二のレジスタの内容と比
較する比較器と、試験時には前記比較器の比較が不一致
の場合に出力される不一致信号を前記第一の周期におけ
る予め決められた部分で検出し保持するエラー表示部と
から構成されることを特徴とする集積回路の試験方式。 - 【請求項２】 前記位相差を任意の値に設定する位相差
設定手段を備えたことを特徴とする請求項１記載の集積
回路の試験方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3171494A JP2936807B2 (ja) | 1991-07-12 | 1991-07-12 | 集積回路 |
| US07/911,987 US5254943A (en) | 1991-07-12 | 1992-07-13 | Integrated circuit device with a test circuit for a main circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3171494A JP2936807B2 (ja) | 1991-07-12 | 1991-07-12 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0519024A true JPH0519024A (ja) | 1993-01-26 |
| JP2936807B2 JP2936807B2 (ja) | 1999-08-23 |
Family
ID=15924143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3171494A Expired - Fee Related JP2936807B2 (ja) | 1991-07-12 | 1991-07-12 | 集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5254943A (ja) |
| JP (1) | JP2936807B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5341382A (en) * | 1991-06-19 | 1994-08-23 | Sun Microsystems, Inc. | Method and apparatus for improving fault coverage of system logic of an integrated circuit with embedded memory arrays |
| US6829737B1 (en) * | 2000-08-30 | 2004-12-07 | Micron Technology, Inc. | Method and system for storing device test information on a semiconductor device using on-device logic for determination of test results |
| US6943575B2 (en) * | 2002-07-29 | 2005-09-13 | Micron Technology, Inc. | Method, circuit and system for determining burn-in reliability from wafer level burn-in |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108243A (en) * | 1977-03-03 | 1978-09-20 | Omron Tateisi Electronics Co | Measurement system for memory access time |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3526485A1 (de) * | 1985-07-24 | 1987-02-05 | Heinz Krug | Schaltungsanordnung zum pruefen integrierter schaltungseinheiten |
| JP2521774B2 (ja) * | 1987-10-02 | 1996-08-07 | 株式会社日立製作所 | メモリ内蔵型論理ｌｓｉ及びそのｌｓｉの試験方法 |
| US4894605A (en) * | 1988-02-24 | 1990-01-16 | Digital Equipment Corporation | Method and on-chip apparatus for continuity testing |
| JPH0746130B2 (ja) * | 1988-05-19 | 1995-05-17 | 富士通株式会社 | Ｌｓｉシステム |
| US5097207A (en) * | 1989-11-03 | 1992-03-17 | John H. Blanz Company, Inc. | Temperature stable cryogenic probe station |
-
1991
- 1991-07-12 JP JP3171494A patent/JP2936807B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-13 US US07/911,987 patent/US5254943A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108243A (en) * | 1977-03-03 | 1978-09-20 | Omron Tateisi Electronics Co | Measurement system for memory access time |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2936807B2 (ja) | 1999-08-23 |
| US5254943A (en) | 1993-10-19 |
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