JPH0746130B2 - Ｌｓｉシステム - Google Patents
ＬｓｉシステムInfo
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- JPH0746130B2 JPH0746130B2 JP63123405A JP12340588A JPH0746130B2 JP H0746130 B2 JPH0746130 B2 JP H0746130B2 JP 63123405 A JP63123405 A JP 63123405A JP 12340588 A JP12340588 A JP 12340588A JP H0746130 B2 JPH0746130 B2 JP H0746130B2
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- lsi
- pin
- voltage
- reference voltage
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
- G01R31/2818—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP] using test structures on, or modifications of, the card under test, made for the purpose of testing, e.g. additional components or connectors
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/316—Testing of analog circuits
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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Description
【発明の詳細な説明】 〔概要〕 LSIシステムの改良に関し、 非接触でLSIピンの電圧を測定するに当たり、リファレ
ンス電圧を各LSIに対して電圧ドロップを小さくして供
給できるようになったLSIシステムを提供することを目
的とし、 多層プリント基板にリファレンス電圧供給層を設け、各
LSIのリファレンス電圧端子に接続するように構成した
ものである。
ンス電圧を各LSIに対して電圧ドロップを小さくして供
給できるようになったLSIシステムを提供することを目
的とし、 多層プリント基板にリファレンス電圧供給層を設け、各
LSIのリファレンス電圧端子に接続するように構成した
ものである。
〔産業上の利用分野〕 本発明は、非接触によってLSIピン電圧の測定が行い得
るようになったLSIシステムに関するものである。
るようになったLSIシステムに関するものである。
LSIシステムの試験としては、LSIシステムの機能試験と
ネット試験とが行われている。
ネット試験とが行われている。
機能試験はLSIを搭載した基板のコネクタ端子から入力
信号を与え、各LSIの出力端子から入力信号に応じた期
待値が得られているか否かを調べるものである。一方、
ネット試験は、各LSIの入出力端子間を結合する基板の
配線上の電圧を測定し、電圧トロップが許容範囲内に収
まっているか否かを調べるものである。何れの場合にも
LSIの入出力端子のピン電圧を検出することにより行わ
れる。即ち、機能試験の場合には、LSIの端子電圧が或
る基準値より上であるか下であるかによって論理
「１」，「０」の判定を行い、この論理が期待値と一致
しているか否か判定するものである。一方、ネット試験
は入出力端子間を接続している配線の両端の電圧を測定
し、その電位差が何ボルトであるかを調べることによ
り、電圧ドロップの値を知るものである。
信号を与え、各LSIの出力端子から入力信号に応じた期
待値が得られているか否かを調べるものである。一方、
ネット試験は、各LSIの入出力端子間を結合する基板の
配線上の電圧を測定し、電圧トロップが許容範囲内に収
まっているか否かを調べるものである。何れの場合にも
LSIの入出力端子のピン電圧を検出することにより行わ
れる。即ち、機能試験の場合には、LSIの端子電圧が或
る基準値より上であるか下であるかによって論理
「１」，「０」の判定を行い、この論理が期待値と一致
しているか否か判定するものである。一方、ネット試験
は入出力端子間を接続している配線の両端の電圧を測定
し、その電位差が何ボルトであるかを調べることによ
り、電圧ドロップの値を知るものである。
ここで、−9Vで論理「１」を示し、−1.7Vで論理「０」
を示すとき、機能試験の場合には基準値を−1.3V（−9V
〜1.7Vの中心値）とし、ネット試験の場合は最終的には
−9Vが−1.1Vに落ちているか否かを調べる。このように
ネット試験の場合には、Ｈレベル側に200mVのマージン
をもって試験するようにしている。このようにしておけ
ば、例えば機能試験では−1.3V以上であればパスする
が、電圧レベルが−1.3V付近であると、実動作のとき必
然的に発生するノイズのため、−1.3V付近で上下動して
発振したり、誤動作するようなLSIシステムを予め除外
することが出来る。
を示すとき、機能試験の場合には基準値を−1.3V（−9V
〜1.7Vの中心値）とし、ネット試験の場合は最終的には
−9Vが−1.1Vに落ちているか否かを調べる。このように
ネット試験の場合には、Ｈレベル側に200mVのマージン
をもって試験するようにしている。このようにしておけ
ば、例えば機能試験では−1.3V以上であればパスする
が、電圧レベルが−1.3V付近であると、実動作のとき必
然的に発生するノイズのため、−1.3V付近で上下動して
発振したり、誤動作するようなLSIシステムを予め除外
することが出来る。
第５図はLSIピン電圧測定法の従来例を説明する図であ
る。同図において、100はLSI、110はLSIピン、111はコ
ネクタ、112は基板、200はテスタ、400はプローブ・カ
ード、410はプローブをそれぞれ示す。
る。同図において、100はLSI、110はLSIピン、111はコ
ネクタ、112は基板、200はテスタ、400はプローブ・カ
ード、410はプローブをそれぞれ示す。
基板上に実装されたLSIシステム内の各LSI100から外部
に突出している複数のLSIピン110に、複数のLSIピン110
と対応する複数のプローブ410を直接接触させ、専用テ
スタ200により、基板112のコネクタ111を介するか或い
はプローブ410を介してテスト・パターンを入力し、プ
ローブ410によりLSIピン110の端子電圧をテスタ200に入
力して測定し、予めテスタ200に保持されているテスト
状態での予期値と比較すること又は電圧値を検出するこ
とにより、テストを行うものであった。
に突出している複数のLSIピン110に、複数のLSIピン110
と対応する複数のプローブ410を直接接触させ、専用テ
スタ200により、基板112のコネクタ111を介するか或い
はプローブ410を介してテスト・パターンを入力し、プ
ローブ410によりLSIピン110の端子電圧をテスタ200に入
力して測定し、予めテスタ200に保持されているテスト
状態での予期値と比較すること又は電圧値を検出するこ
とにより、テストを行うものであった。
第６図はLSIピン電圧測定の他の従来例を示す図であ
る。同図において、100aと100bはLSI、122はORゲート、
123はNORゲート、126と127はデコーダ、132はNORゲー
ト、ａはラッチをそれぞれ示している。
る。同図において、100aと100bはLSI、122はORゲート、
123はNORゲート、126と127はデコーダ、132はNORゲー
ト、ａはラッチをそれぞれ示している。
第６図の回路はLSIの中に存在する。デコーダ126および
127は、PINアドレスをデコードするものである。ここ
で、LSI100aのピンＡとLSI100bのピンＢが結線されてい
る場合、LSI100aのラッチａに論理「１」又は「０」を
書き込む。これにより、NORゲート132の第１番目の入力
にはLSIピンＢの電圧が印加され、第２番目の入力には
デコーダ126の或る出力線の電圧が印加され、第３番目
の入力にはデコーダ127の或る出力線の電圧が印加され
る。NORゲート132に入力されるピン・セレクト信号AD1
及びAD2がともに論理「０」であると、LSIピンの論理値
を反転したものがNORゲート132から出力される。NORゲ
ート132の出力はORゲート122を介してNORゲート123の上
側入力に印加される。NORゲート123の下側入力に「０」
のLSIセレクト信号が印加されていると、上側入力に印
加されている論理値を反転したものがNORゲート123から
出力される。NORゲート123の出力は、LSIのPSO（Pin Sc
an Out）出力端子から外部に出力される。
127は、PINアドレスをデコードするものである。ここ
で、LSI100aのピンＡとLSI100bのピンＢが結線されてい
る場合、LSI100aのラッチａに論理「１」又は「０」を
書き込む。これにより、NORゲート132の第１番目の入力
にはLSIピンＢの電圧が印加され、第２番目の入力には
デコーダ126の或る出力線の電圧が印加され、第３番目
の入力にはデコーダ127の或る出力線の電圧が印加され
る。NORゲート132に入力されるピン・セレクト信号AD1
及びAD2がともに論理「０」であると、LSIピンの論理値
を反転したものがNORゲート132から出力される。NORゲ
ート132の出力はORゲート122を介してNORゲート123の上
側入力に印加される。NORゲート123の下側入力に「０」
のLSIセレクト信号が印加されていると、上側入力に印
加されている論理値を反転したものがNORゲート123から
出力される。NORゲート123の出力は、LSIのPSO（Pin Sc
an Out）出力端子から外部に出力される。
第５図の従来例のメリットは測定精度が高いことである
が、デメリットは、 （ａ）プローブするための装置が別に必要なこと、 （ｂ）LSIピンがLSIパッケージと基板の間に隠れている
とプローブが不可能なこと、 （ｃ）実装の高密度化が進み、LSIピン、ピン間 および基板上のプローブ・パッドの微細化により、プロ
ーブが困難なこと、等である。
が、デメリットは、 （ａ）プローブするための装置が別に必要なこと、 （ｂ）LSIピンがLSIパッケージと基板の間に隠れている
とプローブが不可能なこと、 （ｃ）実装の高密度化が進み、LSIピン、ピン間 および基板上のプローブ・パッドの微細化により、プロ
ーブが困難なこと、等である。
第６図の従来例のメリットは、非接触でプローブが不要
であると共にLSIピンのサイズや位置など物理的なテス
ト上の制限を受けないことであり、デメリットは、LSI
の端子電圧をゲートを通してLSI外部のテスタに取り出
すようにしているので、取り出すまでの電圧降下により
正確な電圧測定を行えないことである。
であると共にLSIピンのサイズや位置など物理的なテス
ト上の制限を受けないことであり、デメリットは、LSI
の端子電圧をゲートを通してLSI外部のテスタに取り出
すようにしているので、取り出すまでの電圧降下により
正確な電圧測定を行えないことである。
このために、本発明者は先に第７図に示すような回路を
出願した。第７図は先願のシステム構成例を示すブロッ
ク図である。同図において、101ないし103はLSI、120は
論理回路、121はデコーダ、130はPSO回路、200はテス
タ、210は全体制御部、211はテスト・パターン発生部、
212は比較出力部、213はリファレンス電圧発生部、214
はLSI/ピン・アドレス発生部、215は物理テスタ信号割
りふり部、220はLSI/ピン電圧予期値データ・ファイ
ル、230は結果格納ファイル、320はコネクタ、LSISはLS
Iシステムをそれぞれ示している。
出願した。第７図は先願のシステム構成例を示すブロッ
ク図である。同図において、101ないし103はLSI、120は
論理回路、121はデコーダ、130はPSO回路、200はテス
タ、210は全体制御部、211はテスト・パターン発生部、
212は比較出力部、213はリファレンス電圧発生部、214
はLSI/ピン・アドレス発生部、215は物理テスタ信号割
りふり部、220はLSI/ピン電圧予期値データ・ファイ
ル、230は結果格納ファイル、320はコネクタ、LSISはLS
Iシステムをそれぞれ示している。
LSIシステムLSISは、プリント基板と、プリント基板上
に配置された複数のLSI101,102,103,…から構成されて
いる。各LSIは、論理回路120と、PSO回路130とから構成
されている。PSO回路130は、セレクトされたLSIピンの
電圧とリファレンス電圧とを比較し、比較結果を出力す
るものである。デコーダ121はLSIアドレスをデコードす
るものであり、デコーダ121の各出力線は対応するPSO回
路130のLSIセレクト端子に接続されている。
に配置された複数のLSI101,102,103,…から構成されて
いる。各LSIは、論理回路120と、PSO回路130とから構成
されている。PSO回路130は、セレクトされたLSIピンの
電圧とリファレンス電圧とを比較し、比較結果を出力す
るものである。デコーダ121はLSIアドレスをデコードす
るものであり、デコーダ121の各出力線は対応するPSO回
路130のLSIセレクト端子に接続されている。
テスタ200は、全体制御部210、LSI/ピン電圧予期値デー
タ・ファイル220および結果格納ファイル230等を有して
いる。全体制御部210は、テスト・パターン発生部211、
比較出力部212、リファレンス電圧発生部213、LI/ピン
・アドレス発生部214および物理テスタ信号割りふり部2
15などから構成されている。テスト・パターン発生部21
1は、LSIシステムLSISに入力すべきテスト・パターンを
発生するものである。比較出力部212にはLSI/ピン電圧
予期値データ・ファイル220から読み出された予期値デ
ータ、リファレンス電圧発生部213のリファレンス電圧
及びPSO信号が入力され、比較出力部212はPSO信号が反
転した時点におけるリファレンス電圧と予期値データと
を比較する。この比較結果は、結果格納ファイル230に
格納される。リファレンス電圧発生部213は、可変のリ
ファレンス電圧を発生するものである。LSI/ピン・アド
レス発生部214は、LSIアドレスとPINアドレスを発生す
るものである。LSIアドレスは、ピン・スキャン・アウ
トすべきLSIを指定するものであり、PINアドレスはピン
・スキャン・アウトすべきLSIピンを指定するものであ
る。例えば、LSIアドレスがLSI101を指定し、PINアドレ
スが第１番目のLSIピンを指定していたと仮定すると、L
SI101の第１番目のLSIピンの電圧とリファレンス電圧と
の比較結果が比較出力部212に入力される。物理テスタ
信号割りふり部215は、テストするLSIシステムLSISのピ
ン構成に対応したピン配置を設定するものである。LSI/
ピン電圧予期値データ・ファイル220には、テスト・パ
ターンをLSIシステムLSISに入力した場合におけるLSIピ
ンの電圧値がテスト・パターン毎に区別して予め格納さ
れている。結果格納部230には、比較出力部212によって
得られた比較結果が格納される。
タ・ファイル220および結果格納ファイル230等を有して
いる。全体制御部210は、テスト・パターン発生部211、
比較出力部212、リファレンス電圧発生部213、LI/ピン
・アドレス発生部214および物理テスタ信号割りふり部2
15などから構成されている。テスト・パターン発生部21
1は、LSIシステムLSISに入力すべきテスト・パターンを
発生するものである。比較出力部212にはLSI/ピン電圧
予期値データ・ファイル220から読み出された予期値デ
ータ、リファレンス電圧発生部213のリファレンス電圧
及びPSO信号が入力され、比較出力部212はPSO信号が反
転した時点におけるリファレンス電圧と予期値データと
を比較する。この比較結果は、結果格納ファイル230に
格納される。リファレンス電圧発生部213は、可変のリ
ファレンス電圧を発生するものである。LSI/ピン・アド
レス発生部214は、LSIアドレスとPINアドレスを発生す
るものである。LSIアドレスは、ピン・スキャン・アウ
トすべきLSIを指定するものであり、PINアドレスはピン
・スキャン・アウトすべきLSIピンを指定するものであ
る。例えば、LSIアドレスがLSI101を指定し、PINアドレ
スが第１番目のLSIピンを指定していたと仮定すると、L
SI101の第１番目のLSIピンの電圧とリファレンス電圧と
の比較結果が比較出力部212に入力される。物理テスタ
信号割りふり部215は、テストするLSIシステムLSISのピ
ン構成に対応したピン配置を設定するものである。LSI/
ピン電圧予期値データ・ファイル220には、テスト・パ
ターンをLSIシステムLSISに入力した場合におけるLSIピ
ンの電圧値がテスト・パターン毎に区別して予め格納さ
れている。結果格納部230には、比較出力部212によって
得られた比較結果が格納される。
第８図はLSIピンあたりのPSO回路の構成例を示すブロッ
ク図である。同図において、100はLSI、122はORゲー
ト、123はNORゲート、131はコンパレータ、132はNORゲ
ートをそれぞれ示している。
ク図である。同図において、100はLSI、122はORゲー
ト、123はNORゲート、131はコンパレータ、132はNORゲ
ートをそれぞれ示している。
PSO回路130は、コンパレータ131とNORゲート132とから
構成されている。コンパレータ131には、論理回路に信
号を入力又は出力するためのLSIピンの電圧とリファレ
ンス電圧VREFとが入力される。コンパレータ131は、LSI
ピン電圧がリファレンス電圧VREFより小であるときは
「０」を出力し、そうでない場合には「１」を出力す
る。NORゲート132の第１番目の入力にはコンパレータ13
1の出力が印加され、NORゲート132の第２番目の入力に
はピン・セレクト信号AD1が印加され、NORゲート132の
第３番目の入力にはピン・セレクト信号AD2が印加され
る。ORゲート122の入力には、LSIの中の複数のPSO回路1
30の出力が入力される。NORゲート123の上側入力にはOR
回路122の出力が印加され、NORゲート123の下側入力に
はLSIセレクト信号が印加される。NORゲート123の出力
は、PSO出力端子からLSI外部に出力される。
構成されている。コンパレータ131には、論理回路に信
号を入力又は出力するためのLSIピンの電圧とリファレ
ンス電圧VREFとが入力される。コンパレータ131は、LSI
ピン電圧がリファレンス電圧VREFより小であるときは
「０」を出力し、そうでない場合には「１」を出力す
る。NORゲート132の第１番目の入力にはコンパレータ13
1の出力が印加され、NORゲート132の第２番目の入力に
はピン・セレクト信号AD1が印加され、NORゲート132の
第３番目の入力にはピン・セレクト信号AD2が印加され
る。ORゲート122の入力には、LSIの中の複数のPSO回路1
30の出力が入力される。NORゲート123の上側入力にはOR
回路122の出力が印加され、NORゲート123の下側入力に
はLSIセレクト信号が印加される。NORゲート123の出力
は、PSO出力端子からLSI外部に出力される。
第７図の実施例の動作について説明する。LSI/ピン・ア
ドレス発生部214から発生されたLSIアドレス信号は、デ
コーダ121によりデコードされ、これによりピン・スキ
ャン・アウトすべきLSIの選択が行われる。また、LSIピ
ン・アドレス発生部214からのPINアドレス信号はPSO回
路130のデコーダ（第６図のデコーダ126,127参照）によ
りデコードされ、テスト対象とするLSIピンの選択が行
われる。LSIアドレスがLSI101を指定し、PINアドレスが
第１番目のLSIピンを指定したと仮定すると、LSI101と
第１番目とLSIピンの電圧とリファレンス電圧の比較結
果が比較出力部212に入力される。
ドレス発生部214から発生されたLSIアドレス信号は、デ
コーダ121によりデコードされ、これによりピン・スキ
ャン・アウトすべきLSIの選択が行われる。また、LSIピ
ン・アドレス発生部214からのPINアドレス信号はPSO回
路130のデコーダ（第６図のデコーダ126,127参照）によ
りデコードされ、テスト対象とするLSIピンの選択が行
われる。LSIアドレスがLSI101を指定し、PINアドレスが
第１番目のLSIピンを指定したと仮定すると、LSI101と
第１番目とLSIピンの電圧とリファレンス電圧の比較結
果が比較出力部212に入力される。
デスト・パターン発生部211からのテスト・パターン
は、コネスタ320を介してLSIシステムLSISに入力され
る。LSI101の第１番目のLSIピンの電圧は、LSI101の第
１番目のLSIピンに接続されたPSO回路130（第１番目のP
SO回路）のコンパレータ131に入力される。また、リフ
ァレンス電圧発生部213から出力されるリファレンス電
圧もPSO回路130のコンパレータ131に入力される。第１
番目のPSO回路130のコンパレータ131は、テスト・パタ
ーン入力時における第１番目のLSIピンの電圧とリファ
レンス電圧とを比較する。LSI101の第１番目のLSIピン
の電圧がリファレンス電圧よりも高い場合は、第１番目
のPSO回路130はＬレベル（低レベル）を出力する。リフ
ァレンス電圧発生部213は、リファレンス電圧を段階的
にアップさせる。或る時点で、LSI101の第１番目のLSI
ピンの電圧とリファレンス電圧が一致すると、LSI101の
第１番目のPSO回路130の出力は、ＬレベルからＨレベル
へと反転する。比較出力部212は、PSO信号がＬレベルの
信号からＨレベルの信号へと反転したことを検出する
と、データ・ファイル220から読み出された予期値デー
タと一致時のリファレンス電圧とを比較し、比較結果を
結果格納部230に格納する。
は、コネスタ320を介してLSIシステムLSISに入力され
る。LSI101の第１番目のLSIピンの電圧は、LSI101の第
１番目のLSIピンに接続されたPSO回路130（第１番目のP
SO回路）のコンパレータ131に入力される。また、リフ
ァレンス電圧発生部213から出力されるリファレンス電
圧もPSO回路130のコンパレータ131に入力される。第１
番目のPSO回路130のコンパレータ131は、テスト・パタ
ーン入力時における第１番目のLSIピンの電圧とリファ
レンス電圧とを比較する。LSI101の第１番目のLSIピン
の電圧がリファレンス電圧よりも高い場合は、第１番目
のPSO回路130はＬレベル（低レベル）を出力する。リフ
ァレンス電圧発生部213は、リファレンス電圧を段階的
にアップさせる。或る時点で、LSI101の第１番目のLSI
ピンの電圧とリファレンス電圧が一致すると、LSI101の
第１番目のPSO回路130の出力は、ＬレベルからＨレベル
へと反転する。比較出力部212は、PSO信号がＬレベルの
信号からＨレベルの信号へと反転したことを検出する
と、データ・ファイル220から読み出された予期値デー
タと一致時のリファレンス電圧とを比較し、比較結果を
結果格納部230に格納する。
上記先願によれば、コンパレータをPSO回路に内蔵さ
せ、LSIの端子電圧の電圧降下が生ずる前に比較してい
るので、従来に比較してより正確に円圧レベルの検出を
行うことが可能になる。
せ、LSIの端子電圧の電圧降下が生ずる前に比較してい
るので、従来に比較してより正確に円圧レベルの検出を
行うことが可能になる。
しかしながら、リファレンス電圧をテスタから各LSIに
供給するときに、基板のコネクタ端子から各LSIまでの
配線長が異なるため、各PSO回路のコンパレータにおけ
るリファレンス電圧が異なってしまい、従って電圧検出
ができないと言う新たな課題が生じた。
供給するときに、基板のコネクタ端子から各LSIまでの
配線長が異なるため、各PSO回路のコンパレータにおけ
るリファレンス電圧が異なってしまい、従って電圧検出
ができないと言う新たな課題が生じた。
本発明は、この点に鑑みて創作されたものであって、非
接触でLSIピンの電圧を測定するに当たり、リファレン
ス電圧を各LSIに対して電圧降下を小さくして供給でき
るようになったLSIシステムを提供することを目的とし
ている。
接触でLSIピンの電圧を測定するに当たり、リファレン
ス電圧を各LSIに対して電圧降下を小さくして供給でき
るようになったLSIシステムを提供することを目的とし
ている。
第１図は本発明の原理を説明するための図である。同図
において、100はLSI、110はLSIピン、111はリファレン
ス電圧端子、112はピン・スキャン・アウト出力端子、1
30はピン・スキャン・アウト出力端子、130はピン・ス
キャン・アウト回路、131はコンパレータ、132はゲー
ト、300はプリント基板、310はリファレンス電圧供給層
をそれぞれ示している。
において、100はLSI、110はLSIピン、111はリファレン
ス電圧端子、112はピン・スキャン・アウト出力端子、1
30はピン・スキャン・アウト出力端子、130はピン・ス
キャン・アウト回路、131はコンパレータ、132はゲー
ト、300はプリント基板、310はリファレンス電圧供給層
をそれぞれ示している。
LSIシステムは、多層プリント基板300と、多層プリント
基板300に実装された複数個のLSI100とを具備してい
る。
基板300に実装された複数個のLSI100とを具備してい
る。
LSI100は、複数個のLSIピン110と、リファレンス電圧端
子111と、ピン・スキャン・アウト出力端子112と、LSI
ピン110に１対１に対応するピン・スキャン・アウト回
路130とを有している。
子111と、ピン・スキャン・アウト出力端子112と、LSI
ピン110に１対１に対応するピン・スキャン・アウト回
路130とを有している。
各ピン・スキャン・アウト回路130は、対応するLSIピン
の電圧及びリファレンス電圧が入力されるコンパレータ
131と、コンパレータ131の出力及びピン・セレクト信号
が入力されるゲート132とを備えている。
の電圧及びリファレンス電圧が入力されるコンパレータ
131と、コンパレータ131の出力及びピン・セレクト信号
が入力されるゲート132とを備えている。
プリント基板300は多層プリント基板である。その内に
或る層がリファレンス電圧供給層310に割り当てられて
いる。リファレンス電圧供給層310は例えばベタのもの
である。リファレンス電圧供給層310とLSI100のリファ
レンス電圧端子がスルー・ホール等によって接続されて
いる。
或る層がリファレンス電圧供給層310に割り当てられて
いる。リファレンス電圧供給層310は例えばベタのもの
である。リファレンス電圧供給層310とLSI100のリファ
レンス電圧端子がスルー・ホール等によって接続されて
いる。
本発明によれば、多層プリント基板のリファレンス電圧
供給層310によってリファレンス電圧を各LSI100に供給
しているので、各LSIにおけるリファレンス電圧の差を
小さくすることが出来る。リファレンス電圧供給層310
の電圧は可変することが出来る。
供給層310によってリファレンス電圧を各LSI100に供給
しているので、各LSIにおけるリファレンス電圧の差を
小さくすることが出来る。リファレンス電圧供給層310
の電圧は可変することが出来る。
第２図は本発明によるネット試験の例を説明するための
図である。同図において、101と102はLSI、101aと102a
はLSIピン、124と125はゲート、130はPSO回路をそれぞ
れ示す。
図である。同図において、101と102はLSI、101aと102a
はLSIピン、124と125はゲート、130はPSO回路をそれぞ
れ示す。
第２図の例でネット試験を行う場合には、LSI101からゲ
ート124を介して論理「１」又は「０」のデータを出力
させる。このデータは配線を介してLSI102に入力され、
PSO回路130とゲート125に印加される。PSO回路130では
リファレンス電圧と比較する。LSIピン101a,102aはリフ
ァレンス電圧供給層に接続されている。そして、比較結
果をテスタへ出力する。一方、LSI101においても、ゲー
ト124の出力をPSO回路130によりリファレンス電圧と比
較している。ここで、リファレンス電圧を−2Vないし−
0.5Vの範囲で変化させる。そして、LSIピンの電圧が
−0.9Vで、LSIピンの電圧が−1.2Vであったとする
と、その差が300mVあることになり、オープンの可能性
があると判断される。また、LSIピンの電圧測定で、
リファレンス電圧VREFを−2Vないし−0.5Vの範囲で振っ
たとき、出力が反転しない場合は、LSIピンが電源層
とショートしている可能性があると判断される。
ート124を介して論理「１」又は「０」のデータを出力
させる。このデータは配線を介してLSI102に入力され、
PSO回路130とゲート125に印加される。PSO回路130では
リファレンス電圧と比較する。LSIピン101a,102aはリフ
ァレンス電圧供給層に接続されている。そして、比較結
果をテスタへ出力する。一方、LSI101においても、ゲー
ト124の出力をPSO回路130によりリファレンス電圧と比
較している。ここで、リファレンス電圧を−2Vないし−
0.5Vの範囲で変化させる。そして、LSIピンの電圧が
−0.9Vで、LSIピンの電圧が−1.2Vであったとする
と、その差が300mVあることになり、オープンの可能性
があると判断される。また、LSIピンの電圧測定で、
リファレンス電圧VREFを−2Vないし−0.5Vの範囲で振っ
たとき、出力が反転しない場合は、LSIピンが電源層
とショートしている可能性があると判断される。
第３図はPSO回路の構成例の詳細を示す電気回路図であ
る。同図において、T1ないしT6はトランジスタ、RCとRL
とREは抵抗、133はバイヤス回路をそれぞれ示してい
る。
る。同図において、T1ないしT6はトランジスタ、RCとRL
とREは抵抗、133はバイヤス回路をそれぞれ示してい
る。
第３図において、右側のトランジスタT1ないしT6の部分
はNORゲート132を構成しており、左側のトランジスタ
T1,T4,T5,T6の部分はコンパレータ131を構成している。
コンパレータ131を構成するトランジスタT1のベースに
はLSIピンの電圧が印加され、トランジスタT4のベース
にはリファレンス電圧VREFが印加される。コンパレータ
131のトランジスタT4のコレクタはトランジスタT5のベ
ースに接続される。トランジスタT6のベースにはバイヤ
ス回路133の出力が印加される。
はNORゲート132を構成しており、左側のトランジスタ
T1,T4,T5,T6の部分はコンパレータ131を構成している。
コンパレータ131を構成するトランジスタT1のベースに
はLSIピンの電圧が印加され、トランジスタT4のベース
にはリファレンス電圧VREFが印加される。コンパレータ
131のトランジスタT4のコレクタはトランジスタT5のベ
ースに接続される。トランジスタT6のベースにはバイヤ
ス回路133の出力が印加される。
NORゲート132を構成するトランジスタT3のベースには、
コンパレータを構成するトランジスタT5のエミッタ電圧
が印加されている。トランジスタT2のベースにはピン・
セレクト信号AD1が印加され、トランジスタT1のベース
にはピン・セレクト信号AD2が印加されている。NORゲー
ト132を構成するトランジスタT4のベースにはバイヤス
回路133の出力が印加され、また、トランジスタT6のベ
ースにもバイヤス回路133の出力が印加されている。ト
ランジスタT5のベースには、トランジスタT4のコレクタ
電圧が印加されている。第３図のコンパレータおよびNO
Rゲートは、ECL（エミッタ結合論理回路）のゲートから
構成することが出来る。ECLのゲートはNOR/ORの機能を
持っている。
コンパレータを構成するトランジスタT5のエミッタ電圧
が印加されている。トランジスタT2のベースにはピン・
セレクト信号AD1が印加され、トランジスタT1のベース
にはピン・セレクト信号AD2が印加されている。NORゲー
ト132を構成するトランジスタT4のベースにはバイヤス
回路133の出力が印加され、また、トランジスタT6のベ
ースにもバイヤス回路133の出力が印加されている。ト
ランジスタT5のベースには、トランジスタT4のコレクタ
電圧が印加されている。第３図のコンパレータおよびNO
Rゲートは、ECL（エミッタ結合論理回路）のゲートから
構成することが出来る。ECLのゲートはNOR/ORの機能を
持っている。
第４図はコンパレータのLSIチップ内での配置例を示す
図である。同図において、500はLSIパッケージ、510はL
SIチップ、520はLSIピン、530はECLゲート・セルをそれ
ぞれ示している。コンパレータに用いるECLゲート・セ
ルは、第４図の斜線で示すように、LSIピン520に近いセ
ルを用いるようにする。これにより、電圧ドロップを小
さくすることが可能となる。
図である。同図において、500はLSIパッケージ、510はL
SIチップ、520はLSIピン、530はECLゲート・セルをそれ
ぞれ示している。コンパレータに用いるECLゲート・セ
ルは、第４図の斜線で示すように、LSIピン520に近いセ
ルを用いるようにする。これにより、電圧ドロップを小
さくすることが可能となる。
以上の説明から明らかなように、本発明によれば、 （ａ）電圧ドロップが小さいので、測定精度が高い。
（ｂ）LSIの中のPSO回路を他の論理回路と同種のゲート
で作成することが出来る。等の顕著な効果を奏すること
が出来る。
で作成することが出来る。等の顕著な効果を奏すること
が出来る。
第１図は本発明の原理図、第２図は本発明によるネット
試験を説明するための図、第３図はPSO回路の構成例の
電気回路図、第４図はコンパレータのLSIチップ内での
配置例を示す図、第５図はLSIピン電圧測定の従来例を
示す図、第６図はLSIピン電圧測定の他の従来例を示す
図、第７図は先願のシステム構成例を示すブロック図、
第８図はLSIピンあたりのPSO回路を示す図である。 100……ないし103……LSI、120……論理回路、121……
デコーダ、122……ORゲート、123……NORゲート、130…
…PSO回路、131……コンパレータ、132……NORゲート、
200……テスタ、210……全体制御部、211……テスト・
パターン発生部、212……比較出力部、213……リファレ
ンス電圧発生部、214……LSI/ピ・アドレス発生部、215
……物理テスタ信号割りふり部、220……LSI/ピン電圧
予期値データ・ファイル、230……結果格納ファイル、3
00……多層プリント基板、310……リファレンス電圧供
給層、320……コネクタ。
試験を説明するための図、第３図はPSO回路の構成例の
電気回路図、第４図はコンパレータのLSIチップ内での
配置例を示す図、第５図はLSIピン電圧測定の従来例を
示す図、第６図はLSIピン電圧測定の他の従来例を示す
図、第７図は先願のシステム構成例を示すブロック図、
第８図はLSIピンあたりのPSO回路を示す図である。 100……ないし103……LSI、120……論理回路、121……
デコーダ、122……ORゲート、123……NORゲート、130…
…PSO回路、131……コンパレータ、132……NORゲート、
200……テスタ、210……全体制御部、211……テスト・
パターン発生部、212……比較出力部、213……リファレ
ンス電圧発生部、214……LSI/ピ・アドレス発生部、215
……物理テスタ信号割りふり部、220……LSI/ピン電圧
予期値データ・ファイル、230……結果格納ファイル、3
00……多層プリント基板、310……リファレンス電圧供
給層、320……コネクタ。
Claims (1)
- 【請求項１】多層プリント基板（300）と 多層プリント基板（300）に実装された複数個のLSI（10
0）とを具備するLSIシステムであって、 各LSI（100）は、複数個のLSIピン（110）と、リファレ
ンス電圧端子（111）と、ピン・スキァン・アウト出力
端子（112）と、LSIピン（110）に１対１に対応するピ
ン・スキァン・アウト回路（130）とを有し、 各ピン・スキァン・アウト回路（130）は、対応するLSI
ピンの電圧及びリファレンス電圧が入力されるコンパレ
ータ（131）と、コンパレータ（131）の出力及びピン・
セレクト信号が入力されるゲート（132）とを備え、ゲ
ート（132）の出力信号はピン・スキャン・アウト出力
端子（112）から出力され、 更に、多層プリント基板（300）は、可変なリファレン
ス電圧を供給するリファレンス電圧供給層（310）を持
ち、各LSI（100）のリファレンス電圧端子（111）がリ
ファレンス電圧供給層（310）と接続されていることを
特徴とするLSIシステム。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63123405A JPH0746130B2 (ja) | 1988-05-19 | 1988-05-19 | Ｌｓｉシステム |
| CA000600317A CA1301950C (en) | 1988-05-19 | 1989-05-15 | Lsi system including a plurality of lsi circuit chips mounted on a board |
| EP89304922A EP0343828B1 (en) | 1988-05-19 | 1989-05-16 | LSI system including a plurality of LSI circuit chips mounted on a board |
| DE89304922T DE68911374T2 (de) | 1988-05-19 | 1989-05-16 | LSI-System mit einer Vielzahl von auf einer Karte montierten LSI-Schaltungschips. |
| AU34862/89A AU596767B2 (en) | 1988-05-19 | 1989-05-17 | Lsi system including a plurality of lsi circuit chips mounted on a board |
| KR8906733A KR920004536B1 (en) | 1988-05-19 | 1989-05-19 | Lsi system including a plurality of lsi circuit chips mounted on a board |
| US07/354,364 US4949033A (en) | 1988-05-19 | 1989-05-19 | LSI system including a plurality of LSI circuit chips mounted on a board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63123405A JPH0746130B2 (ja) | 1988-05-19 | 1988-05-19 | Ｌｓｉシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01292272A JPH01292272A (ja) | 1989-11-24 |
| JPH0746130B2 true JPH0746130B2 (ja) | 1995-05-17 |
Family
ID=14859743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63123405A Expired - Lifetime JPH0746130B2 (ja) | 1988-05-19 | 1988-05-19 | Ｌｓｉシステム |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4949033A (ja) |
| EP (1) | EP0343828B1 (ja) |
| JP (1) | JPH0746130B2 (ja) |
| KR (1) | KR920004536B1 (ja) |
| AU (1) | AU596767B2 (ja) |
| CA (1) | CA1301950C (ja) |
| DE (1) | DE68911374T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0394183A (ja) * | 1989-05-19 | 1991-04-18 | Fujitsu Ltd | 半導体集積回路の試験方法及び回路 |
| JP2760157B2 (ja) * | 1991-01-23 | 1998-05-28 | 日本電気株式会社 | Ｌｓｉテスト方法 |
| WO1992019052A1 (en) * | 1991-04-19 | 1992-10-29 | Vlsi Technology, Inc. | Mappable test structure for gate array circuit and method for testing the same |
| JPH05307619A (ja) * | 1991-05-16 | 1993-11-19 | Nec Corp | マイクロプロセッサのａｃ特性測定方法 |
| JP2936807B2 (ja) * | 1991-07-12 | 1999-08-23 | 日本電気株式会社 | 集積回路 |
| TWI269223B (en) * | 2005-04-25 | 2006-12-21 | Via Tech Inc | Method and related apparatus for calibrating signal driving parameters between chips |
| JP6003129B2 (ja) * | 2012-03-19 | 2016-10-05 | 富士通株式会社 | 描画装置、描画方法および描画プログラム |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3833853A (en) * | 1973-04-13 | 1974-09-03 | Honeywell Inf Systems | Method and apparatus for testing printed wiring boards having integrated circuits |
| DE2437673C3 (de) * | 1974-08-05 | 1978-04-27 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Vorrichtung zum Prüfen von Innenlagen mehrlagiger Leiterplatten |
| JPS53125771A (en) * | 1977-04-08 | 1978-11-02 | Toshiba Corp | Measuring unit for semiconductor |
| US4443278A (en) * | 1981-05-26 | 1984-04-17 | International Business Machines Corporation | Inspection of multilayer ceramic circuit modules by electrical inspection of green specimens |
| GB2104669A (en) * | 1981-08-06 | 1983-03-09 | Int Computers Ltd | Apparatus for testing electronic devices |
| FR2557701B1 (fr) * | 1983-12-28 | 1986-04-11 | Crouzet Sa | Dispositif de controle de continuite des circuits imprimes |
| JPS6173075A (ja) * | 1984-09-19 | 1986-04-15 | Hitachi Ltd | Ｌｓｉ論理状態抽出方式 |
| US4748403A (en) * | 1986-02-05 | 1988-05-31 | Hewlett-Packard Company | Apparatus for measuring circuit element characteristics with VHF signal |
| JPS63133072A (ja) * | 1986-11-26 | 1988-06-04 | Fujitsu Ltd | Ｌｓｉシステムテスト方式 |
-
1988
- 1988-05-19 JP JP63123405A patent/JPH0746130B2/ja not_active Expired - Lifetime
-
1989
- 1989-05-15 CA CA000600317A patent/CA1301950C/en not_active Expired - Lifetime
- 1989-05-16 EP EP89304922A patent/EP0343828B1/en not_active Expired - Lifetime
- 1989-05-16 DE DE89304922T patent/DE68911374T2/de not_active Expired - Fee Related
- 1989-05-17 AU AU34862/89A patent/AU596767B2/en not_active Ceased
- 1989-05-19 US US07/354,364 patent/US4949033A/en not_active Expired - Fee Related
- 1989-05-19 KR KR8906733A patent/KR920004536B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01292272A (ja) | 1989-11-24 |
| US4949033A (en) | 1990-08-14 |
| KR920004536B1 (en) | 1992-06-08 |
| CA1301950C (en) | 1992-05-26 |
| EP0343828B1 (en) | 1993-12-15 |
| DE68911374D1 (de) | 1994-01-27 |
| KR900019186A (ko) | 1990-12-24 |
| EP0343828A1 (en) | 1989-11-29 |
| DE68911374T2 (de) | 1994-04-14 |
| AU596767B2 (en) | 1990-05-10 |
| AU3486289A (en) | 1989-11-23 |
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