JP2760157B2 - Ｌｓｉテスト方法 - Google Patents
Ｌｓｉテスト方法Info
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- JP2760157B2 JP2760157B2 JP3006311A JP631191A JP2760157B2 JP 2760157 B2 JP2760157 B2 JP 2760157B2 JP 3006311 A JP3006311 A JP 3006311A JP 631191 A JP631191 A JP 631191A JP 2760157 B2 JP2760157 B2 JP 2760157B2
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- G—PHYSICS
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/26—Functional testing
- G06F11/27—Built-in tests
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- General Physics & Mathematics (AREA)
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- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＬＳＩのテストに関し、
特にＬＳＩの信頼性加速試験に関する。
特にＬＳＩの信頼性加速試験に関する。
【０００２】
【従来の技術】ＬＳＩの信頼性加速試験（以下、加速試
験と呼ぶ）は、高電圧（通常動作電圧５ＶのＬＳＩにた
いして例えば６Ｖの電圧）を印加したＬＳＩを、高温度
の環境に長時間さらすことによって、ＬＳＩの初期不良
（故障）を短期に発生させる事を目的としている。この
高電圧、高温度の環境を加速試験環境と呼ぶ。加速試験
環境で故障が発生したことは、加速試験終了後、短時間
内に被テストＬＳＩを通常の環境下でＬＳＩテスタによ
り検出される。
験と呼ぶ）は、高電圧（通常動作電圧５ＶのＬＳＩにた
いして例えば６Ｖの電圧）を印加したＬＳＩを、高温度
の環境に長時間さらすことによって、ＬＳＩの初期不良
（故障）を短期に発生させる事を目的としている。この
高電圧、高温度の環境を加速試験環境と呼ぶ。加速試験
環境で故障が発生したことは、加速試験終了後、短時間
内に被テストＬＳＩを通常の環境下でＬＳＩテスタによ
り検出される。
【０００３】故障には幾つかの類型があるがここでは加
速試験に関係して、回復性故障と非回復性故障について
考える。回復性故障が上記加速試験環境のように特別な
環境においてのみ再現可能な故障であるのにたいし、非
回復性故障は配線の切断故障のように１度発生すれば上
記環境以外でも、例えば常温に戻しても再現するような
故障である。
速試験に関係して、回復性故障と非回復性故障について
考える。回復性故障が上記加速試験環境のように特別な
環境においてのみ再現可能な故障であるのにたいし、非
回復性故障は配線の切断故障のように１度発生すれば上
記環境以外でも、例えば常温に戻しても再現するような
故障である。
【０００４】加速試験には上記の加速環境設定を制御で
きるバーンイン炉が使用される。加速試験には、バーン
イン炉のなかにいれるＬＳＩの動作によりつぎの３種類
がある。
きるバーンイン炉が使用される。加速試験には、バーン
イン炉のなかにいれるＬＳＩの動作によりつぎの３種類
がある。
【０００５】加速試験（１） 被テストＬＳＩに電源だ
けを供給する。
けを供給する。
【０００６】加速試験（２） 被テストＬＳＩに電源と
クロック信号を供給する。
クロック信号を供給する。
【０００７】加速試験（３） 被テストＬＳＩに電源と
クロック信号以外の信号も供給し、可能なかぎり被テス
トＬＳＩを動作させてテストする。
クロック信号以外の信号も供給し、可能なかぎり被テス
トＬＳＩを動作させてテストする。
【０００８】加速試験（１）は非回復性故障を短期に発
生させる事を目的としていた。しかし加速試験（１）で
は、電源が供給されているだけなので被テストＬＳＩ内
部のゲート状態を制御することができない。つまり加速
試験（１）では被テストＬＳＩは論理的に動作していな
い。従って被テストＬＳＩ内部のゲートが活性化（１→
０、０→１の遷移）しないため、例えば切断しかかって
いる配線の両端に電位差を生じていない場合にはその状
態が変化しないので、該配線の切断故障という非回復性
故障を発生させる事ができない。
生させる事を目的としていた。しかし加速試験（１）で
は、電源が供給されているだけなので被テストＬＳＩ内
部のゲート状態を制御することができない。つまり加速
試験（１）では被テストＬＳＩは論理的に動作していな
い。従って被テストＬＳＩ内部のゲートが活性化（１→
０、０→１の遷移）しないため、例えば切断しかかって
いる配線の両端に電位差を生じていない場合にはその状
態が変化しないので、該配線の切断故障という非回復性
故障を発生させる事ができない。
【０００９】加速試験（２）は加速試験（１）を１段階
進めて、クロック信号を被テストＬＳＩにたいして供給
する。したがってクロック信号の配線やクロック信号が
直接入力されているゲートは活性化されて通常動作と等
価となり、これらの部分において非回復性故障を発生さ
せる事が可能になるが、大部分のゲートは活性化されな
いため検出率は向上しない。
進めて、クロック信号を被テストＬＳＩにたいして供給
する。したがってクロック信号の配線やクロック信号が
直接入力されているゲートは活性化されて通常動作と等
価となり、これらの部分において非回復性故障を発生さ
せる事が可能になるが、大部分のゲートは活性化されな
いため検出率は向上しない。
【００１０】加速試験（３）は、被テストＬＳＩの大部
分のゲートを通常動作時と同等に活性化して動作させ、
被テストＬＳＩ内部のすべての部分に潜む非回復性故障
を発生させる事を目的としている。加速試験（３）を実
施する方法としてつぎのような方法が考えられる。マイ
クロプロセッサのように能動的なＬＳＩを被テストＬＳ
Ｉとして加速試験（３）を行う場合には、被テスト・マ
イクロプロセッサを動作させる為にメモリやメモリ・ア
クセス制御のためのＴＴＬなどのＩＣ・ＬＳＩを用いた
簡単なテストシステムつくり、そのテストシステムごと
バーンイン炉の中に入れ、バーンイン炉の外部から電
源、クロック信号、リセット信号などを供給し、このシ
ステムを動作させることによって被テストＬＳＩの大部
分のゲートを通常動作時と同等に活性化して動作させ、
被テストＬＳＩ内部のすべての部分に潜む非回復性故障
を発生させる。またマイクロプロセッサの周辺ＬＳＩの
ように受動的なＬＳＩを被テストＬＳＩとして加速試験
（３）を行う場合にも同様である。
分のゲートを通常動作時と同等に活性化して動作させ、
被テストＬＳＩ内部のすべての部分に潜む非回復性故障
を発生させる事を目的としている。加速試験（３）を実
施する方法としてつぎのような方法が考えられる。マイ
クロプロセッサのように能動的なＬＳＩを被テストＬＳ
Ｉとして加速試験（３）を行う場合には、被テスト・マ
イクロプロセッサを動作させる為にメモリやメモリ・ア
クセス制御のためのＴＴＬなどのＩＣ・ＬＳＩを用いた
簡単なテストシステムつくり、そのテストシステムごと
バーンイン炉の中に入れ、バーンイン炉の外部から電
源、クロック信号、リセット信号などを供給し、このシ
ステムを動作させることによって被テストＬＳＩの大部
分のゲートを通常動作時と同等に活性化して動作させ、
被テストＬＳＩ内部のすべての部分に潜む非回復性故障
を発生させる。またマイクロプロセッサの周辺ＬＳＩの
ように受動的なＬＳＩを被テストＬＳＩとして加速試験
（３）を行う場合にも同様である。
【００１１】また加速試験（３）を実現する別の方法と
して、ＬＳＩテスタを用いて選別テストと同等のテスト
を加速試験環境下にある被テストＬＳＩに対して実施し
続ける方法がある。
して、ＬＳＩテスタを用いて選別テストと同等のテスト
を加速試験環境下にある被テストＬＳＩに対して実施し
続ける方法がある。
【００１２】
【発明が解決しようとする課題】以上説明したように、
従来の加速試験（１），（２）は、被テストＬＳＩ内部
のすべてのゲートを活性化することができないため非回
復性故障の発生率、検出率を向上させる事ができないと
いう欠点がある。
従来の加速試験（１），（２）は、被テストＬＳＩ内部
のすべてのゲートを活性化することができないため非回
復性故障の発生率、検出率を向上させる事ができないと
いう欠点がある。
【００１３】また従来の加速試験（３）のバーン・イン
炉のなかに被テストＬＳＩをふくむ特別なテストシステ
ムを設けてバーン・イン炉外部からこれを制御する方法
は、被テストＬＳＩ以外の、テストシステムを構成する
ためのＩＣ・ＬＳＩが上記加速試験環境下でも正常に動
作するという保証が必要である事、またバーンイン炉内
にあるテストシステム上のメモリに炉の外部からプログ
ラムをロードする必要が有る事などを考慮するとこの方
法は現実的ではない。
炉のなかに被テストＬＳＩをふくむ特別なテストシステ
ムを設けてバーン・イン炉外部からこれを制御する方法
は、被テストＬＳＩ以外の、テストシステムを構成する
ためのＩＣ・ＬＳＩが上記加速試験環境下でも正常に動
作するという保証が必要である事、またバーンイン炉内
にあるテストシステム上のメモリに炉の外部からプログ
ラムをロードする必要が有る事などを考慮するとこの方
法は現実的ではない。
【００１４】加速試験（３）をＬＳＩテスタを用いて実
施する方法は最も理想に近いが、高価なＬＳＩテスタを
長時間（１回の加速試験につき数時間から数十時間）専
有すること、１回の加速試験で同時に試験できる被テス
トＬＳＩの数が多くないことを考えると、この方法はテ
ストのコストが非常に高いという欠点がある。
施する方法は最も理想に近いが、高価なＬＳＩテスタを
長時間（１回の加速試験につき数時間から数十時間）専
有すること、１回の加速試験で同時に試験できる被テス
トＬＳＩの数が多くないことを考えると、この方法はテ
ストのコストが非常に高いという欠点がある。
【００１５】本発明の目的は、加速試験中に被テストＬ
ＳＩの内部ゲートを従来以上に活性化させることによ
り、非回復性故障の発生率を向上させ、フィールド（市
場）での非回復性故障の発生率を低下させるテスト方法
を提供することにある。
ＳＩの内部ゲートを従来以上に活性化させることによ
り、非回復性故障の発生率を向上させ、フィールド（市
場）での非回復性故障の発生率を低下させるテスト方法
を提供することにある。
【００１６】
【課題を解決するための手段】本発明では、マイクロプ
ログラム制御方式を採用しているＬＳＩにおいて、該Ｌ
ＳＩの外部から該ＬＳＩのテストモードと通常モードと
を切替える切替手段と、入力端子を抵抗器を介して電源
またはグランドにクランプする手段と、制御記憶と、制
御記憶にマイクロアドレスを生成して供給する供給手段
と、マイクロアドレスを入力し１ずつインクリメントす
るなどの変更手段と、ＬＳＩの信頼性加速試験環境を作
る事ができ、外部から加速試験環境を制御することので
きるバーン・イン炉に代表される信頼性加速試験手段
と、信頼性加速試験手段の外部から該ＬＳＩにクロック
信号とリセット信号を供給する信号供給手段とを有し、
前記供給手段は前記変更手段の出力を入力し、該ＬＳＩ
にたいして前記信頼性加速試験手段により信頼性加速試
験を実施する際に、信号供給手段により該ＬＳＩに信頼
性加速試験手段の外部から電源とクロック信号とリセッ
ト信号を供給し、前記切替手段により該ＬＳＩをテスト
モードに設定すると前記供給手段は前記変更手段の出力
を選択することを特徴とする。
ログラム制御方式を採用しているＬＳＩにおいて、該Ｌ
ＳＩの外部から該ＬＳＩのテストモードと通常モードと
を切替える切替手段と、入力端子を抵抗器を介して電源
またはグランドにクランプする手段と、制御記憶と、制
御記憶にマイクロアドレスを生成して供給する供給手段
と、マイクロアドレスを入力し１ずつインクリメントす
るなどの変更手段と、ＬＳＩの信頼性加速試験環境を作
る事ができ、外部から加速試験環境を制御することので
きるバーン・イン炉に代表される信頼性加速試験手段
と、信頼性加速試験手段の外部から該ＬＳＩにクロック
信号とリセット信号を供給する信号供給手段とを有し、
前記供給手段は前記変更手段の出力を入力し、該ＬＳＩ
にたいして前記信頼性加速試験手段により信頼性加速試
験を実施する際に、信号供給手段により該ＬＳＩに信頼
性加速試験手段の外部から電源とクロック信号とリセッ
ト信号を供給し、前記切替手段により該ＬＳＩをテスト
モードに設定すると前記供給手段は前記変更手段の出力
を選択することを特徴とする。
【００１７】また該ＬＳＩおよび該ＬＳＩの信頼性加速
試験において、該ＬＳＩのデータ端子を抵抗器を介して
電源またはグランドにクランプする手段を有し、該ＬＳ
Ｉにたいして前記信頼性加速試験手段により前記信頼性
加速試験を実施する際に、特定の命令コードをフェッチ
させることを特徴とする。
試験において、該ＬＳＩのデータ端子を抵抗器を介して
電源またはグランドにクランプする手段を有し、該ＬＳ
Ｉにたいして前記信頼性加速試験手段により前記信頼性
加速試験を実施する際に、特定の命令コードをフェッチ
させることを特徴とする。
【００１８】かくして、本発明では、バーンイン炉内部
にＩＣ・ＬＳＩなどの能動部品を入れることなく、また
加速試験実施期間中にＬＳＩテスタを専有することもな
く、被テストＬＳＩの大部分のゲートを通常動作時と同
等に活性化して動作させ、被テストＬＳＩ内部のすべて
の部分に潜む非回復性故障を発生させる加速試験（３）
を実施することができる。
にＩＣ・ＬＳＩなどの能動部品を入れることなく、また
加速試験実施期間中にＬＳＩテスタを専有することもな
く、被テストＬＳＩの大部分のゲートを通常動作時と同
等に活性化して動作させ、被テストＬＳＩ内部のすべて
の部分に潜む非回復性故障を発生させる加速試験（３）
を実施することができる。
【００１９】
【実施例】以下、実施例につき詳述する。
【００２０】図１は本発明の一実施例を説明するための
図である。１００は信頼性加速試験装置で例えばバーン
イン炉、１０１は信頼性加速試験装置の信号生成部でバ
ーンイン炉１０１内の被テストＬＳＩに対して信号路１
０２経由でクロック信号を、信号路１０３経由でリセッ
ト信号を、信号路１０４経由でテスト信号を供給する。
図である。１００は信頼性加速試験装置で例えばバーン
イン炉、１０１は信頼性加速試験装置の信号生成部でバ
ーンイン炉１０１内の被テストＬＳＩに対して信号路１
０２経由でクロック信号を、信号路１０３経由でリセッ
ト信号を、信号路１０４経由でテスト信号を供給する。
【００２１】１０５は本発明を実施しているＬＳＩでマ
イクロプログラム制御を行っているマイクロプロセッサ
であり、信頼性加速試験の被テストＬＳＩである。１０
６、１０７はそれぞれマイクロプロセッサ１０５の電源
端子、グランド端子である。１０８−７、１０８−０は
マイクロプロセッサ１０５のアドレス出力端子であり、
例えば１０８−７はアドレスのビット７を、１０８−０
はアドレスのビット０を示す。１０９−７、１０９−
３、１０９−０はデータ端子であり、１０９−７はデー
タのビット７、１０９−３はデータのビット３、１０９
−０はデータのビット０を示す。１１０は抵抗器であ
る。１１４はテスト信号入力端子、１１３はリセット信
号入力端子である。１１２はクロック信号入力端子であ
る。１１１はリセット信号、クロック信号、テスト信号
以外の入力端子、例えばバス・ホールド要求信号や割込
み要求信号などマイクロプロセッサ１０５の内部のマイ
クロプログラム処理をはじめとする動作の制御に直接影
響を及ぼす入力信号用の端子である。１１５は内部バ
ス、１１６は命令デコーダでデータ端子から内部バス１
１５経由で命令を取込んでデコードする。命令デコーダ
１１６がＦ０16をフェッチすると、それをＮＯＰ（Ｎｏ
Ｏｐｅｒａｔｉｏｎ）命令の命令コードとしてデコー
ドする。つまりマイクロプロセッサ１０５のＮＯＰ命令
の命令コードはＦ０16である。１１７、１１８は命令デ
コーダ１１６の出力信号炉である。１１９はアドレス生
成部で、命令デコーダ１１６における命令のデコードの
結果の情報を信号路１１７経由で受取り、オペランドア
クセスや命令フェッチのためのアドレスを生成する。１
２０はマイクロアドレス制御部で、１２１はインクリメ
ンタである。マイクロアドレス制御部１２０は、命令デ
コーダ１１６の出力１１８とインクリメンタ１２１の出
力、リセット信号、テスト信号を入力とする。１１８は
命令デコーダ１１６における命令のデコードの結果、実
行する命令に対応するマイクロプログラムのスタートア
ドレス情報をマイクロアドレス制御部１２０へ伝える。
インクリメンタ１２１はマイクロアドレス制御部１２０
の出力を入力し、１だけ加算して出力する。１２２は制
御記憶である。制御記憶１２２はマイクロアドレス制御
部１２０が生成し出力するマイクロアドレスに対応する
制御コードを出力する。制御記憶１２２にはマイクロア
ドレス空間の全空間分が半導体チップ上に実装されてい
るとは限らない。実装されていないマイクロアドレスが
制御記憶１２２へ入力された場合には、制御記憶１２２
からはＭＮＯＰ（マイクロプログラムにおけるＮｏ Ｏ
Ｐｅｒａｔｉｏｎ命令）のマイクロコードが出力され
る。１２３は制御記憶の出力する制御コードをデコード
するマイクロデコーダである。１２４はマイクロデコー
ダ１２３の出力の中の１つで、ＥＯＭ（ＥｎｄＯｆ Ｍ
ｉｃｒｏ−ｐｒｏｃｅｄｕｒｅの略）信号と呼ばれ、１
つのマイクロオプロシージャが終了したことを示す信号
である。１２５はマイクロプロセッサ１０５のデータ処
理部で、毎クロック制御記憶１２３から取りだされた制
御情報がマイクロデコーダでデコードされて生成される
信号により制御される。
イクロプログラム制御を行っているマイクロプロセッサ
であり、信頼性加速試験の被テストＬＳＩである。１０
６、１０７はそれぞれマイクロプロセッサ１０５の電源
端子、グランド端子である。１０８−７、１０８−０は
マイクロプロセッサ１０５のアドレス出力端子であり、
例えば１０８−７はアドレスのビット７を、１０８−０
はアドレスのビット０を示す。１０９−７、１０９−
３、１０９−０はデータ端子であり、１０９−７はデー
タのビット７、１０９−３はデータのビット３、１０９
−０はデータのビット０を示す。１１０は抵抗器であ
る。１１４はテスト信号入力端子、１１３はリセット信
号入力端子である。１１２はクロック信号入力端子であ
る。１１１はリセット信号、クロック信号、テスト信号
以外の入力端子、例えばバス・ホールド要求信号や割込
み要求信号などマイクロプロセッサ１０５の内部のマイ
クロプログラム処理をはじめとする動作の制御に直接影
響を及ぼす入力信号用の端子である。１１５は内部バ
ス、１１６は命令デコーダでデータ端子から内部バス１
１５経由で命令を取込んでデコードする。命令デコーダ
１１６がＦ０16をフェッチすると、それをＮＯＰ（Ｎｏ
Ｏｐｅｒａｔｉｏｎ）命令の命令コードとしてデコー
ドする。つまりマイクロプロセッサ１０５のＮＯＰ命令
の命令コードはＦ０16である。１１７、１１８は命令デ
コーダ１１６の出力信号炉である。１１９はアドレス生
成部で、命令デコーダ１１６における命令のデコードの
結果の情報を信号路１１７経由で受取り、オペランドア
クセスや命令フェッチのためのアドレスを生成する。１
２０はマイクロアドレス制御部で、１２１はインクリメ
ンタである。マイクロアドレス制御部１２０は、命令デ
コーダ１１６の出力１１８とインクリメンタ１２１の出
力、リセット信号、テスト信号を入力とする。１１８は
命令デコーダ１１６における命令のデコードの結果、実
行する命令に対応するマイクロプログラムのスタートア
ドレス情報をマイクロアドレス制御部１２０へ伝える。
インクリメンタ１２１はマイクロアドレス制御部１２０
の出力を入力し、１だけ加算して出力する。１２２は制
御記憶である。制御記憶１２２はマイクロアドレス制御
部１２０が生成し出力するマイクロアドレスに対応する
制御コードを出力する。制御記憶１２２にはマイクロア
ドレス空間の全空間分が半導体チップ上に実装されてい
るとは限らない。実装されていないマイクロアドレスが
制御記憶１２２へ入力された場合には、制御記憶１２２
からはＭＮＯＰ（マイクロプログラムにおけるＮｏ Ｏ
Ｐｅｒａｔｉｏｎ命令）のマイクロコードが出力され
る。１２３は制御記憶の出力する制御コードをデコード
するマイクロデコーダである。１２４はマイクロデコー
ダ１２３の出力の中の１つで、ＥＯＭ（ＥｎｄＯｆ Ｍ
ｉｃｒｏ−ｐｒｏｃｅｄｕｒｅの略）信号と呼ばれ、１
つのマイクロオプロシージャが終了したことを示す信号
である。１２５はマイクロプロセッサ１０５のデータ処
理部で、毎クロック制御記憶１２３から取りだされた制
御情報がマイクロデコーダでデコードされて生成される
信号により制御される。
【００２２】次に加速試験時における、被テストＬＳＩ
の端子の処理について述べる。
の端子の処理について述べる。
【００２３】被テストＬＳＩの電源端子１０６は加速試
験装置により制御される電源に抵抗器を介して接続され
る。抵抗器を介して接続される理由は、電源投入時など
にしばしば発生するサージ電圧などから被テストＬＳＩ
を保護すること、電源電流を制限することである。被テ
ストＬＳＩの電源電流が大きい場合には、被テストＬＳ
Ｉと直列に接続される抵抗器での電圧降下分を考慮して
抵抗値を決定する必要があるが、数Ω程度の抵抗値の抵
抗器を使用することが多い。グランド端子１０７は、加
速試験装置により制御されるグランドに直接接続され
る。
験装置により制御される電源に抵抗器を介して接続され
る。抵抗器を介して接続される理由は、電源投入時など
にしばしば発生するサージ電圧などから被テストＬＳＩ
を保護すること、電源電流を制限することである。被テ
ストＬＳＩの電源電流が大きい場合には、被テストＬＳ
Ｉと直列に接続される抵抗器での電圧降下分を考慮して
抵抗値を決定する必要があるが、数Ω程度の抵抗値の抵
抗器を使用することが多い。グランド端子１０７は、加
速試験装置により制御されるグランドに直接接続され
る。
【００２４】ＣＭＯＳの被テストＬＳＩの加速試験時に
は入力端子をハイ・レベルまたはロー・レベルに固定す
る、言換えると０Ｖまたは電源電圧（例えば５Ｖ）を入
力する必要がある。入力端子も何も接続せずに放置する
と、入力端子には中間レベル（例えばＣＭＯＳレベル・
インターフェースのＬＳＩにおいて２Ｖ程度）の電圧が
印加されたのと等価の状態となる。その入力端子から信
号を入力する入力バッファのＰチャネル・トランジスタ
とＮチャネル・トランジスタのゲートに２Ｖ程度の信号
が入力されると、Ｐチャネル・トランジスタとＮチャネ
ル・トランジスタは共にオフせず、Ｐチャネル・トラン
ジスタとＮチャネル・トランジスタを介して半導体チッ
プ上で電源からグランドへ貫通電流が流れ、被テストＬ
ＳＩのその入力部（入力バッファおよび外部端子までの
配線など）に損傷を与えることになる。この貫通電流は
数時間から数百時間に及ぶ加速試験の通電期間中に絶え
ず流れ続けることになる。つまり高信頼性の製品出荷の
ために初期不良を発生させ、出荷前に不良品を発生する
目的のために実施される加速試験において、被テストＬ
ＳＩの入力部に過剰のストレスを与えることになり、こ
の加速試験そのものの意義が全くなくなる。従って入力
端子、特に本例におけるリセット信号、クロック信号、
テスト信号以外の入力端子は加速試験時での被テストＬ
ＳＩの内部動作を考慮して、抵抗器を介して電源に、ま
たは直接グランドに接続される。入力信号を抵抗器を介
して電源電圧にクランプする理由は、電源投入時などに
しばしば発生するサージ電圧などから入力部（入力バッ
ファおよび外部端子までの配線）を保護するためであ
る。入力信号を電源電圧にクランプするための抵抗器の
抵抗値は、数ＫΩから数十ＫΩのものが望ましい。例え
ば被テストＬＳＩのマイクロプロセッサ１０５の割込み
要求入力信号がハイ・レベルでアクティブであれば、割
込み要求入力端子はグランドに直接接続し、加速試験中
はインアクティブにする。また例えば１１１がマイクロ
プロセッサ１０５のバス・ホールド要求入力信号で、１
１１がロー・レベルでアクティブであれば、バス・ホー
ルド要求入力端子は抵抗１１０を介して電源電圧にクラ
ンプし、加速試験中はインアクティブにする。本例にお
けるテスト信号入力端子１１４、リセット信号入力端子
１１３、クロック信号入力端子１１２には信頼性加速試
験装置の信号生成部１０１から中間レベルに留らない電
圧レベルの信号が入力される。
は入力端子をハイ・レベルまたはロー・レベルに固定す
る、言換えると０Ｖまたは電源電圧（例えば５Ｖ）を入
力する必要がある。入力端子も何も接続せずに放置する
と、入力端子には中間レベル（例えばＣＭＯＳレベル・
インターフェースのＬＳＩにおいて２Ｖ程度）の電圧が
印加されたのと等価の状態となる。その入力端子から信
号を入力する入力バッファのＰチャネル・トランジスタ
とＮチャネル・トランジスタのゲートに２Ｖ程度の信号
が入力されると、Ｐチャネル・トランジスタとＮチャネ
ル・トランジスタは共にオフせず、Ｐチャネル・トラン
ジスタとＮチャネル・トランジスタを介して半導体チッ
プ上で電源からグランドへ貫通電流が流れ、被テストＬ
ＳＩのその入力部（入力バッファおよび外部端子までの
配線など）に損傷を与えることになる。この貫通電流は
数時間から数百時間に及ぶ加速試験の通電期間中に絶え
ず流れ続けることになる。つまり高信頼性の製品出荷の
ために初期不良を発生させ、出荷前に不良品を発生する
目的のために実施される加速試験において、被テストＬ
ＳＩの入力部に過剰のストレスを与えることになり、こ
の加速試験そのものの意義が全くなくなる。従って入力
端子、特に本例におけるリセット信号、クロック信号、
テスト信号以外の入力端子は加速試験時での被テストＬ
ＳＩの内部動作を考慮して、抵抗器を介して電源に、ま
たは直接グランドに接続される。入力信号を抵抗器を介
して電源電圧にクランプする理由は、電源投入時などに
しばしば発生するサージ電圧などから入力部（入力バッ
ファおよび外部端子までの配線）を保護するためであ
る。入力信号を電源電圧にクランプするための抵抗器の
抵抗値は、数ＫΩから数十ＫΩのものが望ましい。例え
ば被テストＬＳＩのマイクロプロセッサ１０５の割込み
要求入力信号がハイ・レベルでアクティブであれば、割
込み要求入力端子はグランドに直接接続し、加速試験中
はインアクティブにする。また例えば１１１がマイクロ
プロセッサ１０５のバス・ホールド要求入力信号で、１
１１がロー・レベルでアクティブであれば、バス・ホー
ルド要求入力端子は抵抗１１０を介して電源電圧にクラ
ンプし、加速試験中はインアクティブにする。本例にお
けるテスト信号入力端子１１４、リセット信号入力端子
１１３、クロック信号入力端子１１２には信頼性加速試
験装置の信号生成部１０１から中間レベルに留らない電
圧レベルの信号が入力される。
【００２５】加速試験の被テストＬＳＩの出力端子を無
負荷にしても加速試験のための動作に影響はない。本例
の被テストＬＳＩであるマイクロプロセッサ１０５にお
いてアドレスは出力信号である。しかし第１図に示すよ
うに出力端子であるアドレス端子を抵抗器を介してグラ
ンドに接続することによりアドレス端子に負荷を接続
し、アドレスを出力する時に出力バッファに電流を駆動
させて、出力バッファおよび出力バッファからアドレス
端子までの配線部分の加速試験を行なうことができる。
他の出力端子もアドレス端子と同様に抵抗器を介してグ
ランドに接続する。出力信号を抵抗器を介してクランプ
する理由は、出力部（出力バッファおよび外部出力端子
までの配線など）を保護するためである。たとえば出力
信号端子を抵抗器を介してグランドに接続するときに、
出力端子からハイ・レベルの信号が出力されると、外部
電源端子→半導体チップ上にある出力バッファのＰチャ
ネル・トランジスタ→半導体チップ上の配線→パッド→
外部端子→外部の抵抗器→外部のグランドのパスで電流
が流れる。この電流を抵抗器で制限して出力部を保護す
る。出力信号のクランプのための抵抗器の抵抗値は、数
ＫΩから数十ＫΩのものが望ましい。
負荷にしても加速試験のための動作に影響はない。本例
の被テストＬＳＩであるマイクロプロセッサ１０５にお
いてアドレスは出力信号である。しかし第１図に示すよ
うに出力端子であるアドレス端子を抵抗器を介してグラ
ンドに接続することによりアドレス端子に負荷を接続
し、アドレスを出力する時に出力バッファに電流を駆動
させて、出力バッファおよび出力バッファからアドレス
端子までの配線部分の加速試験を行なうことができる。
他の出力端子もアドレス端子と同様に抵抗器を介してグ
ランドに接続する。出力信号を抵抗器を介してクランプ
する理由は、出力部（出力バッファおよび外部出力端子
までの配線など）を保護するためである。たとえば出力
信号端子を抵抗器を介してグランドに接続するときに、
出力端子からハイ・レベルの信号が出力されると、外部
電源端子→半導体チップ上にある出力バッファのＰチャ
ネル・トランジスタ→半導体チップ上の配線→パッド→
外部端子→外部の抵抗器→外部のグランドのパスで電流
が流れる。この電流を抵抗器で制限して出力部を保護す
る。出力信号のクランプのための抵抗器の抵抗値は、数
ＫΩから数十ＫΩのものが望ましい。
【００２６】加速試験の被テストＬＳＩの入出力端子に
対しては、入出力端子が入力端子として動作する時に中
間レベルの電圧を入力しないこと、出力端子として動作
する時に負荷を接続することを目的として、前記入力端
子、出力端子と同様に、各入出力端子をそれぞれ抵抗器
で電源またはグランドにクランプする。入出力信号のク
ランプのための抵抗器の抵抗値も、数ＫΩから数十ＫΩ
のものが望ましい。本例の被テストＬＳＩであるマイク
ロプロセッサ１０５においてデータは入出力信号であ
る。本例ではデータのビット７からビット４までのデー
タ端子は抵抗器を介して電源に、データのビット３から
ビット０までのデータ端子は抵抗器を介してグランドに
クランプされている。
対しては、入出力端子が入力端子として動作する時に中
間レベルの電圧を入力しないこと、出力端子として動作
する時に負荷を接続することを目的として、前記入力端
子、出力端子と同様に、各入出力端子をそれぞれ抵抗器
で電源またはグランドにクランプする。入出力信号のク
ランプのための抵抗器の抵抗値も、数ＫΩから数十ＫΩ
のものが望ましい。本例の被テストＬＳＩであるマイク
ロプロセッサ１０５においてデータは入出力信号であ
る。本例ではデータのビット７からビット４までのデー
タ端子は抵抗器を介して電源に、データのビット３から
ビット０までのデータ端子は抵抗器を介してグランドに
クランプされている。
【００２７】次にマイクロプロセッサ１０５のリセット
直後の動作について説明する。マイクロプロセッサ１０
５のリセット信号１１３として充分な長さのハイ・レベ
ルのパルスが入力されると、アドレス生成部１１９は予
め決められたアドレスを生成してアドレス端子から外部
へ出力する。命令デコーダ１１６はリセット直後にアド
レス生成部１１９が出力したアドレスから命令をフェッ
チしてデコードし、処理を始める。マイクロアドレス制
御部１２０はリセット時の処理を行うマイクロプロシー
ジャ（リセット・マイクロプロシージャ）の先頭アドレ
ス情報を生成してマイクロアドレスとして制御記憶１２
２へ出力する。リセット・マイクロプロシージャでの一
連のマイクロプログラム制御が終了時点でデコーダ１２
３からのＥＯＭ信号がアクティブとなり、マイクロアド
レス制御部１２０は命令デコーダ１１６から次に実行す
る命令のスタートアドレス情報を取込んでマイクロアド
レスを生成し、制御記憶１２２へ出力する。
直後の動作について説明する。マイクロプロセッサ１０
５のリセット信号１１３として充分な長さのハイ・レベ
ルのパルスが入力されると、アドレス生成部１１９は予
め決められたアドレスを生成してアドレス端子から外部
へ出力する。命令デコーダ１１６はリセット直後にアド
レス生成部１１９が出力したアドレスから命令をフェッ
チしてデコードし、処理を始める。マイクロアドレス制
御部１２０はリセット時の処理を行うマイクロプロシー
ジャ（リセット・マイクロプロシージャ）の先頭アドレ
ス情報を生成してマイクロアドレスとして制御記憶１２
２へ出力する。リセット・マイクロプロシージャでの一
連のマイクロプログラム制御が終了時点でデコーダ１２
３からのＥＯＭ信号がアクティブとなり、マイクロアド
レス制御部１２０は命令デコーダ１１６から次に実行す
る命令のスタートアドレス情報を取込んでマイクロアド
レスを生成し、制御記憶１２２へ出力する。
【００２８】次に本発明の被テストＬＳＩのテストモー
ドについて述べる。
ドについて述べる。
【００２９】まずテスト信号入力１１４端子には信頼性
加速試験装置の信号生成部１０１から信号路１０４を介
してハイ・レベルの信号が入力される。この時被テスト
ＬＳＩであるマイクロプロセッサ１０５はテストモード
で動作する。充分な長さのリセットパルスが入力される
と、マイクロアドレス制御部１２０はリセット・マイク
ロプロシージャのスタートアドレスをマイクロアドレス
として制御記憶１２２へ出力する。テスト信号１１４が
ハイ・レベルであるとき、マイクロアドレス制御部１２
０は常にインクリメンタ１２１の出力を選択してマイク
ロアドレスを制御記憶１２２へ出力する。つまりこのと
き例えばリセット・マイクロプロシージャが終了してＥ
ＯＭ信号がアクティブになっても、マイクロアドレス制
御部１２０は命令デコーダ１１６からのスタートアドレ
ス情報を無視する。従って電源が供給され、信号生成部
１０１からクロック信号１０２が入力され、リセット信
号入力端子１１３へリセット・パルスと、テスト信号入
力端子にハイ・レベルの信号が入力されると、マイクロ
アドレス制御部１２０はリセット・マイクロプロシージ
ャのスタートアドレスから始めて、テスト信号がハイ・
レベルである期間はマイクロアドレスを１ずつインクリ
メントして制御記憶１２２へ出力する。このとき制御記
憶１２２に実装されていないマイクロアドレスが制御記
憶１２２へ入力されることも発生するが、その場合には
前述のように制御記憶１２２からはＭＮＯＰのマイクロ
コードが出力される。テストモードでは制御記憶１２２
に格納されているマイクロプログラムを全て実行させる
ことができるので、データ処理部１２５はマイクロプロ
セッサ１０５の全ての種類のデータ処理を実行する事が
可能になる。
加速試験装置の信号生成部１０１から信号路１０４を介
してハイ・レベルの信号が入力される。この時被テスト
ＬＳＩであるマイクロプロセッサ１０５はテストモード
で動作する。充分な長さのリセットパルスが入力される
と、マイクロアドレス制御部１２０はリセット・マイク
ロプロシージャのスタートアドレスをマイクロアドレス
として制御記憶１２２へ出力する。テスト信号１１４が
ハイ・レベルであるとき、マイクロアドレス制御部１２
０は常にインクリメンタ１２１の出力を選択してマイク
ロアドレスを制御記憶１２２へ出力する。つまりこのと
き例えばリセット・マイクロプロシージャが終了してＥ
ＯＭ信号がアクティブになっても、マイクロアドレス制
御部１２０は命令デコーダ１１６からのスタートアドレ
ス情報を無視する。従って電源が供給され、信号生成部
１０１からクロック信号１０２が入力され、リセット信
号入力端子１１３へリセット・パルスと、テスト信号入
力端子にハイ・レベルの信号が入力されると、マイクロ
アドレス制御部１２０はリセット・マイクロプロシージ
ャのスタートアドレスから始めて、テスト信号がハイ・
レベルである期間はマイクロアドレスを１ずつインクリ
メントして制御記憶１２２へ出力する。このとき制御記
憶１２２に実装されていないマイクロアドレスが制御記
憶１２２へ入力されることも発生するが、その場合には
前述のように制御記憶１２２からはＭＮＯＰのマイクロ
コードが出力される。テストモードでは制御記憶１２２
に格納されているマイクロプログラムを全て実行させる
ことができるので、データ処理部１２５はマイクロプロ
セッサ１０５の全ての種類のデータ処理を実行する事が
可能になる。
【００３０】例えばマイクロプロセッサ１０５のマイク
ロアドレスが１２ビットで、加速試験中に１ＭＨｚのク
ロック信号がマイクロプロセッサ１０５に入力され、マ
イクロプロセッサ１０５の１つのマイクロ命令が１クロ
ックで実行されるとすると、マイクロアドレスも１クロ
ックに１ずつインクリメントされる。従って全マイクロ
アドレスが出力されるには０．００４秒を要するが、加
速試験時間は通例で数時間以上であるので、加速試験の
期間中に内部処理を繰返し実行し、被テストＬＳＩであ
るマイクロプロセッサ１０５の内部ゲートを活性化する
ことができる。
ロアドレスが１２ビットで、加速試験中に１ＭＨｚのク
ロック信号がマイクロプロセッサ１０５に入力され、マ
イクロプロセッサ１０５の１つのマイクロ命令が１クロ
ックで実行されるとすると、マイクロアドレスも１クロ
ックに１ずつインクリメントされる。従って全マイクロ
アドレスが出力されるには０．００４秒を要するが、加
速試験時間は通例で数時間以上であるので、加速試験の
期間中に内部処理を繰返し実行し、被テストＬＳＩであ
るマイクロプロセッサ１０５の内部ゲートを活性化する
ことができる。
【００３１】またテストモードでは命令デコーダ１１６
は外部のデータ端子から命令コードをフェッチするが、
本例では前述したようにデータ端子が電源やグランドに
クランプされているので常にＦ０16をフェッチすること
になる。従って命令デコーダ１１６は常にＮＯＰ命令を
デコードし、アドレス生成部１１９に対してはアドレス
をインクリメントするように制御するため、テストモー
ドにおいてアドレス生成部はリセット・アドレスから始
めてアドレスを１ずつインクリメントし、マイクロプロ
セッサ１０５の全アドレス空間のアドレスを出力するこ
とができる。例えばマイクロプロセッサ１０５のアドレ
スが１６ビット、外部データ・バスが８ビットであり、
加速試験中に１ＭＨｚのクロック信号がマイクロプロセ
ッサ１０５に入力され、マイクロプロセッサ１０５の命
令フェッチ・バス・サイクルが４クロックであるとす
る。
は外部のデータ端子から命令コードをフェッチするが、
本例では前述したようにデータ端子が電源やグランドに
クランプされているので常にＦ０16をフェッチすること
になる。従って命令デコーダ１１６は常にＮＯＰ命令を
デコードし、アドレス生成部１１９に対してはアドレス
をインクリメントするように制御するため、テストモー
ドにおいてアドレス生成部はリセット・アドレスから始
めてアドレスを１ずつインクリメントし、マイクロプロ
セッサ１０５の全アドレス空間のアドレスを出力するこ
とができる。例えばマイクロプロセッサ１０５のアドレ
スが１６ビット、外部データ・バスが８ビットであり、
加速試験中に１ＭＨｚのクロック信号がマイクロプロセ
ッサ１０５に入力され、マイクロプロセッサ１０５の命
令フェッチ・バス・サイクルが４クロックであるとす
る。
【００３２】本例では前述したようにデータ端子が電源
やグランドにクランプされているので、マイクロプロセ
ッサ１０５は４クロックに１回ずつＦ０16を、つまりＮ
ＯＰ命令コードをフェッチする。従ってアドレスは４ク
ロックに１ずつインクリメントされるので、１６ビット
のアドレスがすべて出力されるには、２．６秒を要する
が、加速試験時間は通例で数時間以上であるので、加速
試験の期間中にアドレスを繰返して生成し、被テストＬ
ＳＩであるマイクロプロセッサ１０５のアドレス生成部
１１９およびアドレス端子の出力部を活性化することが
できる。
やグランドにクランプされているので、マイクロプロセ
ッサ１０５は４クロックに１回ずつＦ０16を、つまりＮ
ＯＰ命令コードをフェッチする。従ってアドレスは４ク
ロックに１ずつインクリメントされるので、１６ビット
のアドレスがすべて出力されるには、２．６秒を要する
が、加速試験時間は通例で数時間以上であるので、加速
試験の期間中にアドレスを繰返して生成し、被テストＬ
ＳＩであるマイクロプロセッサ１０５のアドレス生成部
１１９およびアドレス端子の出力部を活性化することが
できる。
【００３３】図２は本発明の他の実施例を示す図であ
る。
る。
【００３４】２０１は被テストＬＳＩでネクスト・アド
レス方式のマイクロプログラム制御方式を採用している
マイクロプロセッサである。２０２はマイクロアドレス
制御部で、２０３は制御記憶１２２から読み出されたマ
イクロコードのなかのネクスト・アドレス情報を取り出
す信号路である。２０４はマイクロプロセッサ２０１が
ネクスト・アドレス方式のマイクロプログラム制御方式
を採用しているにも拘らず、本発明の実施例であらたに
設けられたインクリメンタである。インクリメンタ２０
４はマイクロアドレス制御部２０２から制御記憶１２２
へ出力されるマイクロアドレスを入力し、１だけインク
リメントしてマイクロアドレス制御部２０２へ出力す
る。マイクロアドレス制御部２０２は命令デコーダ１１
６からのスタートアドレス情報とインクリメンタ２０４
の出力と、制御記憶１２２から読み出されたマイクロコ
ードのなかから取り出されたネクスト・アドレス情報２
０３を入力する。マイクロプロセッサ２０１のテスト信
号入力端子１１４は抵抗器２０５を介して電源電圧にク
ランプされている。このときマイクロプロセッサ１０５
テストモードで動作し、マイクロアドレス制御部２０２
はインクリメンタ２０４の出力を選択する。これにより
前実施例と同等の動作が可能となる。
レス方式のマイクロプログラム制御方式を採用している
マイクロプロセッサである。２０２はマイクロアドレス
制御部で、２０３は制御記憶１２２から読み出されたマ
イクロコードのなかのネクスト・アドレス情報を取り出
す信号路である。２０４はマイクロプロセッサ２０１が
ネクスト・アドレス方式のマイクロプログラム制御方式
を採用しているにも拘らず、本発明の実施例であらたに
設けられたインクリメンタである。インクリメンタ２０
４はマイクロアドレス制御部２０２から制御記憶１２２
へ出力されるマイクロアドレスを入力し、１だけインク
リメントしてマイクロアドレス制御部２０２へ出力す
る。マイクロアドレス制御部２０２は命令デコーダ１１
６からのスタートアドレス情報とインクリメンタ２０４
の出力と、制御記憶１２２から読み出されたマイクロコ
ードのなかから取り出されたネクスト・アドレス情報２
０３を入力する。マイクロプロセッサ２０１のテスト信
号入力端子１１４は抵抗器２０５を介して電源電圧にク
ランプされている。このときマイクロプロセッサ１０５
テストモードで動作し、マイクロアドレス制御部２０２
はインクリメンタ２０４の出力を選択する。これにより
前実施例と同等の動作が可能となる。
【００３５】以上本発明を実施例を用いて説明したが、
本発明のテストモード切替方法、加速試験方法は上記の
実施例に制限されない。
本発明のテストモード切替方法、加速試験方法は上記の
実施例に制限されない。
【００３６】
【発明の効果】以上説明したように本発明は、被テスト
ＬＳＩをテスト・モードにし、加速試験中に外部から被
テストＬＳＩにクロック信号とリセット信号のみを与え
るだけで、被テストＬＳＩの大部分の内部ゲートを、被
テストＬＳＩが使用される状態とほぼ同一の動作状況で
活性化することができるため初期不良の発生を促進し、
スクリーニングの効率を向上させ、信頼性の高い製品を
出荷する事ができる効果がある。
ＬＳＩをテスト・モードにし、加速試験中に外部から被
テストＬＳＩにクロック信号とリセット信号のみを与え
るだけで、被テストＬＳＩの大部分の内部ゲートを、被
テストＬＳＩが使用される状態とほぼ同一の動作状況で
活性化することができるため初期不良の発生を促進し、
スクリーニングの効率を向上させ、信頼性の高い製品を
出荷する事ができる効果がある。
【図１】本発明の１実施例のブロック図である。
【図２】本発明の他の実施例を示すブロック図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 G06F 11/22
Claims (2)
- 【請求項１】マイクロプログラム制御方式を採用してい
るＬＳＩにおいて、前記ＬＳＩの外部から前記ＬＳＩの
テストモードと通常モードとを切替える切替手段と、入
力端子を電源またはグランドにクランプするクランプ手
段と、制御記憶と、内部アドレスを受け前記制御記憶に
マイクロアドレスを生成して供給するアドレス供給手段
と、前記マイクロアドレスが入力されインクリメントし
て前記アドレス供給手段に入力する変更手段と、前記Ｌ
ＳＩの信頼性加速試験環境を作り外部から加速試験環境
を制御する信頼性加速試験手段と、前記入力端子から命
令コードをフェッチして前記内部アドレスを生成する命
令デコーダとを有し、前記テストモードの際に、前記入
力端子にクランプ手段によって供給されるデータを前記
命令コードとしてフェッチしてデコードを行い前記内部
アドレスを出力すると共に、前記アドレス供給手段は前
記内部アドレスの入力を無視し前記変更手段のインクリ
メントされた出力が入力されることを特徴とするＬＳＩ
テスト方法。 - 【請求項２】複数の入力端子と、複数の出力端子と、前
記入力端子に接続されたバスと、前記バスのデータを取
り込んでデコードを行いその結果情報を出力する命令デ
コーダと、前記結果情報を受け取りアドレスを前記複数
の出力端子に出力するアドレス生成部とを備えるＬＳＩ
において、テスト時には前記複数の入力端子をそれぞれ
電源またはグランドにクランプし、前記複数の入力端子
に供給されているクランプ電位をデータとして前記バス
を介して前記命令デコーダに供給し、このデータを前記
命令デコーダでデコードして前記結果情報を前記出力端
子に出力することを特徴とするＬＳＩテスト方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006311A JP2760157B2 (ja) | 1991-01-23 | 1991-01-23 | Ｌｓｉテスト方法 |
| US07/823,785 US5250895A (en) | 1991-01-23 | 1992-01-23 | Method of acceleration testing of reliability of LSI |
| EP92101095A EP0496403B1 (en) | 1991-01-23 | 1992-01-23 | Method of acceleration testing of an LSI integrated circuit comprising a microprogram control system |
| DE69218636T DE69218636T2 (de) | 1991-01-23 | 1992-01-23 | Verfahren zum Testen von Frühausfällen in einer LSI integrierte Schaltung mit Mikroprogrammsteuerung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006311A JP2760157B2 (ja) | 1991-01-23 | 1991-01-23 | Ｌｓｉテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04238279A JPH04238279A (ja) | 1992-08-26 |
| JP2760157B2 true JP2760157B2 (ja) | 1998-05-28 |
Family
ID=11634828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3006311A Expired - Lifetime JP2760157B2 (ja) | 1991-01-23 | 1991-01-23 | Ｌｓｉテスト方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5250895A (ja) |
| EP (1) | EP0496403B1 (ja) |
| JP (1) | JP2760157B2 (ja) |
| DE (1) | DE69218636T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2619112B2 (ja) * | 1990-05-16 | 1997-06-11 | 株式会社東芝 | 情報処理装置のテスト容易化回路 |
| JPH0778124A (ja) * | 1993-09-08 | 1995-03-20 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
| US5798653A (en) * | 1995-04-20 | 1998-08-25 | Sun Microsystems, Inc. | Burn-in system for reliable integrated circuit manufacturing |
| JPH10171676A (ja) * | 1996-12-10 | 1998-06-26 | Toshiba Corp | マイクロプロセッサのテスト容易化回路 |
| WO2003044852A2 (en) * | 2001-10-19 | 2003-05-30 | Auburn University | Estimating reliability of components for testing and quality optimization |
| JP2005308425A (ja) * | 2004-04-19 | 2005-11-04 | Fujitsu Ltd | クランプ試験装置 |
| JP2006214892A (ja) * | 2005-02-04 | 2006-08-17 | Fujitsu Ltd | 半導体装置の試験方法 |
| JP6014404B2 (ja) * | 2012-07-31 | 2016-10-25 | 株式会社ケーヒン | 漏電検出装置 |
| JP7143708B2 (ja) * | 2018-09-28 | 2022-09-29 | セイコーエプソン株式会社 | 電子時計 |
| CN111208364B (zh) * | 2019-12-17 | 2022-05-03 | 中国人民解放军92942部队 | 基于多模型的综合应力可靠性加速试验方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113165A (ja) * | 1983-11-25 | 1985-06-19 | Mitsubishi Electric Corp | 半導体素子のバ−ンイン装置 |
| JPS6167148A (ja) * | 1984-09-10 | 1986-04-07 | Nec Corp | マイクロコンピユ−タ |
| JPS62191778A (ja) * | 1986-02-19 | 1987-08-22 | Hitachi Ltd | 半導体集積回路のエ−ジング回路 |
| JPS6414642A (en) * | 1987-07-08 | 1989-01-18 | Nec Corp | Microcomputer |
| JP2604606B2 (ja) * | 1987-11-24 | 1997-04-30 | 株式会社アドバンテスト | 回路試験装置 |
| JPH0746130B2 (ja) * | 1988-05-19 | 1995-05-17 | 富士通株式会社 | Ｌｓｉシステム |
| JPH02118470A (ja) * | 1988-10-28 | 1990-05-02 | Nec Corp | バーンイン装置 |
| JPH02187834A (ja) * | 1989-01-13 | 1990-07-24 | Nec Corp | マイクロプロセッサ |
-
1991
- 1991-01-23 JP JP3006311A patent/JP2760157B2/ja not_active Expired - Lifetime
-
1992
- 1992-01-23 US US07/823,785 patent/US5250895A/en not_active Expired - Fee Related
- 1992-01-23 EP EP92101095A patent/EP0496403B1/en not_active Expired - Lifetime
- 1992-01-23 DE DE69218636T patent/DE69218636T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0496403B1 (en) | 1997-04-02 |
| EP0496403A1 (en) | 1992-07-29 |
| US5250895A (en) | 1993-10-05 |
| DE69218636D1 (de) | 1997-05-07 |
| DE69218636T2 (de) | 1997-10-23 |
| JPH04238279A (ja) | 1992-08-26 |
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