JP2554378B2 - マイクロコンピュータ及びそのテスト方法 - Google Patents
マイクロコンピュータ及びそのテスト方法Info
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Description
【発明の詳細な説明】 技術分野 本発明は、PLAを内臓したマイクロコンピュータ（以
下、MCと称す）及びそのテスト方法に関するものであ
る。
下、MCと称す）及びそのテスト方法に関するものであ
る。
背景技術 第１図に示されるように、従来のMCは、データバス、
命令レジスタIR、プログラマブルロジックアレイPLA、
データレジスタＤ、スタックポインタSP、アキュムレー
タＡ及びＢ、テンポラリレジスタTRB及びTRC、プログラ
ムカウンタPC、ROM及びRAMを有する。
命令レジスタIR、プログラマブルロジックアレイPLA、
データレジスタＤ、スタックポインタSP、アキュムレー
タＡ及びＢ、テンポラリレジスタTRB及びTRC、プログラ
ムカウンタPC、ROM及びRAMを有する。
プログラムカウンタは、ROMに記憶されている命令を
指定する。この命令はデータバスを介して逐次命令レジ
スタIRへ伝送される。
指定する。この命令はデータバスを介して逐次命令レジ
スタIRへ伝送される。
RLAは、内部レジスタ及びメモリ等に接続された制御
出力線を有し、命令レジスタIRから出力された命令デー
タを解読し、制御信号、例えば、EM（enable memor
y）、EACC（enable accumlater）、WACC（write accuml
ater）EROM（enable read only memory）、WM（write m
emory）を出力する。この制御信号は、内部レジスタや
メモリを開閉制御し、RAM、アキュムレータ、ROM等のデ
ータをデータバス上に転送し、或いはデータバス上のデ
ータをRAM、アキュムレータ等に書き込む。
出力線を有し、命令レジスタIRから出力された命令デー
タを解読し、制御信号、例えば、EM（enable memor
y）、EACC（enable accumlater）、WACC（write accuml
ater）EROM（enable read only memory）、WM（write m
emory）を出力する。この制御信号は、内部レジスタや
メモリを開閉制御し、RAM、アキュムレータ、ROM等のデ
ータをデータバス上に転送し、或いはデータバス上のデ
ータをRAM、アキュムレータ等に書き込む。
ROMは、例えば第２図に示される命令を構成する命令
コードを蓄積している。命令“ADD A,＃N"は、命令コ
ード“1010,1010"即ち“A,A"で示され、アキュムレータ
Ａ内の内容と＃Ｎ、すなわち２バイト目の内容を加算
し、その加算結果をアキュムレータに収納することを意
味する。命令“ADD A,M"は、命令コード“0110,0101"
即ち“6,5"で示され、アキュムレータＡの内容をRAMメ
モリ内容と加算し、その結果をアキュムレータに収納す
ることを意味する。
コードを蓄積している。命令“ADD A,＃N"は、命令コ
ード“1010,1010"即ち“A,A"で示され、アキュムレータ
Ａ内の内容と＃Ｎ、すなわち２バイト目の内容を加算
し、その加算結果をアキュムレータに収納することを意
味する。命令“ADD A,M"は、命令コード“0110,0101"
即ち“6,5"で示され、アキュムレータＡの内容をRAMメ
モリ内容と加算し、その結果をアキュムレータに収納す
ることを意味する。
PLA200は、例えば第３図に示されるように、複数のNA
ND型デコーダ１、プリチャージ回路２、３、センスアン
プ18から構成される。NAND型デコーダ１は、○印で示し
たエンハンスメント型FET及び×印で示したディプレッ
ション型FETから構成される。プリチャージFET2の一端
は、NAND型デコーダ１の一端に接続され、他端は接地さ
れている。プリチャージFET3の一端は、NAND型デコーダ
１の他端に接続され、他端は電源VDDに接続されてい
る。プリチャージFET2及び３のゲートは、共にプリチャ
ージ信号線PRCに接続されている。
ND型デコーダ１、プリチャージ回路２、３、センスアン
プ18から構成される。NAND型デコーダ１は、○印で示し
たエンハンスメント型FET及び×印で示したディプレッ
ション型FETから構成される。プリチャージFET2の一端
は、NAND型デコーダ１の一端に接続され、他端は接地さ
れている。プリチャージFET3の一端は、NAND型デコーダ
１の他端に接続され、他端は電源VDDに接続されてい
る。プリチャージFET2及び３のゲートは、共にプリチャ
ージ信号線PRCに接続されている。
第３図に示すPLA回路の動作について、第６図に示す
タイミング動作を参照して説明する。マシンサイクルの
期間M1,タイミングサイクルの期間T1の時、制御信号ERO
MはROMの出力ゲートを開き、ROM内の命令コードを、バ
スに出力する。制御信号WIRは命令レジスタの入力ゲー
トを開き、バス上の命令コードを命令レジスタ100に入
力する。命令レジスタIR100から出力された命令コード
が“A,A"である場合、デコード線Ｌ′１、Ｌ′３上のNA
ND型デコーダ１は、マシンサイクルの期間M2で導通状態
となり、センスアンプ18を介して、AND回路６に信号“I
I"が入力される。タイミングサイクルの期間T3の時、制
御出力信号EACCは、AND回路６を介して、制御出力信号
線４上に発生し、タイミングサイクルの期間T4の時、制
御出力信号WACCが発生する。又、命令コードが“6,5"で
ある場合、デコード線Ｌ′２、Ｌ′４上のNAND型デコー
ダ１は、マシンサイクルの期間M2の時、導通状態とな
り、センスアンプ18を介して、AND回路６に信号“II"が
入力される。タイミングサイクルの期間T3の時、制御出
力信号EACCは、AND回路６を介して、制御出力信号線４
上に発生し、タイミングサイクルの期間T4の時、制御出
力信号WACCが発生する。尚、第１図において説明したER
OM、WIR、PCUP等は、タイミング制御回路T/Cから出力さ
れる。
タイミング動作を参照して説明する。マシンサイクルの
期間M1,タイミングサイクルの期間T1の時、制御信号ERO
MはROMの出力ゲートを開き、ROM内の命令コードを、バ
スに出力する。制御信号WIRは命令レジスタの入力ゲー
トを開き、バス上の命令コードを命令レジスタ100に入
力する。命令レジスタIR100から出力された命令コード
が“A,A"である場合、デコード線Ｌ′１、Ｌ′３上のNA
ND型デコーダ１は、マシンサイクルの期間M2で導通状態
となり、センスアンプ18を介して、AND回路６に信号“I
I"が入力される。タイミングサイクルの期間T3の時、制
御出力信号EACCは、AND回路６を介して、制御出力信号
線４上に発生し、タイミングサイクルの期間T4の時、制
御出力信号WACCが発生する。又、命令コードが“6,5"で
ある場合、デコード線Ｌ′２、Ｌ′４上のNAND型デコー
ダ１は、マシンサイクルの期間M2の時、導通状態とな
り、センスアンプ18を介して、AND回路６に信号“II"が
入力される。タイミングサイクルの期間T3の時、制御出
力信号EACCは、AND回路６を介して、制御出力信号線４
上に発生し、タイミングサイクルの期間T4の時、制御出
力信号WACCが発生する。尚、第１図において説明したER
OM、WIR、PCUP等は、タイミング制御回路T/Cから出力さ
れる。
しかしながら、従来のPLA回路は、命令実行に必要な
制御信号を発生するために、すべての命令コードをデコ
ードしなければならなかった。一般に、１つの命令コー
ドに対して、平均４本のデコード線、例えば、命令“A,
A"に対しては、Ｌ′1,L′3,・・・、命令“6,5"に対し
てはＬ′2,L′4,L′5,・・・が必要であった。即ち、約
100個の命令があれば、デコード線の総数は、400〜600
本必要となっていた。PLAのIC化において、デコード線
１本の幅を10μｍとすると、PLA全体の幅は、４〜6mmと
なり、半導体チップ面積の多くを占有することとなり、
チップの大型化等の問題を生じていた。
制御信号を発生するために、すべての命令コードをデコ
ードしなければならなかった。一般に、１つの命令コー
ドに対して、平均４本のデコード線、例えば、命令“A,
A"に対しては、Ｌ′1,L′3,・・・、命令“6,5"に対し
てはＬ′2,L′4,L′5,・・・が必要であった。即ち、約
100個の命令があれば、デコード線の総数は、400〜600
本必要となっていた。PLAのIC化において、デコード線
１本の幅を10μｍとすると、PLA全体の幅は、４〜6mmと
なり、半導体チップ面積の多くを占有することとなり、
チップの大型化等の問題を生じていた。
ところで、これらMCのPLAが正常に動作しているか否
かをはテストする必要がある。このテストは、半導体製
造工程完了時、パッケージ封止時等、２〜３回行われ
る。通常のMCでは、PLAの出力である制御信号出力線４
は、通常100〜200本程度ある。しかし、これらの制御信
号出力線４はMC内部の各種レジスタの出入力ゲートに接
続され、外部出力端子に出力されていないので、PLAか
ら出力された制御信号出力の有無を直接確認できない。
従って、PLA部分の配線の短絡及びFETの異常などの有無
をテストするためには、まず、ROM内に記憶されたMCの
プログラムを各命令ごとに逐次実行する。そして、各々
の命令の実行対象となるレジスタの内容及び実行対象以
外のすべてのレジスタの内容をその都度外部へ読みだ
し、チェックする。よって、命令の解読と実行制御を正
しく行われていることを確認し、PLAが正常であること
を間接的にテストしていた。例えば、“MOV A,B"なる
命令を外部からMCへ与えて実行した場合、アキュムレー
タ（ACC）、テンポラリレジスタＢ（TRB）の内容をチェ
ックし、TRBの内容がACCにMOVEされたことを確認すると
共に、その他のレジスタ類などの内容を外部に出力し、
“MOVE A,B"なる命令の実行によって、その他の部分の
内容の変化がないことをチェックする必要があった。
かをはテストする必要がある。このテストは、半導体製
造工程完了時、パッケージ封止時等、２〜３回行われ
る。通常のMCでは、PLAの出力である制御信号出力線４
は、通常100〜200本程度ある。しかし、これらの制御信
号出力線４はMC内部の各種レジスタの出入力ゲートに接
続され、外部出力端子に出力されていないので、PLAか
ら出力された制御信号出力の有無を直接確認できない。
従って、PLA部分の配線の短絡及びFETの異常などの有無
をテストするためには、まず、ROM内に記憶されたMCの
プログラムを各命令ごとに逐次実行する。そして、各々
の命令の実行対象となるレジスタの内容及び実行対象以
外のすべてのレジスタの内容をその都度外部へ読みだ
し、チェックする。よって、命令の解読と実行制御を正
しく行われていることを確認し、PLAが正常であること
を間接的にテストしていた。例えば、“MOV A,B"なる
命令を外部からMCへ与えて実行した場合、アキュムレー
タ（ACC）、テンポラリレジスタＢ（TRB）の内容をチェ
ックし、TRBの内容がACCにMOVEされたことを確認すると
共に、その他のレジスタ類などの内容を外部に出力し、
“MOVE A,B"なる命令の実行によって、その他の部分の
内容の変化がないことをチェックする必要があった。
しかしながら、PLAをテストするのに上述のテスト動
作を行っていた場合、10000〜100000ステップの内部回
路のデータのチェックが必要であり、実質上、100％の
テストは不可能であった。また、通常テスターは、この
目的以外のテストにも使用されるため、高価なテストを
長時間占有することは、不経済であるという問題があっ
た。さらに、テストのためのプログラムが極めて複雑で
あり、このプログラムの作成に膨大な手間を要するとい
う問題点も生じていた。
作を行っていた場合、10000〜100000ステップの内部回
路のデータのチェックが必要であり、実質上、100％の
テストは不可能であった。また、通常テスターは、この
目的以外のテストにも使用されるため、高価なテストを
長時間占有することは、不経済であるという問題があっ
た。さらに、テストのためのプログラムが極めて複雑で
あり、このプログラムの作成に膨大な手間を要するとい
う問題点も生じていた。
したがって、本願第１の発明は、従来と同等の機能を
維持したままデコード線の絶対数を減らすことにより前
述した問題点を除去し、さらに本願第２の発明はPLA回
路内のすべての配線が正常に動作しているか否かを短時
間でテストすることを可能にすることにより、前述した
問題点を除去することを目的とする。
維持したままデコード線の絶対数を減らすことにより前
述した問題点を除去し、さらに本願第２の発明はPLA回
路内のすべての配線が正常に動作しているか否かを短時
間でテストすることを可能にすることにより、前述した
問題点を除去することを目的とする。
発明の開示 マイコンの命令の種類は、全体で約100種類程度ある
が、これらには極めて類似した命令が含まれている。例
えば、前述の“ADD A,＃N"と“ADD A,M"とは、同じ加
算命令であり、相違点は“＃N"即ち命令の２バイト目か
らデータをもってくるか或いは、“M"のメモリからデー
タをもってくるかにあるのみである。このように極めて
類似した命令においては、制御線信号の種類及びタイミ
ングが大部分共通となる。
が、これらには極めて類似した命令が含まれている。例
えば、前述の“ADD A,＃N"と“ADD A,M"とは、同じ加
算命令であり、相違点は“＃N"即ち命令の２バイト目か
らデータをもってくるか或いは、“M"のメモリからデー
タをもってくるかにあるのみである。このように極めて
類似した命令においては、制御線信号の種類及びタイミ
ングが大部分共通となる。
本願第１の発明のマイクロコンピュータは、かかる類
似した命令の動作タイミングの共通性に着目して成され
たものであり、第１バイトを含む第１の命令と第１バイ
ト及び第１の命令の前記第１バイトと同じコードの第２
バイトを含む第２命令を蓄積するメモリと、命令レジス
タと、前記第２命令の前記第１バイトをデコードした
後、前記第２命令の前記第２バイトを前記命令レジスタ
にロードする手段とを具備したものである。
似した命令の動作タイミングの共通性に着目して成され
たものであり、第１バイトを含む第１の命令と第１バイ
ト及び第１の命令の前記第１バイトと同じコードの第２
バイトを含む第２命令を蓄積するメモリと、命令レジス
タと、前記第２命令の前記第１バイトをデコードした
後、前記第２命令の前記第２バイトを前記命令レジスタ
にロードする手段とを具備したものである。
本願第２の発明のマイクロコンピュータのテスト回路
は、命令コードの入力部及びタイミング信号の入力部を
有し、制御信号出力線と、複数の直列接続されたMOSFET
からなるNAND型デコーダと、前記NAND型デコーダと電源
の一方の電位間に接続された第１のプリチャージMOSFET
と、前記NAND型デコーダと前記電源の他方の電位間に接
続された第２のプリチャージMOSFETを含むPLAを有する
マイクロコンピュータにおいて、前記PLAのテスト時、
前記第１のプリチャージMOSFETを導通させる手段を具備
するものである。
は、命令コードの入力部及びタイミング信号の入力部を
有し、制御信号出力線と、複数の直列接続されたMOSFET
からなるNAND型デコーダと、前記NAND型デコーダと電源
の一方の電位間に接続された第１のプリチャージMOSFET
と、前記NAND型デコーダと前記電源の他方の電位間に接
続された第２のプリチャージMOSFETを含むPLAを有する
マイクロコンピュータにおいて、前記PLAのテスト時、
前記第１のプリチャージMOSFETを導通させる手段を具備
するものである。
図面の簡単な説明 第１図は通常のMCのブロック図、第２図は従来の命令
コードの説明図、第３図は従来のPLAの回路図、第４図
は本発明の一実施例のPLAの回路図、第５図は本発明の
一実施例の命令コードの説明図、第６図は、動作タイミ
ング図、第７図は本発明に用いるセンスアンプの論理回
路図、第８図は本発明に用いるディレイ回路の論理回路
図、第９図は本発明の一実施例のPLAテスト回路図、第1
0図は本発明に用いるORゲートの論理回路図、第11図は
本発明の一実施例のPLAのテストタイミング図、第12図
は本発明の他の実施例のPLAテスト回路図である。
コードの説明図、第３図は従来のPLAの回路図、第４図
は本発明の一実施例のPLAの回路図、第５図は本発明の
一実施例の命令コードの説明図、第６図は、動作タイミ
ング図、第７図は本発明に用いるセンスアンプの論理回
路図、第８図は本発明に用いるディレイ回路の論理回路
図、第９図は本発明の一実施例のPLAテスト回路図、第1
0図は本発明に用いるORゲートの論理回路図、第11図は
本発明の一実施例のPLAのテストタイミング図、第12図
は本発明の他の実施例のPLAテスト回路図である。
発明を実施するための最良の形態 第４図〜第８図を用いて、本願第１の発明の一実施例
を説明図する。
を説明図する。
第５図に示した命令コードにおいて、従来の技術で説
明した加算命令“ADD A,＃N"に対して、類似の加算命
令“ADD A,M"がある。加算命令“ADD A,＃N"は第２図
に示す従来の命令コードと変わるものではない。これに
対して、ある加算命令“ADD A,D"の１バイト目のコー
ド11は、従来のものと変わらないが、その２バイト目コ
ード12は、類似の加算命令“ADD A,＃N"の１バイト目
コード13と同じコードを有している。
明した加算命令“ADD A,＃N"に対して、類似の加算命
令“ADD A,M"がある。加算命令“ADD A,＃N"は第２図
に示す従来の命令コードと変わるものではない。これに
対して、ある加算命令“ADD A,D"の１バイト目のコー
ド11は、従来のものと変わらないが、その２バイト目コ
ード12は、類似の加算命令“ADD A,＃N"の１バイト目
コード13と同じコードを有している。
第４図の示す本願第１の発明の一実施例のPLAの回路
図において、デコード線L1は、コード“6,5"、即ち、加
算命令“ADD A,M"のNAND型デコーダであり、マシンサ
イクルの期間M1で動作する。即ち、命令レジスタ100
に、命令“ADD A,M"の１バイト目の命令コード“6,5"
が入力されるとデコード線L1が活性化（即ち“L"レベ
ル）し、センスアンプ18を介して、ディレイ回路17に
“H"レベル信号が入る。ここで、センスアンプ18、ディ
レイ回路17は、それぞれ第７図、第８図に示すように構
成される。ディレイ回路Ｄゲート14、15、16により、次
のタイミングサイクルの期間M2,T1において、制御信号W
IRを発生し、命令レジスタIRのゲートを開くことによ
り、バスより２バイト目のコード“A,A"を命令レジスタ
IRへロードする。同時に制御線信号WTRBの発生を禁止す
る。この様にして、デコード線L1がこの命令の１バイト
目をデコードすると、ディレイ回路17、ゲート14、15、
16により、当該命令の２バイト目がレジスタにロードさ
れる。デコード線L4は、第３図に示す従来のPLAの回路
図におけるデコード線Ｌ′５に対応するものである。即
ち、タイミングサイクルの期間M1,T4において制御信号E
Mを生成する。デコード線L2、L3は、それぞれ第３図に
示す従来のPLA回路におけるＬ′１、Ｌ′３に対応する
ものであり、タイミングサイクルの期間M2,T3において
制御信号EACC、タイミングサイクルの期間M2,T4におい
て制御信号WACCを生成する。
図において、デコード線L1は、コード“6,5"、即ち、加
算命令“ADD A,M"のNAND型デコーダであり、マシンサ
イクルの期間M1で動作する。即ち、命令レジスタ100
に、命令“ADD A,M"の１バイト目の命令コード“6,5"
が入力されるとデコード線L1が活性化（即ち“L"レベ
ル）し、センスアンプ18を介して、ディレイ回路17に
“H"レベル信号が入る。ここで、センスアンプ18、ディ
レイ回路17は、それぞれ第７図、第８図に示すように構
成される。ディレイ回路Ｄゲート14、15、16により、次
のタイミングサイクルの期間M2,T1において、制御信号W
IRを発生し、命令レジスタIRのゲートを開くことによ
り、バスより２バイト目のコード“A,A"を命令レジスタ
IRへロードする。同時に制御線信号WTRBの発生を禁止す
る。この様にして、デコード線L1がこの命令の１バイト
目をデコードすると、ディレイ回路17、ゲート14、15、
16により、当該命令の２バイト目がレジスタにロードさ
れる。デコード線L4は、第３図に示す従来のPLAの回路
図におけるデコード線Ｌ′５に対応するものである。即
ち、タイミングサイクルの期間M1,T4において制御信号E
Mを生成する。デコード線L2、L3は、それぞれ第３図に
示す従来のPLA回路におけるＬ′１、Ｌ′３に対応する
ものであり、タイミングサイクルの期間M2,T3において
制御信号EACC、タイミングサイクルの期間M2,T4におい
て制御信号WACCを生成する。
従って、第４図に示す本願第１の発明の一実施例のPL
Aは、第３図に示す従来のPLAと同様に、第６図に示す制
御線信号の動作タイミングを実現することができる。第
３図と第４図のPLAにおけるデコード線を比較すると、
従来のデコード線Ｌ′２及びＬ′４が不要となり、従来
無かったL1が１本増加する。
Aは、第３図に示す従来のPLAと同様に、第６図に示す制
御線信号の動作タイミングを実現することができる。第
３図と第４図のPLAにおけるデコード線を比較すると、
従来のデコード線Ｌ′２及びＬ′４が不要となり、従来
無かったL1が１本増加する。
第４図のPLA回路図では図示されていないが、制御信
号WTARC、FADDも同様にデコード線の削減が可能であ
る。
号WTARC、FADDも同様にデコード線の削減が可能であ
る。
MCの命令は、例えばADD、ADC、SUB、SBB、OR、AND、E
OR、INC、DEC、CMP、CPL、RRC、RLC、SRC、SLC等約16群
に類似命令が大別される。平均的な８ビット程度のMCに
おいては、類似命令間において、平均５本のデコード線
の削減が可能であり、全体で、80本程度のデコード線の
削減が可能である。
OR、INC、DEC、CMP、CPL、RRC、RLC、SRC、SLC等約16群
に類似命令が大別される。平均的な８ビット程度のMCに
おいては、類似命令間において、平均５本のデコード線
の削減が可能であり、全体で、80本程度のデコード線の
削減が可能である。
尚、説明では１バイト目と２バイト目の命令コードを
共通化する例を示したが、３バイト目と２バイト目など
の組み合わせも可能であり、さらにこれらをマシンサイ
クルにおき換えて、２マシンサイクル目と３マシンサイ
クル目といった組み合わせも可能なことは明白である。
共通化する例を示したが、３バイト目と２バイト目など
の組み合わせも可能であり、さらにこれらをマシンサイ
クルにおき換えて、２マシンサイクル目と３マシンサイ
クル目といった組み合わせも可能なことは明白である。
さらに、本願第２の発明を第９、10、11図を用いて説
明する。尚、従来または第１の発明と同一構成要素のも
のについては同一符号を付し、説明を省略する。即ち、
NAND型デコーダ１、プリチャージFET2、３、センスアン
プ18等、PLA回路自体については同一構成をとる。第９
図に示す本願発明の一実施例であるPLAテスト回路図に
おいて、ORゲート21の入力は、テスト端子22及び▲
▼（プリチャージ）信号線に接続され、その出力は、
プリチャージFETのゲートに接続される。前述のように
プリチャージFET2はエンハンスメント型FETであるた
め、従来の▲▼入力に加えて、テスト端子22の入
力が“H"となったとき、即ちテスト実行時はいつもNAND
型デコーダ１を接地する。一方、外部電源25は、外部電
流計24を介して、半導体チップ上のVDD端子23に接続さ
れる。このVDD端子23は、一端がNAND型デコーダ１の出
力に接続されるプリチャージFET3の他端に接続される。
この実施例において電流計24は、汎用テスターの電流測
定装置であり、直流電源25は汎用テスタの＋5Vの電源と
する。
明する。尚、従来または第１の発明と同一構成要素のも
のについては同一符号を付し、説明を省略する。即ち、
NAND型デコーダ１、プリチャージFET2、３、センスアン
プ18等、PLA回路自体については同一構成をとる。第９
図に示す本願発明の一実施例であるPLAテスト回路図に
おいて、ORゲート21の入力は、テスト端子22及び▲
▼（プリチャージ）信号線に接続され、その出力は、
プリチャージFETのゲートに接続される。前述のように
プリチャージFET2はエンハンスメント型FETであるた
め、従来の▲▼入力に加えて、テスト端子22の入
力が“H"となったとき、即ちテスト実行時はいつもNAND
型デコーダ１を接地する。一方、外部電源25は、外部電
流計24を介して、半導体チップ上のVDD端子23に接続さ
れる。このVDD端子23は、一端がNAND型デコーダ１の出
力に接続されるプリチャージFET3の他端に接続される。
この実施例において電流計24は、汎用テスターの電流測
定装置であり、直流電源25は汎用テスタの＋5Vの電源と
する。
第11図は、本願第２の発明の一実施例のMCのテストの
タイミング図である。以下、第９図の回路図と合わせ
て、このMPのPLAのテストに関する動作について説明す
る。
タイミング図である。以下、第９図の回路図と合わせ
て、このMPのPLAのテストに関する動作について説明す
る。
PLAのテスト期間において、テスト端子22は常に“H"
とする。これにより、プリチャージFET2はすべて導通状
態となる。即ち、NAND型デコーダ１は、一端が常に接地
されている状態となる。次ぎにタイミングT1において、
命令入力が与えられる。例えば“MOV Ａ、B"という命
令であれば、これに対応する命令コードのNAND型デコー
ダ１が導通状態となる。タイミングT1においては、プリ
チャージ信号（PRC）は“H"状態であり、▲▼は
“L"状態となる。従って、プリチャージFET3は、Ｐチャ
ネルFETであるので導通状態となり、タイミングT1にお
いては、電源25からの電流IDDは、プリチャージFET3、N
AND型デコーダ１、プリチャージFET2がすべて導通状態
となり、このルートで電流が流れ、電流計24にはNAND型
デコーダ１本分の電流即ち、制御信号出力１本分の電流
が測定される。
とする。これにより、プリチャージFET2はすべて導通状
態となる。即ち、NAND型デコーダ１は、一端が常に接地
されている状態となる。次ぎにタイミングT1において、
命令入力が与えられる。例えば“MOV Ａ、B"という命
令であれば、これに対応する命令コードのNAND型デコー
ダ１が導通状態となる。タイミングT1においては、プリ
チャージ信号（PRC）は“H"状態であり、▲▼は
“L"状態となる。従って、プリチャージFET3は、Ｐチャ
ネルFETであるので導通状態となり、タイミングT1にお
いては、電源25からの電流IDDは、プリチャージFET3、N
AND型デコーダ１、プリチャージFET2がすべて導通状態
となり、このルートで電流が流れ、電流計24にはNAND型
デコーダ１本分の電流即ち、制御信号出力１本分の電流
が測定される。
このNAND型デコーダ１本分の導通電流は、CMOS型半導
体でMCを構成した場合、概略50μＡ程度である。逆にこ
の程度の電流であれば、制御信号出力１本が動作してい
ると算出することができる。また、１本分の電流がタイ
ミングT1において流れるのは、このタイミングは命令入
力の期間であるので、この命令のみが選択されるためで
ある。次ぎにタイミングT2でPRCが“L"となると、▲
▼は“H"と成り、プリチャージFET3がOFFとなる。
従って、電源電流IDDは流れない。
体でMCを構成した場合、概略50μＡ程度である。逆にこ
の程度の電流であれば、制御信号出力１本が動作してい
ると算出することができる。また、１本分の電流がタイ
ミングT1において流れるのは、このタイミングは命令入
力の期間であるので、この命令のみが選択されるためで
ある。次ぎにタイミングT2でPRCが“L"となると、▲
▼は“H"と成り、プリチャージFET3がOFFとなる。
従って、電源電流IDDは流れない。
タイミングT3において、例えば、“MOV A,B"の命令
を実行するために２本の制御出力がアクティブ“H"にな
るように設計してあったとする。このときNAND型デコー
ダ１は、配線の短絡、断線等の不良がなければ２本が導
通状態となっている。この状態で、タイミングT3におい
て、PRCが“H"となると、プリチャージFET3が導通状態
となりNAND型デコーダ１及びプリチャージFET3はすでに
導通状態となっているので導通電流が流れる。この際、
NAND型デコーダ１は２本が導通状態にあるので、電源電
流IDDは２本分の電流即ち概略100μＡが流れる。
を実行するために２本の制御出力がアクティブ“H"にな
るように設計してあったとする。このときNAND型デコー
ダ１は、配線の短絡、断線等の不良がなければ２本が導
通状態となっている。この状態で、タイミングT3におい
て、PRCが“H"となると、プリチャージFET3が導通状態
となりNAND型デコーダ１及びプリチャージFET3はすでに
導通状態となっているので導通電流が流れる。この際、
NAND型デコーダ１は２本が導通状態にあるので、電源電
流IDDは２本分の電流即ち概略100μＡが流れる。
次ぎに、タイミングT4において、設計上４本の制御信
号出力がアクティブ“H"になるようになっていたとす
る。タイミングT3と同様に、この場合、NAND型デコーダ
が４本導通状態になるので、電源電流IDDは４本分流れ
る。このように、各タイミングにおける電源電流を測定
することにより、制御信号出力の本数を測定することが
できる。従って、MCの備えているすべての命令セットに
ついて、各タイミング毎の制御信号出力の本数を測定
し、これと設計上の制御信号出力の本数とをテスター内
部のプログラムで比較することによりPLAのすべてのNAN
D型デコーダについて完全なテストを行うことができ
る。MCの半導体製造工程において、PLA部分に配線の断
線、短絡或いはトランジスタの不良等があれば、導通し
たNAND型デコーダの数の計測結果は、設計上の各タイミ
ング毎のNAND型デコーダの導通する数と合わなくなり、
テスターのプログラムにより直ちにPLAの不良を検出す
ることができる。
号出力がアクティブ“H"になるようになっていたとす
る。タイミングT3と同様に、この場合、NAND型デコーダ
が４本導通状態になるので、電源電流IDDは４本分流れ
る。このように、各タイミングにおける電源電流を測定
することにより、制御信号出力の本数を測定することが
できる。従って、MCの備えているすべての命令セットに
ついて、各タイミング毎の制御信号出力の本数を測定
し、これと設計上の制御信号出力の本数とをテスター内
部のプログラムで比較することによりPLAのすべてのNAN
D型デコーダについて完全なテストを行うことができ
る。MCの半導体製造工程において、PLA部分に配線の断
線、短絡或いはトランジスタの不良等があれば、導通し
たNAND型デコーダの数の計測結果は、設計上の各タイミ
ング毎のNAND型デコーダの導通する数と合わなくなり、
テスターのプログラムにより直ちにPLAの不良を検出す
ることができる。
MCのPLAにおいては、一般にNAND型デコーダの本数
は、100〜500本程度であるので、テストのステップ数
は、T1〜T2の各タイミングでテストしたとしても400〜2
000ステップ程度で可能であり、極めて短時間にテスト
可能である。
は、100〜500本程度であるので、テストのステップ数
は、T1〜T2の各タイミングでテストしたとしても400〜2
000ステップ程度で可能であり、極めて短時間にテスト
可能である。
第12図に示した本願第２の発明の他の実施例のPLA回
路においても、原理は第９図に示す第１の実施例と全く
同様である。即ち、プリチャージFET2を導通状態とし、
NAND型デコーダ１に直流パスを構成する。このとき、命
令レジスタ100からの入力、Ｔタイミング入力、Ｍタイ
ミング入力に対応して、デコードされる信号があれば、
プリチャージFET3を介して、電源VDDから直流電流が流
れる。この電流値によって、デコードされる信号の本数
を比較して、良否の判断を行うものである。
路においても、原理は第９図に示す第１の実施例と全く
同様である。即ち、プリチャージFET2を導通状態とし、
NAND型デコーダ１に直流パスを構成する。このとき、命
令レジスタ100からの入力、Ｔタイミング入力、Ｍタイ
ミング入力に対応して、デコードされる信号があれば、
プリチャージFET3を介して、電源VDDから直流電流が流
れる。この電流値によって、デコードされる信号の本数
を比較して、良否の判断を行うものである。
尚、本明細書において、MCのPLAについて説明してき
たが、マイクロプロセッサのPLAに対しても適用が可能
である。
たが、マイクロプロセッサのPLAに対しても適用が可能
である。
産業上の利用可能性 以上詳細に説明してきたように、本願第１の発明のMC
によると、類似の命令コードを共通化することにより、
デコード線の本数を削減することが可能となる。即ち、
類似命令セット間において、ある命令セットの２バイト
目は、その命令の類似命令である命令セットの１バイト
目の制御信号出力をそのまま利用することができるた
め、ある命令セットの１バイト目のみのデコード線があ
れば、類似命令において、そのデコード線をそのまま用
いることにより命令の実行が可能となる。故に、異なる
命令コードに対し、それぞれ対応したデコード線を具備
する従来のMCに比べ、デコード線の共有をはかる本願第
１の発明は、デコード線の占有面積の削減が図れる。具
体的には、400〜600本あったデコード線が80本程度削減
でき、半導体チップ面積のうちPLAの占有する面積が10
〜20％削減できる。従って、本願第１の発明によれば、
従来のPLA回路と同様の機能を維持しつつ、チップ面積
の縮小化を図ることができ、産業上の利用性は極めて高
いものとなる。
によると、類似の命令コードを共通化することにより、
デコード線の本数を削減することが可能となる。即ち、
類似命令セット間において、ある命令セットの２バイト
目は、その命令の類似命令である命令セットの１バイト
目の制御信号出力をそのまま利用することができるた
め、ある命令セットの１バイト目のみのデコード線があ
れば、類似命令において、そのデコード線をそのまま用
いることにより命令の実行が可能となる。故に、異なる
命令コードに対し、それぞれ対応したデコード線を具備
する従来のMCに比べ、デコード線の共有をはかる本願第
１の発明は、デコード線の占有面積の削減が図れる。具
体的には、400〜600本あったデコード線が80本程度削減
でき、半導体チップ面積のうちPLAの占有する面積が10
〜20％削減できる。従って、本願第１の発明によれば、
従来のPLA回路と同様の機能を維持しつつ、チップ面積
の縮小化を図ることができ、産業上の利用性は極めて高
いものとなる。
また、本願第２の発明のPLAテスト回路は、MCのPLA部
分を導通したNAND型デコーダの数を電源電流IDDから測
定するため、MCの備える命令セットのすべてのタイミン
グについてのみ、電源電流IDDを計測すれば良く、従来1
0000〜100000ステップあったデータのチェックが2000ス
テップ程度で簡単に行うことができる。さらに、本願第
２の発明によれば、PLA回路部分の直接テストが出来る
ため、MC外部から見ることの出来るレジスタ等のデータ
をチェックする必要がない。従って、テスト時間の大幅
短縮、テストプログラム作成の工数の大幅削減が実行で
き、産業上の利用性は極めて高いものとなる。
分を導通したNAND型デコーダの数を電源電流IDDから測
定するため、MCの備える命令セットのすべてのタイミン
グについてのみ、電源電流IDDを計測すれば良く、従来1
0000〜100000ステップあったデータのチェックが2000ス
テップ程度で簡単に行うことができる。さらに、本願第
２の発明によれば、PLA回路部分の直接テストが出来る
ため、MC外部から見ることの出来るレジスタ等のデータ
をチェックする必要がない。従って、テスト時間の大幅
短縮、テストプログラム作成の工数の大幅削減が実行で
き、産業上の利用性は極めて高いものとなる。
Claims (4)
- 【請求項１】第１バイトを含む第１命令と、第１バイト
および前記第１の命令の前記第１バイトと同じコードの
第２バイトを含む第２命令を蓄積するメモリと、 前記メモリから読み出された前記第１および第２の命令
を構成する前記バイトを第１の制御信号に応答して出力
する命令レジスタと、 この命令レジスタと接続され、前記第１命令の第１バイ
ト及び第２命令の第２バイトをデコードする第１のデコ
ードラインと、前記命令レジストと接続され、前記第２
命令の第１バイトをデコードする第２のデコードライン
と、この第２のデコードラインと接続され、前記第２命
令の第１バイトをデコードした信号を遅延させて出力す
るディレイ回路と、このディレイ回路に接続され、前記
ディレイ回路からの出力信号に応答して前記第１の制御
信号を命令レジスタに与える手段とを有し、前記命令レ
ジスタが出力したバイトをデコードして第２の制御信号
を出力する命令デコーダとを具備したマイクロコンピュ
ータ。 - 【請求項２】所定のコードが入力される入力部と、複数
の直列接続されたMOSFETから構成され、前記入力された
所定のコードが解読すべきコードと一致した時に前記全
てのMOSFETをオン状態にするデコードラインを複数有す
るNAND型デコーダと、 前記デコードラインの一端と第１の電位源との間に接続
された第１のプリチャージMOSFETと、 前記デコードラインの他端と第２の電位源との間に接続
された第２のプリチャージMOSFETと、 前記第１および第２のプリチャージMOSFETを同時にオン
状態にさせる手段と、 前記第２のプリチャージMOSFETと第２の電位源との間に
接続された電流計測手段とを有するマイクロプロセッ
サ。 - 【請求項３】所定のコードが入力される入力部と、複数
の直列接続されたMOSFETから構成され、前記入力された
所定のコードが解読すべきコードと一致した時に前記全
てのMOSFETをオン状態にするデコードラインを複数有す
るNAND型デコーダと、 前記デコードラインの一端と第１の電位源との間に接続
された第１のプリチャージMOSFETと、 前記デコードラインの他端に接続された第２のプリチャ
ージMOSFETと、 前記第１のプリチャージMOSFETをオン状態にさせる制御
信号を入力する制御信号入力端子と、 前記第２のプリチャージMOSFETに接続され、電流測定手
段を介して第２の電位源に接続するための外部入力用端
子とを有するマイクロプロセッサ。 - 【請求項４】所定のコードが入力される入力部と、複数
の直列接続されたMOSFETから構成され、前記入力された
所定のコードが解読すべきコードと一致した時に前記全
てのMOSFETをオン状態にさせることにより導通状態にな
るデコードラインを複数有するNAND型デコーダと、前記
デコードラインの一端と第１の電位源との間に接続され
た、第１のプリチャージMOSFETと、前記デコードライン
の他端に接続された第２のプリチャージMOSFETとを有す
るマイクロプロセッサを準備する工程と、 前記第１のプリチャージMOSFETをオン状態にする工程
と、 前記第２のプリチャージMOSFETをオン状態にするととも
に、前記第２のプリチャージMOSFETを電流計測手段を介
して第２の電位源に接続する工程と、 前記NAND型デコーダの入力部にコードを入力する工程
と、 このコード入力工程時に前記電流計測手段により電流値
を測定し、あらかじめ与えられたデコードライン１本が
導通した時に流れる電流値と比較し、導通したデコード
ラインの本数を計測する工程と、 前記入力されたコードがデコードラインを導通させる設
計値と実際に導通したデコードラインの計測値とを比較
することにより前記NAND型デコーダの良否を判定する工
程とを有するマイクロコンピュータのテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1501748A JP2554378B2 (ja) | 1988-01-27 | 1989-01-25 | マイクロコンピュータ及びそのテスト方法 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1475788 | 1988-01-27 | ||
| JP6318688 | 1988-03-18 | ||
| JP63-63186 | 1988-03-18 | ||
| JP63-14757 | 1988-03-18 | ||
| JP1501748A JP2554378B2 (ja) | 1988-01-27 | 1989-01-25 | マイクロコンピュータ及びそのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2554378B2 true JP2554378B2 (ja) | 1996-11-13 |
Family
ID=27280752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1501748A Expired - Fee Related JP2554378B2 (ja) | 1988-01-27 | 1989-01-25 | マイクロコンピュータ及びそのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2554378B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154635A (en) * | 1979-05-21 | 1980-12-02 | Hitachi Ltd | Data processor |
| JPS6469124A (en) * | 1987-09-10 | 1989-03-15 | Nec Corp | Decoder circuit |
-
1989
- 1989-01-25 JP JP1501748A patent/JP2554378B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154635A (en) * | 1979-05-21 | 1980-12-02 | Hitachi Ltd | Data processor |
| JPS6469124A (en) * | 1987-09-10 | 1989-03-15 | Nec Corp | Decoder circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070822 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |