JPH04373028A - バーンインパターン供給方法 - Google Patents
バーンインパターン供給方法Info
- Publication number
- JPH04373028A JPH04373028A JP3177495A JP17749591A JPH04373028A JP H04373028 A JPH04373028 A JP H04373028A JP 3177495 A JP3177495 A JP 3177495A JP 17749591 A JP17749591 A JP 17749591A JP H04373028 A JPH04373028 A JP H04373028A
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- JP
- Japan
- Prior art keywords
- burn
- pattern
- microcomputer
- test
- chip
- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 title claims description 9
- 238000012360 testing method Methods 0.000 claims abstract description 24
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明はプログラムを格納する
メモリであるROMを内蔵していないマイクロコンピュ
ータに関し、特に高温環境下で通電を行なってチップの
動作試験(バーンインテスト)を実施するためのバーン
インパターン信号を、このマイクロコンピュータに供給
する方法に関するものである。
メモリであるROMを内蔵していないマイクロコンピュ
ータに関し、特に高温環境下で通電を行なってチップの
動作試験(バーンインテスト)を実施するためのバーン
インパターン信号を、このマイクロコンピュータに供給
する方法に関するものである。
【0002】
【従来の技術】図2は従来のこの種のマイクロコンピュ
ータ(ROMを内蔵していないマイクロコンピュータ)
のチップに対してバーンインテスト時のバーンインパタ
ーンの供給方法を説明するためのブロック図である。図
2において、21はプログラムを格納したROMを内蔵
せず中央処理装置(図示せず)を内蔵したマイクロコン
ピュータ、22はマイクロコンピュータ21をバーンイ
ンテストするためのバーンインパターン信号を発生する
バーンインパターン発生器、23はバーンインパターン
発生器22からマイクロコンピュータ21へのデータを
伝えるデータバス、24はバーンインパターン発生器2
2からのリセット信号をマイクロコンピュータ21へ伝
えるリセット信号線、25はバーンインパターン発生器
22からのクロック信号をマイクロコンピュータ21へ
伝えるクロック信号線である。
ータ(ROMを内蔵していないマイクロコンピュータ)
のチップに対してバーンインテスト時のバーンインパタ
ーンの供給方法を説明するためのブロック図である。図
2において、21はプログラムを格納したROMを内蔵
せず中央処理装置(図示せず)を内蔵したマイクロコン
ピュータ、22はマイクロコンピュータ21をバーンイ
ンテストするためのバーンインパターン信号を発生する
バーンインパターン発生器、23はバーンインパターン
発生器22からマイクロコンピュータ21へのデータを
伝えるデータバス、24はバーンインパターン発生器2
2からのリセット信号をマイクロコンピュータ21へ伝
えるリセット信号線、25はバーンインパターン発生器
22からのクロック信号をマイクロコンピュータ21へ
伝えるクロック信号線である。
【0003】次に動作について説明する。ダイナミック
バーンインテストではバーンイン時にマイクロコンピュ
ータチップを動作させる。ROMを内蔵しているマイク
ロコンピュータの場合はROM内に格納しているプログ
ラムを用いて自走させればよい。しかし、ROMを内蔵
していないマイクロコンピュータ21の場合、チップ外
部からバーンインパターンを供給する必要がある。バー
ンインパターン発生器22は、クロック信号をクロック
信号線25を介してマイクロコンピュータ21に供給す
るとともに、マイクロコンピュータ21のリードタイミ
ングに合わせた一定周期でデータバス23上の全ビット
パターン(バーンインパターン信号)を網羅するデータ
を順次マイクロコンピュータ21に供給する。また、バ
ーンインパターン発生器22は、マイクロコンピュータ
21への上記データの全ビットパターンの供給が終了す
ると、リセット信号をリセット信号線24を介してマイ
クロコンピュータ21に供給する。マイクロコンピュー
タ21がリセットされた後、バーンインパターン発生器
22はデータの供給を再開する。その後は、上記のサイ
クルを繰り返す。
バーンインテストではバーンイン時にマイクロコンピュ
ータチップを動作させる。ROMを内蔵しているマイク
ロコンピュータの場合はROM内に格納しているプログ
ラムを用いて自走させればよい。しかし、ROMを内蔵
していないマイクロコンピュータ21の場合、チップ外
部からバーンインパターンを供給する必要がある。バー
ンインパターン発生器22は、クロック信号をクロック
信号線25を介してマイクロコンピュータ21に供給す
るとともに、マイクロコンピュータ21のリードタイミ
ングに合わせた一定周期でデータバス23上の全ビット
パターン(バーンインパターン信号)を網羅するデータ
を順次マイクロコンピュータ21に供給する。また、バ
ーンインパターン発生器22は、マイクロコンピュータ
21への上記データの全ビットパターンの供給が終了す
ると、リセット信号をリセット信号線24を介してマイ
クロコンピュータ21に供給する。マイクロコンピュー
タ21がリセットされた後、バーンインパターン発生器
22はデータの供給を再開する。その後は、上記のサイ
クルを繰り返す。
【0004】
【発明が解決しようとする課題】上記のように従来のマ
イクロコンピュータ(ROMを内蔵していないマイクロ
コンピュータ)では、チップのダイナミックバーンイン
テストを行なう場合、バーンインパターン信号をチップ
外部のバーンインパターン発生器から与えなければなら
ず、したがってバーンインテストを行なう場合、バーン
インパターン発生器が必要となり、また複数個のチップ
を同時にバーンインテストする場合に、それらと同数の
バーンインパターン発生器を必要とし、コスト面やテス
ト効率面に問題があった。
イクロコンピュータ(ROMを内蔵していないマイクロ
コンピュータ)では、チップのダイナミックバーンイン
テストを行なう場合、バーンインパターン信号をチップ
外部のバーンインパターン発生器から与えなければなら
ず、したがってバーンインテストを行なう場合、バーン
インパターン発生器が必要となり、また複数個のチップ
を同時にバーンインテストする場合に、それらと同数の
バーンインパターン発生器を必要とし、コスト面やテス
ト効率面に問題があった。
【0005】この発明は上記のような問題点を解決する
ためになされたもので、プログラムを格納するメモリを
内蔵していないマイクロコンピュータのチップに対して
バーンインテストを行なう場合、チップ外のバーンイン
パターン発生器を必要とせずに、バーンインパターン信
号を供給できるバーンインパターン供給方法を提供する
ことを目的とする。
ためになされたもので、プログラムを格納するメモリを
内蔵していないマイクロコンピュータのチップに対して
バーンインテストを行なう場合、チップ外のバーンイン
パターン発生器を必要とせずに、バーンインパターン信
号を供給できるバーンインパターン供給方法を提供する
ことを目的とする。
【0006】
【課題を解決するための手段】この発明に係るバーンイ
ンパターン供給方法は、バーンインテストを実施するた
めのバーンインパターン信号を発生するバーンインパタ
ーン信号発生回路(カウンタ4)をマイクロコンピュー
タ1に内蔵させ、このバーンインパターン信号発生回路
から出力されたバーンインパターン信号を少なくともC
PU3に供給するものである。
ンパターン供給方法は、バーンインテストを実施するた
めのバーンインパターン信号を発生するバーンインパタ
ーン信号発生回路(カウンタ4)をマイクロコンピュー
タ1に内蔵させ、このバーンインパターン信号発生回路
から出力されたバーンインパターン信号を少なくともC
PU3に供給するものである。
【0007】
【作用】バーンインパターン信号発生回路(カウンタ4
)がマイクロコンピュータ1のチップ内に設けられたの
で、CPU3などはそのバーンインパターン信号発生回
路からのバーンインパターン信号によりバーンインテス
トされ、また、チップ外部のバーンインパターン発生器
は不要となる。
)がマイクロコンピュータ1のチップ内に設けられたの
で、CPU3などはそのバーンインパターン信号発生回
路からのバーンインパターン信号によりバーンインテス
トされ、また、チップ外部のバーンインパターン発生器
は不要となる。
【0008】
【実施例】図1はこの発明の一実施例に係るバーンイン
パターン供給方法を採用したマイクロコンピュータの構
成を示すブロック図である。図1において、1はプログ
ラムを格納するROMを内蔵していないマイクロコンピ
ュータ、2は入出力ポート及びRAMなどの周辺回路、
3は演算及び制御を行なうCPU(CPUコア)、4は
バーンインパターン信号を発生するバーンインパターン
信号発生回路としてのカウンタ、5,6はNORゲート
、7はNORゲート6の出力により制御されるトライス
テートバッファ、8は外部から入力されるクロック信号
、9は外部とCPU3を接続する内部データバス、10
は外部からCPU3及びNORゲート5に入力されるリ
セット信号、11は外部からNORゲート5及び6に入
力されるバーンインモード信号、12はトライステート
バッファ7を介して内部データバス9に接続されるカウ
ンタ出力、13はCPU3からNORゲート6に入力さ
れるリード信号、14はNORゲート5からカウンタ4
に入力されるカウンタリセット信号、15はCPU3か
らカウンタ4にカウント信号として入力されるオペコー
ド(オペレーションコード)リード信号である。
パターン供給方法を採用したマイクロコンピュータの構
成を示すブロック図である。図1において、1はプログ
ラムを格納するROMを内蔵していないマイクロコンピ
ュータ、2は入出力ポート及びRAMなどの周辺回路、
3は演算及び制御を行なうCPU(CPUコア)、4は
バーンインパターン信号を発生するバーンインパターン
信号発生回路としてのカウンタ、5,6はNORゲート
、7はNORゲート6の出力により制御されるトライス
テートバッファ、8は外部から入力されるクロック信号
、9は外部とCPU3を接続する内部データバス、10
は外部からCPU3及びNORゲート5に入力されるリ
セット信号、11は外部からNORゲート5及び6に入
力されるバーンインモード信号、12はトライステート
バッファ7を介して内部データバス9に接続されるカウ
ンタ出力、13はCPU3からNORゲート6に入力さ
れるリード信号、14はNORゲート5からカウンタ4
に入力されるカウンタリセット信号、15はCPU3か
らカウンタ4にカウント信号として入力されるオペコー
ド(オペレーションコード)リード信号である。
【0009】次に動作について説明する。マイクロコン
ピュータ1のチップのダイナミックバーンインテストを
行なう場合、外部よりバーンインモード信号11をアサ
ートしてバーンインモードにし、クロック信号8を入力
する。バーンインモード信号11がアサートされた状態
で外部よりリセット信号10をアサートすると、CPU
3が初期化されるとともに、NORゲート5の出力であ
るカウンタリセット信号14がアサートされカウンタ4
が初期化される。リセット信号10がネゲートされると
CPU3はオペコード及びオペランドのリード動作を開
始する。CPU3がオペコードのリードを行なう場合、
リード信号13及びオペコードリード信号15をアサー
トする。オペコードリード信号15がアサートされると
カウンタ4はカウント動作を行なう。リード信号13が
アサートされるとバーンインモード信号11がアサート
されているためNORゲート6の出力がアサートされ、
トライステートバッファ7が導通状態となる。したがっ
て、CPU3はオペコードとしてカウンタ4の出力(バ
ーンインパターン信号)12をリードすることになり、
カウンタ4の出力12はCPU3がオペコードのリード
を行う度に更新されることになる。オペコードに続くオ
ペランドがある場合、CPU3はオペコードのリードに
続いてオペランドのリードを行なう。CPU3がオペラ
ンドのリードを行なう場合、リード信号13はアサート
されるがオペコードリード信号15はアサートされず、
カウンタ4はカウント動作を行なわない。したがって、
オペコードに続くオペランドがある場合、CPU3はオ
ペランドとしてオペコードと同一のパターンをリードす
ることになる。オペコードに続くオペランドのパターン
をオペコードのパターンと同一にするため、CPU3は
オペコードとして全ビットパターンをリードすることに
なる。
ピュータ1のチップのダイナミックバーンインテストを
行なう場合、外部よりバーンインモード信号11をアサ
ートしてバーンインモードにし、クロック信号8を入力
する。バーンインモード信号11がアサートされた状態
で外部よりリセット信号10をアサートすると、CPU
3が初期化されるとともに、NORゲート5の出力であ
るカウンタリセット信号14がアサートされカウンタ4
が初期化される。リセット信号10がネゲートされると
CPU3はオペコード及びオペランドのリード動作を開
始する。CPU3がオペコードのリードを行なう場合、
リード信号13及びオペコードリード信号15をアサー
トする。オペコードリード信号15がアサートされると
カウンタ4はカウント動作を行なう。リード信号13が
アサートされるとバーンインモード信号11がアサート
されているためNORゲート6の出力がアサートされ、
トライステートバッファ7が導通状態となる。したがっ
て、CPU3はオペコードとしてカウンタ4の出力(バ
ーンインパターン信号)12をリードすることになり、
カウンタ4の出力12はCPU3がオペコードのリード
を行う度に更新されることになる。オペコードに続くオ
ペランドがある場合、CPU3はオペコードのリードに
続いてオペランドのリードを行なう。CPU3がオペラ
ンドのリードを行なう場合、リード信号13はアサート
されるがオペコードリード信号15はアサートされず、
カウンタ4はカウント動作を行なわない。したがって、
オペコードに続くオペランドがある場合、CPU3はオ
ペランドとしてオペコードと同一のパターンをリードす
ることになる。オペコードに続くオペランドのパターン
をオペコードのパターンと同一にするため、CPU3は
オペコードとして全ビットパターンをリードすることに
なる。
【0010】また、CPU3がライト動作を行う場合、
CPU3から内部データバス9にデータが出力されるが
、リード信号13がネゲートされているためNORゲー
ト6の出力がネゲートされ、トライステートバッファ7
は非導通状態となる。したがって、内部データバス9へ
のCPU3の出力とカウンタ4の出力12がぶつかるこ
とはない。また、通常動作を行わせる場合はバーンイン
モード信号11をネゲートしておけば支障はない。
CPU3から内部データバス9にデータが出力されるが
、リード信号13がネゲートされているためNORゲー
ト6の出力がネゲートされ、トライステートバッファ7
は非導通状態となる。したがって、内部データバス9へ
のCPU3の出力とカウンタ4の出力12がぶつかるこ
とはない。また、通常動作を行わせる場合はバーンイン
モード信号11をネゲートしておけば支障はない。
【0011】上記のように構成されたマイクロコンピュ
ータにおいては、バーンインパターン信号を発生する専
用カウンタを備えたためチップ内でバーンインパターン
を発生することができ、チップ外部からはクロック信号
及びリセット信号のみを供給するだけでよく、バーンイ
ンテスト用のデータを発生する外部のバーンインパター
ン発生器は不要となる。
ータにおいては、バーンインパターン信号を発生する専
用カウンタを備えたためチップ内でバーンインパターン
を発生することができ、チップ外部からはクロック信号
及びリセット信号のみを供給するだけでよく、バーンイ
ンテスト用のデータを発生する外部のバーンインパター
ン発生器は不要となる。
【0012】
【発明の効果】以上のように本発明によれば、バーンイ
ンパターン信号発生回路をマイクロコンピュータに内蔵
させ、このバーンインパターン信号発生回路から出力さ
れたバーンインパターン信号を少なくとも内部の中央処
理装置に供給するようにしたので、プログラムを格納す
るメモリを内蔵していないマイクロコンピュータチップ
に対してバーンインテストを行なう場合、チップ外のバ
ーンインパターン発生器を必要とせずに、バーンインパ
ターン信号を供給することができ、また、複数のチップ
を同時にバーンインテストする場合でも、それらと同数
のバーンインパターン発生器を必要とせずにバーンイン
テストが行なうことができ、コストダウンやテスト効率
の向上を図れるという効果が得られる。
ンパターン信号発生回路をマイクロコンピュータに内蔵
させ、このバーンインパターン信号発生回路から出力さ
れたバーンインパターン信号を少なくとも内部の中央処
理装置に供給するようにしたので、プログラムを格納す
るメモリを内蔵していないマイクロコンピュータチップ
に対してバーンインテストを行なう場合、チップ外のバ
ーンインパターン発生器を必要とせずに、バーンインパ
ターン信号を供給することができ、また、複数のチップ
を同時にバーンインテストする場合でも、それらと同数
のバーンインパターン発生器を必要とせずにバーンイン
テストが行なうことができ、コストダウンやテスト効率
の向上を図れるという効果が得られる。
【図1】この発明の一実施例に係るバーンインパターン
供給方法を採用したマイクロコンピュータの構成を示す
ブロック図である。
供給方法を採用したマイクロコンピュータの構成を示す
ブロック図である。
【図2】従来のバーンインパターン供給方法を説明する
ためのブロック図である。
ためのブロック図である。
1 マイクロコンピュータ
3 CPU(中央処理装置)
Claims (1)
- 【請求項1】 プログラムを格納するメモリを内蔵せ
ず、中央処理装置を内蔵したマイクロコンピュータにお
いて、高温環境下で通電を行なってチップの動作試験で
あるバーンインテストを実施するためのバーンインパタ
ーン信号を発生するバーンインパターン信号発生回路を
内蔵させ、このバーンインパターン信号発生回路から出
力されたバーンインパターン信号を少なくとも上記中央
処理装置に供給することを特徴とするバーンインパター
ン供給方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3177495A JPH04373028A (ja) | 1991-06-21 | 1991-06-21 | バーンインパターン供給方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3177495A JPH04373028A (ja) | 1991-06-21 | 1991-06-21 | バーンインパターン供給方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04373028A true JPH04373028A (ja) | 1992-12-25 |
Family
ID=16031906
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3177495A Pending JPH04373028A (ja) | 1991-06-21 | 1991-06-21 | バーンインパターン供給方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04373028A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6651203B1 (en) * | 1999-05-17 | 2003-11-18 | Infineon Technologies Ag | On chip programmable data pattern generator for semiconductor memories |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6352238A (ja) * | 1986-08-20 | 1988-03-05 | Nec Corp | マイクロ・コンピユ−タ |
-
1991
- 1991-06-21 JP JP3177495A patent/JPH04373028A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6352238A (ja) * | 1986-08-20 | 1988-03-05 | Nec Corp | マイクロ・コンピユ−タ |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6651203B1 (en) * | 1999-05-17 | 2003-11-18 | Infineon Technologies Ag | On chip programmable data pattern generator for semiconductor memories |
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