JPH04373028A - バーンインパターン供給方法 - Google Patents
バーンインパターン供給方法Info
- Publication number
- JPH04373028A JPH04373028A JP3177495A JP17749591A JPH04373028A JP H04373028 A JPH04373028 A JP H04373028A JP 3177495 A JP3177495 A JP 3177495A JP 17749591 A JP17749591 A JP 17749591A JP H04373028 A JPH04373028 A JP H04373028A
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- JP
- Japan
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- burn
- pattern
- microcomputer
- test
- chip
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- Pending
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- 238000000034 method Methods 0.000 title claims description 9
- 238000012360 testing method Methods 0.000 claims abstract description 24
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はプログラムを格納する
メモリであるＲＯＭを内蔵していないマイクロコンピュ
ータに関し、特に高温環境下で通電を行なってチップの
動作試験（バーンインテスト）を実施するためのバーン
インパターン信号を、このマイクロコンピュータに供給
する方法に関するものである。
メモリであるＲＯＭを内蔵していないマイクロコンピュ
ータに関し、特に高温環境下で通電を行なってチップの
動作試験（バーンインテスト）を実施するためのバーン
インパターン信号を、このマイクロコンピュータに供給
する方法に関するものである。
【０００２】
【従来の技術】図２は従来のこの種のマイクロコンピュ
ータ（ＲＯＭを内蔵していないマイクロコンピュータ）
のチップに対してバーンインテスト時のバーンインパタ
ーンの供給方法を説明するためのブロック図である。図
２において、２１はプログラムを格納したＲＯＭを内蔵
せず中央処理装置（図示せず）を内蔵したマイクロコン
ピュータ、２２はマイクロコンピュータ２１をバーンイ
ンテストするためのバーンインパターン信号を発生する
バーンインパターン発生器、２３はバーンインパターン
発生器２２からマイクロコンピュータ２１へのデータを
伝えるデータバス、２４はバーンインパターン発生器２
２からのリセット信号をマイクロコンピュータ２１へ伝
えるリセット信号線、２５はバーンインパターン発生器
２２からのクロック信号をマイクロコンピュータ２１へ
伝えるクロック信号線である。
ータ（ＲＯＭを内蔵していないマイクロコンピュータ）
のチップに対してバーンインテスト時のバーンインパタ
ーンの供給方法を説明するためのブロック図である。図
２において、２１はプログラムを格納したＲＯＭを内蔵
せず中央処理装置（図示せず）を内蔵したマイクロコン
ピュータ、２２はマイクロコンピュータ２１をバーンイ
ンテストするためのバーンインパターン信号を発生する
バーンインパターン発生器、２３はバーンインパターン
発生器２２からマイクロコンピュータ２１へのデータを
伝えるデータバス、２４はバーンインパターン発生器２
２からのリセット信号をマイクロコンピュータ２１へ伝
えるリセット信号線、２５はバーンインパターン発生器
２２からのクロック信号をマイクロコンピュータ２１へ
伝えるクロック信号線である。
【０００３】次に動作について説明する。ダイナミック
バーンインテストではバーンイン時にマイクロコンピュ
ータチップを動作させる。ＲＯＭを内蔵しているマイク
ロコンピュータの場合はＲＯＭ内に格納しているプログ
ラムを用いて自走させればよい。しかし、ＲＯＭを内蔵
していないマイクロコンピュータ２１の場合、チップ外
部からバーンインパターンを供給する必要がある。バー
ンインパターン発生器２２は、クロック信号をクロック
信号線２５を介してマイクロコンピュータ２１に供給す
るとともに、マイクロコンピュータ２１のリードタイミ
ングに合わせた一定周期でデータバス２３上の全ビット
パターン（バーンインパターン信号）を網羅するデータ
を順次マイクロコンピュータ２１に供給する。また、バ
ーンインパターン発生器２２は、マイクロコンピュータ
２１への上記データの全ビットパターンの供給が終了す
ると、リセット信号をリセット信号線２４を介してマイ
クロコンピュータ２１に供給する。マイクロコンピュー
タ２１がリセットされた後、バーンインパターン発生器
２２はデータの供給を再開する。その後は、上記のサイ
クルを繰り返す。
バーンインテストではバーンイン時にマイクロコンピュ
ータチップを動作させる。ＲＯＭを内蔵しているマイク
ロコンピュータの場合はＲＯＭ内に格納しているプログ
ラムを用いて自走させればよい。しかし、ＲＯＭを内蔵
していないマイクロコンピュータ２１の場合、チップ外
部からバーンインパターンを供給する必要がある。バー
ンインパターン発生器２２は、クロック信号をクロック
信号線２５を介してマイクロコンピュータ２１に供給す
るとともに、マイクロコンピュータ２１のリードタイミ
ングに合わせた一定周期でデータバス２３上の全ビット
パターン（バーンインパターン信号）を網羅するデータ
を順次マイクロコンピュータ２１に供給する。また、バ
ーンインパターン発生器２２は、マイクロコンピュータ
２１への上記データの全ビットパターンの供給が終了す
ると、リセット信号をリセット信号線２４を介してマイ
クロコンピュータ２１に供給する。マイクロコンピュー
タ２１がリセットされた後、バーンインパターン発生器
２２はデータの供給を再開する。その後は、上記のサイ
クルを繰り返す。
【０００４】
【発明が解決しようとする課題】上記のように従来のマ
イクロコンピュータ（ＲＯＭを内蔵していないマイクロ
コンピュータ）では、チップのダイナミックバーンイン
テストを行なう場合、バーンインパターン信号をチップ
外部のバーンインパターン発生器から与えなければなら
ず、したがってバーンインテストを行なう場合、バーン
インパターン発生器が必要となり、また複数個のチップ
を同時にバーンインテストする場合に、それらと同数の
バーンインパターン発生器を必要とし、コスト面やテス
ト効率面に問題があった。
イクロコンピュータ（ＲＯＭを内蔵していないマイクロ
コンピュータ）では、チップのダイナミックバーンイン
テストを行なう場合、バーンインパターン信号をチップ
外部のバーンインパターン発生器から与えなければなら
ず、したがってバーンインテストを行なう場合、バーン
インパターン発生器が必要となり、また複数個のチップ
を同時にバーンインテストする場合に、それらと同数の
バーンインパターン発生器を必要とし、コスト面やテス
ト効率面に問題があった。
【０００５】この発明は上記のような問題点を解決する
ためになされたもので、プログラムを格納するメモリを
内蔵していないマイクロコンピュータのチップに対して
バーンインテストを行なう場合、チップ外のバーンイン
パターン発生器を必要とせずに、バーンインパターン信
号を供給できるバーンインパターン供給方法を提供する
ことを目的とする。
ためになされたもので、プログラムを格納するメモリを
内蔵していないマイクロコンピュータのチップに対して
バーンインテストを行なう場合、チップ外のバーンイン
パターン発生器を必要とせずに、バーンインパターン信
号を供給できるバーンインパターン供給方法を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るバーンイ
ンパターン供給方法は、バーンインテストを実施するた
めのバーンインパターン信号を発生するバーンインパタ
ーン信号発生回路（カウンタ４）をマイクロコンピュー
タ１に内蔵させ、このバーンインパターン信号発生回路
から出力されたバーンインパターン信号を少なくともＣ
ＰＵ３に供給するものである。
ンパターン供給方法は、バーンインテストを実施するた
めのバーンインパターン信号を発生するバーンインパタ
ーン信号発生回路（カウンタ４）をマイクロコンピュー
タ１に内蔵させ、このバーンインパターン信号発生回路
から出力されたバーンインパターン信号を少なくともＣ
ＰＵ３に供給するものである。
【０００７】
【作用】バーンインパターン信号発生回路（カウンタ４
）がマイクロコンピュータ１のチップ内に設けられたの
で、ＣＰＵ３などはそのバーンインパターン信号発生回
路からのバーンインパターン信号によりバーンインテス
トされ、また、チップ外部のバーンインパターン発生器
は不要となる。
）がマイクロコンピュータ１のチップ内に設けられたの
で、ＣＰＵ３などはそのバーンインパターン信号発生回
路からのバーンインパターン信号によりバーンインテス
トされ、また、チップ外部のバーンインパターン発生器
は不要となる。
【０００８】
【実施例】図１はこの発明の一実施例に係るバーンイン
パターン供給方法を採用したマイクロコンピュータの構
成を示すブロック図である。図１において、１はプログ
ラムを格納するＲＯＭを内蔵していないマイクロコンピ
ュータ、２は入出力ポート及びＲＡＭなどの周辺回路、
３は演算及び制御を行なうＣＰＵ（ＣＰＵコア）、４は
バーンインパターン信号を発生するバーンインパターン
信号発生回路としてのカウンタ、５，６はＮＯＲゲート
、７はＮＯＲゲート６の出力により制御されるトライス
テートバッファ、８は外部から入力されるクロック信号
、９は外部とＣＰＵ３を接続する内部データバス、１０
は外部からＣＰＵ３及びＮＯＲゲート５に入力されるリ
セット信号、１１は外部からＮＯＲゲート５及び６に入
力されるバーンインモード信号、１２はトライステート
バッファ７を介して内部データバス９に接続されるカウ
ンタ出力、１３はＣＰＵ３からＮＯＲゲート６に入力さ
れるリード信号、１４はＮＯＲゲート５からカウンタ４
に入力されるカウンタリセット信号、１５はＣＰＵ３か
らカウンタ４にカウント信号として入力されるオペコー
ド（オペレーションコード）リード信号である。
パターン供給方法を採用したマイクロコンピュータの構
成を示すブロック図である。図１において、１はプログ
ラムを格納するＲＯＭを内蔵していないマイクロコンピ
ュータ、２は入出力ポート及びＲＡＭなどの周辺回路、
３は演算及び制御を行なうＣＰＵ（ＣＰＵコア）、４は
バーンインパターン信号を発生するバーンインパターン
信号発生回路としてのカウンタ、５，６はＮＯＲゲート
、７はＮＯＲゲート６の出力により制御されるトライス
テートバッファ、８は外部から入力されるクロック信号
、９は外部とＣＰＵ３を接続する内部データバス、１０
は外部からＣＰＵ３及びＮＯＲゲート５に入力されるリ
セット信号、１１は外部からＮＯＲゲート５及び６に入
力されるバーンインモード信号、１２はトライステート
バッファ７を介して内部データバス９に接続されるカウ
ンタ出力、１３はＣＰＵ３からＮＯＲゲート６に入力さ
れるリード信号、１４はＮＯＲゲート５からカウンタ４
に入力されるカウンタリセット信号、１５はＣＰＵ３か
らカウンタ４にカウント信号として入力されるオペコー
ド（オペレーションコード）リード信号である。
【０００９】次に動作について説明する。マイクロコン
ピュータ１のチップのダイナミックバーンインテストを
行なう場合、外部よりバーンインモード信号１１をアサ
ートしてバーンインモードにし、クロック信号８を入力
する。バーンインモード信号１１がアサートされた状態
で外部よりリセット信号１０をアサートすると、ＣＰＵ
３が初期化されるとともに、ＮＯＲゲート５の出力であ
るカウンタリセット信号１４がアサートされカウンタ４
が初期化される。リセット信号１０がネゲートされると
ＣＰＵ３はオペコード及びオペランドのリード動作を開
始する。ＣＰＵ３がオペコードのリードを行なう場合、
リード信号１３及びオペコードリード信号１５をアサー
トする。オペコードリード信号１５がアサートされると
カウンタ４はカウント動作を行なう。リード信号１３が
アサートされるとバーンインモード信号１１がアサート
されているためＮＯＲゲート６の出力がアサートされ、
トライステートバッファ７が導通状態となる。したがっ
て、ＣＰＵ３はオペコードとしてカウンタ４の出力（バ
ーンインパターン信号）１２をリードすることになり、
カウンタ４の出力１２はＣＰＵ３がオペコードのリード
を行う度に更新されることになる。オペコードに続くオ
ペランドがある場合、ＣＰＵ３はオペコードのリードに
続いてオペランドのリードを行なう。ＣＰＵ３がオペラ
ンドのリードを行なう場合、リード信号１３はアサート
されるがオペコードリード信号１５はアサートされず、
カウンタ４はカウント動作を行なわない。したがって、
オペコードに続くオペランドがある場合、ＣＰＵ３はオ
ペランドとしてオペコードと同一のパターンをリードす
ることになる。オペコードに続くオペランドのパターン
をオペコードのパターンと同一にするため、ＣＰＵ３は
オペコードとして全ビットパターンをリードすることに
なる。
ピュータ１のチップのダイナミックバーンインテストを
行なう場合、外部よりバーンインモード信号１１をアサ
ートしてバーンインモードにし、クロック信号８を入力
する。バーンインモード信号１１がアサートされた状態
で外部よりリセット信号１０をアサートすると、ＣＰＵ
３が初期化されるとともに、ＮＯＲゲート５の出力であ
るカウンタリセット信号１４がアサートされカウンタ４
が初期化される。リセット信号１０がネゲートされると
ＣＰＵ３はオペコード及びオペランドのリード動作を開
始する。ＣＰＵ３がオペコードのリードを行なう場合、
リード信号１３及びオペコードリード信号１５をアサー
トする。オペコードリード信号１５がアサートされると
カウンタ４はカウント動作を行なう。リード信号１３が
アサートされるとバーンインモード信号１１がアサート
されているためＮＯＲゲート６の出力がアサートされ、
トライステートバッファ７が導通状態となる。したがっ
て、ＣＰＵ３はオペコードとしてカウンタ４の出力（バ
ーンインパターン信号）１２をリードすることになり、
カウンタ４の出力１２はＣＰＵ３がオペコードのリード
を行う度に更新されることになる。オペコードに続くオ
ペランドがある場合、ＣＰＵ３はオペコードのリードに
続いてオペランドのリードを行なう。ＣＰＵ３がオペラ
ンドのリードを行なう場合、リード信号１３はアサート
されるがオペコードリード信号１５はアサートされず、
カウンタ４はカウント動作を行なわない。したがって、
オペコードに続くオペランドがある場合、ＣＰＵ３はオ
ペランドとしてオペコードと同一のパターンをリードす
ることになる。オペコードに続くオペランドのパターン
をオペコードのパターンと同一にするため、ＣＰＵ３は
オペコードとして全ビットパターンをリードすることに
なる。
【００１０】また、ＣＰＵ３がライト動作を行う場合、
ＣＰＵ３から内部データバス９にデータが出力されるが
、リード信号１３がネゲートされているためＮＯＲゲー
ト６の出力がネゲートされ、トライステートバッファ７
は非導通状態となる。したがって、内部データバス９へ
のＣＰＵ３の出力とカウンタ４の出力１２がぶつかるこ
とはない。また、通常動作を行わせる場合はバーンイン
モード信号１１をネゲートしておけば支障はない。
ＣＰＵ３から内部データバス９にデータが出力されるが
、リード信号１３がネゲートされているためＮＯＲゲー
ト６の出力がネゲートされ、トライステートバッファ７
は非導通状態となる。したがって、内部データバス９へ
のＣＰＵ３の出力とカウンタ４の出力１２がぶつかるこ
とはない。また、通常動作を行わせる場合はバーンイン
モード信号１１をネゲートしておけば支障はない。
【００１１】上記のように構成されたマイクロコンピュ
ータにおいては、バーンインパターン信号を発生する専
用カウンタを備えたためチップ内でバーンインパターン
を発生することができ、チップ外部からはクロック信号
及びリセット信号のみを供給するだけでよく、バーンイ
ンテスト用のデータを発生する外部のバーンインパター
ン発生器は不要となる。
ータにおいては、バーンインパターン信号を発生する専
用カウンタを備えたためチップ内でバーンインパターン
を発生することができ、チップ外部からはクロック信号
及びリセット信号のみを供給するだけでよく、バーンイ
ンテスト用のデータを発生する外部のバーンインパター
ン発生器は不要となる。
【００１２】
【発明の効果】以上のように本発明によれば、バーンイ
ンパターン信号発生回路をマイクロコンピュータに内蔵
させ、このバーンインパターン信号発生回路から出力さ
れたバーンインパターン信号を少なくとも内部の中央処
理装置に供給するようにしたので、プログラムを格納す
るメモリを内蔵していないマイクロコンピュータチップ
に対してバーンインテストを行なう場合、チップ外のバ
ーンインパターン発生器を必要とせずに、バーンインパ
ターン信号を供給することができ、また、複数のチップ
を同時にバーンインテストする場合でも、それらと同数
のバーンインパターン発生器を必要とせずにバーンイン
テストが行なうことができ、コストダウンやテスト効率
の向上を図れるという効果が得られる。
ンパターン信号発生回路をマイクロコンピュータに内蔵
させ、このバーンインパターン信号発生回路から出力さ
れたバーンインパターン信号を少なくとも内部の中央処
理装置に供給するようにしたので、プログラムを格納す
るメモリを内蔵していないマイクロコンピュータチップ
に対してバーンインテストを行なう場合、チップ外のバ
ーンインパターン発生器を必要とせずに、バーンインパ
ターン信号を供給することができ、また、複数のチップ
を同時にバーンインテストする場合でも、それらと同数
のバーンインパターン発生器を必要とせずにバーンイン
テストが行なうことができ、コストダウンやテスト効率
の向上を図れるという効果が得られる。
【図１】この発明の一実施例に係るバーンインパターン
供給方法を採用したマイクロコンピュータの構成を示す
ブロック図である。
供給方法を採用したマイクロコンピュータの構成を示す
ブロック図である。
【図２】従来のバーンインパターン供給方法を説明する
ためのブロック図である。
ためのブロック図である。
１ マイクロコンピュータ
３ ＣＰＵ（中央処理装置）
Claims (1)
- 【請求項１】 プログラムを格納するメモリを内蔵せ
ず、中央処理装置を内蔵したマイクロコンピュータにお
いて、高温環境下で通電を行なってチップの動作試験で
あるバーンインテストを実施するためのバーンインパタ
ーン信号を発生するバーンインパターン信号発生回路を
内蔵させ、このバーンインパターン信号発生回路から出
力されたバーンインパターン信号を少なくとも上記中央
処理装置に供給することを特徴とするバーンインパター
ン供給方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3177495A JPH04373028A (ja) | 1991-06-21 | 1991-06-21 | バーンインパターン供給方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3177495A JPH04373028A (ja) | 1991-06-21 | 1991-06-21 | バーンインパターン供給方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04373028A true JPH04373028A (ja) | 1992-12-25 |
Family
ID=16031906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3177495A Pending JPH04373028A (ja) | 1991-06-21 | 1991-06-21 | バーンインパターン供給方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04373028A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6651203B1 (en) * | 1999-05-17 | 2003-11-18 | Infineon Technologies Ag | On chip programmable data pattern generator for semiconductor memories |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6352238A (ja) * | 1986-08-20 | 1988-03-05 | Nec Corp | マイクロ・コンピユ−タ |
-
1991
- 1991-06-21 JP JP3177495A patent/JPH04373028A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6352238A (ja) * | 1986-08-20 | 1988-03-05 | Nec Corp | マイクロ・コンピユ−タ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6651203B1 (en) * | 1999-05-17 | 2003-11-18 | Infineon Technologies Ag | On chip programmable data pattern generator for semiconductor memories |
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