JPH01286323A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH01286323A JPH01286323A JP63115888A JP11588888A JPH01286323A JP H01286323 A JPH01286323 A JP H01286323A JP 63115888 A JP63115888 A JP 63115888A JP 11588888 A JP11588888 A JP 11588888A JP H01286323 A JPH01286323 A JP H01286323A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- test
- effective
- halt
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に関する。
最近のディジタルＩＣの普及に伴い、動作信頼度の向上
に対する要望がますます強まってきた。
に対する要望がますます強まってきた。
その対策として、ＩＣ製造工程中に信頼性加速試験を行
っている。
っている。
ＩＣの信頼性加速試験の一つである電圧印加動作試験（
以下ダイナミックＢＴと云う）は、被試験ＩＣを高温及
び高電源電圧環境下においた上で、何らかのディジタル
信号パターンを入力し、被試験ＩＣの内部回路を動作さ
せて信頼性の加速試験を行うというものである。
以下ダイナミックＢＴと云う）は、被試験ＩＣを高温及
び高電源電圧環境下においた上で、何らかのディジタル
信号パターンを入力し、被試験ＩＣの内部回路を動作さ
せて信頼性の加速試験を行うというものである。
その信号パターンの発生方法には種々あるが、最も容易
で安価に実現でき、かつ高い効果が期待できる方法とし
て、カウンタを用いる方法がある。
で安価に実現でき、かつ高い効果が期待できる方法とし
て、カウンタを用いる方法がある。
第３図は従来の集積回路の一例を被試験ＩＣとした動作
試験装置のブロック図である。
試験装置のブロック図である。
次に、動作を説明する。
被試験ＩＣ１，が出力した命令フェッチ同期信号ＳＦ５
が、被試験ＩＣ１，のデータバス端子ＴｏＢと同一のビ
ット数ｎを有するカウンタ３に入力されており、カウン
タ３の各ビットから出力されるｎビットコードは、ｎビ
ットのデータバス４を介して被試験ＩＣ１，のデータバ
ス端子ＴＤＢに入力される。
が、被試験ＩＣ１，のデータバス端子ＴｏＢと同一のビ
ット数ｎを有するカウンタ３に入力されており、カウン
タ３の各ビットから出力されるｎビットコードは、ｎビ
ットのデータバス４を介して被試験ＩＣ１，のデータバ
ス端子ＴＤＢに入力される。
被試験ＩＣ１，は、そのコードを解釈して実行する。
その結果、命令を読み出す必要の生じた被試験ｉｃ１．
は再び命令フェッチ同期信号ＳＦＳを出力し、それに同
期してカウンタ３は前回のコードとは異なるコードを発
生して出力し、そのコードを被試験ＩＣ１，はフェッチ
し、解釈して実行し、その後命令フェッチ同期信号ｓｐ
ｓを出力し、また初めに戻るという具合に、被試験ＩＣ
１，は動作し続けてダイナミックＢＴ試験が実現される
。
は再び命令フェッチ同期信号ＳＦＳを出力し、それに同
期してカウンタ３は前回のコードとは異なるコードを発
生して出力し、そのコードを被試験ＩＣ１，はフェッチ
し、解釈して実行し、その後命令フェッチ同期信号ｓｐ
ｓを出力し、また初めに戻るという具合に、被試験ＩＣ
１，は動作し続けてダイナミックＢＴ試験が実現される
。
ここで、カウンタ３はクロック信号に同期して値が変化
するものであり、命令フェッチ同期信号Ｓｐｓはカウン
タ３のクロック端Ｔｃににクロック信号として入力され
ている為、カウンタ３からは命令フェッチの度に異なる
コードが出力される。
するものであり、命令フェッチ同期信号Ｓｐｓはカウン
タ３のクロック端Ｔｃににクロック信号として入力され
ている為、カウンタ３からは命令フェッチの度に異なる
コードが出力される。
さらにカウンタ３が出力するｎビットコードは２ｎ通り
有り、ｎビットのデータバス端子ＴｎＢには組合せ可能
な全てのコードが入力されることになるため、被試験Ｉ
Ｃ１，の内部回路はほぼ全ゲートが何らかの動作をし、
高精度のダイナミックＢＴ試験が行われることが期待で
きる。
有り、ｎビットのデータバス端子ＴｎＢには組合せ可能
な全てのコードが入力されることになるため、被試験Ｉ
Ｃ１，の内部回路はほぼ全ゲートが何らかの動作をし、
高精度のダイナミックＢＴ試験が行われることが期待で
きる。
上述した従来の集積回路は、ダイナミックＢＴ試験にお
いて、カウンタが生成するコードが２ｎ通りの全てのコ
ードであるため、被試験ＩＣの停止命令のコードも生成
され、そのコードが被試験ＩＣに入力されるとデコード
された停止信号でそのＩＣは停止状態となり以後の動作
をしなくなるので、所期のダイナミックＢＴ試験が行わ
れないという問題があった。
いて、カウンタが生成するコードが２ｎ通りの全てのコ
ードであるため、被試験ＩＣの停止命令のコードも生成
され、そのコードが被試験ＩＣに入力されるとデコード
された停止信号でそのＩＣは停止状態となり以後の動作
をしなくなるので、所期のダイナミックＢＴ試験が行わ
れないという問題があった。
本発明の目的は、試験期間中に停止命令コードを入力し
ても動作試験のできる集積回路を提供することにある。
ても動作試験のできる集積回路を提供することにある。
本発明の集積回路は、テスト信号及び通常モードの停止
信号とを入力し論理積信号を出力するＡＮＤ回路と、ノ
ーオペレーション信号及び前記論理積信号とを入力し論
理和信号を実効ノーオペレーション信号として内部回路
に供給するＯＲ回路とを有する実効停止・ノーオペレー
ション信号発生回路を含んで構成されている。
信号とを入力し論理積信号を出力するＡＮＤ回路と、ノ
ーオペレーション信号及び前記論理積信号とを入力し論
理和信号を実効ノーオペレーション信号として内部回路
に供給するＯＲ回路とを有する実効停止・ノーオペレー
ション信号発生回路を含んで構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を、被試験ＩＣとした動作試
験装置のブロック図、第２図は第１図の実効ＨＬＴ−Ｎ
ＯＰ命令発生回路の回路図である。
験装置のブロック図、第２図は第１図の実効ＨＬＴ−Ｎ
ＯＰ命令発生回路の回路図である。
被試験ＩＣＩである集積回路は、テスト信号端子Ｔ、の
テスト信号ＳＴの反転信号Ｓ／Ｔ及び通常の停止信号Ｓ
）ｌとを入力して論理積の実効停止信号ＳＲＨを出力す
る第１のＡＮＤ回路ＡＮＤ、と、テスト信号ＳＴ及び通
常の停止信号ＳＨとを入力して出力する論理精信号Ｓへ
及び通常のノーオペレーション信号ＳＮとを入力して論
理和の実効ノーオペレーション信号ＳＲＮを出力するＯ
Ｒ回路ＯＲとの実効ＨＬＴ −ＮＯＰ信号発生回路２を
有し、それ以外の内部回路は第３図の従来の被試験ＩＣ
１ａと同一である。
テスト信号ＳＴの反転信号Ｓ／Ｔ及び通常の停止信号Ｓ
）ｌとを入力して論理積の実効停止信号ＳＲＨを出力す
る第１のＡＮＤ回路ＡＮＤ、と、テスト信号ＳＴ及び通
常の停止信号ＳＨとを入力して出力する論理精信号Ｓへ
及び通常のノーオペレーション信号ＳＮとを入力して論
理和の実効ノーオペレーション信号ＳＲＮを出力するＯ
Ｒ回路ＯＲとの実効ＨＬＴ −ＮＯＰ信号発生回路２を
有し、それ以外の内部回路は第３図の従来の被試験ＩＣ
１ａと同一である。
第１図のカウンタ３を含む動作試験装置も、第３図の従
来の動作試験装置と同一である。
来の動作試験装置と同一である。
次に、動作を説明する。
第３図の従来例において説明したのと同様に、被試験Ｉ
ＣＩは命令フェッチ同期信号ＳＦＳを出力し、それがカ
ウンタ３のクロック端ＴＣＫに入力され、カウンタ３は
ｎビットのコードを出力し、データバス４を介して被試
験ＩＣＩのデータバス端子ＴＤＯに入力される。
ＣＩは命令フェッチ同期信号ＳＦＳを出力し、それがカ
ウンタ３のクロック端ＴＣＫに入力され、カウンタ３は
ｎビットのコードを出力し、データバス４を介して被試
験ＩＣＩのデータバス端子ＴＤＯに入力される。
通常モードの場合は、テスト信号ＳＴが低レベル“Ｌ′
′なので、通常の停止信号ＳＨが実効ＨＬＴ−ＮＯＰ信
号発生回路２に入力すると、第１のＡＮＤ回路ＡＮＤｌ
から実効停止信号５Ｒ）ｌが内部回路に供給され、また
通常のノーオペレーション信号ＳＮもＯＲ，回路ＯＲか
ら実効ノーオペレーション信号ＳＲＮとして出力し従来
と同様に動作する。
′なので、通常の停止信号ＳＨが実効ＨＬＴ−ＮＯＰ信
号発生回路２に入力すると、第１のＡＮＤ回路ＡＮＤｌ
から実効停止信号５Ｒ）ｌが内部回路に供給され、また
通常のノーオペレーション信号ＳＮもＯＲ，回路ＯＲか
ら実効ノーオペレーション信号ＳＲＮとして出力し従来
と同様に動作する。
次に、テストモードの場合は、テスト端子Ｔｔに高レベ
ル“Ｈｕのテスト信号ＳＴが印加されると、それが実効
ＨＬＴ−ＮＯＰ信号発生回路２に供給され、テストモー
ド期間中に通常の命令をデコードして得られた通常の停
止信号Ｓ□及びノーオペレーション信号ＳＮも信号発生
回路２人力されると、実効停止信号ＳＲＨ及び実効ノー
オペレーション信号ＳＲＮが出力する。
ル“Ｈｕのテスト信号ＳＴが印加されると、それが実効
ＨＬＴ−ＮＯＰ信号発生回路２に供給され、テストモー
ド期間中に通常の命令をデコードして得られた通常の停
止信号Ｓ□及びノーオペレーション信号ＳＮも信号発生
回路２人力されると、実効停止信号ＳＲＨ及び実効ノー
オペレーション信号ＳＲＮが出力する。
これらの通常の停止信号Ｓ、Ｉ及びノーオペレーション
信号ＳＮは、それぞれ停止命令及びノーオペレーション
命令をデコードして得られた信号であり、被試験ＩＣＩ
の内部でこの信号発生回路２以外には入力されておらず
、実際に停止やノーオペレーションの機能を被試験ＩＣ
Ｉの内部で実行させるのは、これらの実効停止信号ＳＲ
Ｈ及び実効ノーオペレーション信号ＳＲＮである。
信号ＳＮは、それぞれ停止命令及びノーオペレーション
命令をデコードして得られた信号であり、被試験ＩＣＩ
の内部でこの信号発生回路２以外には入力されておらず
、実際に停止やノーオペレーションの機能を被試験ＩＣ
Ｉの内部で実行させるのは、これらの実効停止信号ＳＲ
Ｈ及び実効ノーオペレーション信号ＳＲＮである。
従って仮にカウンタ３の全出力コードで停止信号ＳＨが
被試験ＩＣＩのデータバス端子ＴＤＢに入力したとして
も、本実施例では内部回路の動作は停止することなく動
作試験が続行されるという効果がある。
被試験ＩＣＩのデータバス端子ＴＤＢに入力したとして
も、本実施例では内部回路の動作は停止することなく動
作試験が続行されるという効果がある。
以上説明したように本発明は、被試験ＩＣにテストモー
ド信号が入力されるとテストモードとなり、通常モード
では停止信号となるコードをノーオペレーション信号と
して処理する実効ＨＬＴ・ＮＯＰ信号発生機能を付与す
ることにより、カウンタを用いたダイナミックＢＴ試験
回路において被試験ＩＣが停止せずに動作続けるダイナ
ミックＢＴ試験が実現できる効果がある。
ド信号が入力されるとテストモードとなり、通常モード
では停止信号となるコードをノーオペレーション信号と
して処理する実効ＨＬＴ・ＮＯＰ信号発生機能を付与す
ることにより、カウンタを用いたダイナミックＢＴ試験
回路において被試験ＩＣが停止せずに動作続けるダイナ
ミックＢＴ試験が実現できる効果がある。
第１図は本発明の一実施例を被試験ＩＣとした動作試験
装置のブロック図、第２図は第１図の実効ＨＬＴ−ＮＯ
Ｐ信号発生回路の回路図、第３図は従来の集積回路の一
例を被試験ＩＣとした動作試験装置のブロック図である
。 １・・・被試験ＩＣ１２・・・実効ＨＬＴ−ＮＯＰ信号
発生回路、ＡＮＤ２・・・第２のＡＮＤ回路、ＯＲ・・
・ＯＲ回路、ＳＡ・・・アンド信号、ＳＲ・・・通常の
停止信号、ＳＮ・・・通常のノーオペレーション信号、
ＳＲＨ・・・実効停止信号、ＳＲＮ・・・実効ノーオペ
レーション信号、Ｓ↑・・・テスト信号。
装置のブロック図、第２図は第１図の実効ＨＬＴ−ＮＯ
Ｐ信号発生回路の回路図、第３図は従来の集積回路の一
例を被試験ＩＣとした動作試験装置のブロック図である
。 １・・・被試験ＩＣ１２・・・実効ＨＬＴ−ＮＯＰ信号
発生回路、ＡＮＤ２・・・第２のＡＮＤ回路、ＯＲ・・
・ＯＲ回路、ＳＡ・・・アンド信号、ＳＲ・・・通常の
停止信号、ＳＮ・・・通常のノーオペレーション信号、
ＳＲＨ・・・実効停止信号、ＳＲＮ・・・実効ノーオペ
レーション信号、Ｓ↑・・・テスト信号。
Claims (1)
- テスト信号及び通常モードの停止信号とを入力し論理
積信号を出力するＡＮＤ回路と、ノーオペレーション信
号及び前記論理積信号とを入力し論理和信号を実効ノー
オペレーション信号として内部回路に供給するＯＲ回路
とを有する実効停止・ノーオペレーション信号発生回路
を含むことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115888A JPH01286323A (ja) | 1988-05-11 | 1988-05-11 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115888A JPH01286323A (ja) | 1988-05-11 | 1988-05-11 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01286323A true JPH01286323A (ja) | 1989-11-17 |
Family
ID=14673674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63115888A Pending JPH01286323A (ja) | 1988-05-11 | 1988-05-11 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01286323A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0452578A (ja) * | 1990-06-21 | 1992-02-20 | Fujitsu Ltd | 半導体集積回路 |
-
1988
- 1988-05-11 JP JP63115888A patent/JPH01286323A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0452578A (ja) * | 1990-06-21 | 1992-02-20 | Fujitsu Ltd | 半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5345580A (en) | Microprocessor device and emulator device thereof | |
| US5633877A (en) | Programmable built-in self test method and controller for arrays | |
| EP0528585A1 (en) | Processing system with internal instruction cache | |
| US4747045A (en) | Information processing apparatus having an instruction prefetch circuit | |
| US5574937A (en) | Method and apparatus for improving instruction tracing operations in a computer system | |
| US6014752A (en) | Method and apparatus for fully controllable integrated circuit internal clock | |
| JPH04238279A (ja) | Ｌｓｉテスト方法 | |
| JPH01286323A (ja) | 集積回路 | |
| JPH0157824B2 (ja) | ||
| KR940001268B1 (ko) | 가변길이의 각 명령에 대하여 지시된 미정의 어드레싱의 감사기능을 가지는 데이타 프로세서 | |
| KR100557918B1 (ko) | 조인트 테스트 액세스 그룹을 이용한 오류수정장치 | |
| JP2872117B2 (ja) | マイクロプロセッサ | |
| JPS6167148A (ja) | マイクロコンピユ−タ | |
| JPH0293382A (ja) | Ｌｓｉテスト方法 | |
| JPH0238879A (ja) | 論理回路 | |
| JPH04373028A (ja) | バーンインパターン供給方法 | |
| JPH02181236A (ja) | デバッグ装置 | |
| KR20000026480A (ko) | 집적회로의 테스트 회로 | |
| JPH06202907A (ja) | デバッグ支援装置 | |
| KR20030058130A (ko) | 프로세서의 실시간 디버깅 장치 | |
| JPS6015969B2 (ja) | マイクロ命令アドレス生成方式 | |
| JPH04102934A (ja) | マイクロプロセッサ | |
| JPH0212436A (ja) | 半導体装置 | |
| JPS6339050A (ja) | アドレスバス試験回路 | |
| JPH0588946A (ja) | ヒストリメモリ書き込み方式 |