JPH0157824B2 - - Google Patents
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- JPH0157824B2 JPH0157824B2 JP862781A JP862781A JPH0157824B2 JP H0157824 B2 JPH0157824 B2 JP H0157824B2 JP 862781 A JP862781 A JP 862781A JP 862781 A JP862781 A JP 862781A JP H0157824 B2 JPH0157824 B2 JP H0157824B2
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- Japan
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- 230000006870 function Effects 0.000 description 12
- 239000000872 buffer Substances 0.000 description 8
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- 238000010998 test method Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/22—Means for limiting or controlling the pin/gate ratio
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Microcomputers (AREA)
- Executing Machine-Instructions (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明はマイクロコンピユータ等の命令実行装
置に関し、特にテスト機能を有する命令実行装置
に関するものである。
置に関し、特にテスト機能を有する命令実行装置
に関するものである。
近年、マイクロコンピユータによる命令実行機
能の拡大はめざましく、特に１枚のシリコン基板
上に、メモリ機能、命令実行機能、データの入出
力機能等コンピユータとしてのすべての機能を搭
載したシングルチツプマイクロコンピユータにお
いては、処理可能な命令種類の増加は言うに及ば
ず、メモリ容量の増大、さらに入出力機能の拡大
が、超LSI技術の進歩に伴つて急速に進行してい
る。従つて、このようにマイクロコンピユータの
機能が拡大しかつそのハードウエア機構が集積化
されると、そのテスト機構が当然問題となつて来
る。特に前述のシングルチツプマイクロコンピユ
ータでは外部機器とのデーター転送に使用される
入出力端子を無制限に増加することはできず、か
つ又その端子のほとんどすべてが入出力制御用の
ポートとして割り当てられなければならない。そ
のため命令実行の確認や、内部メモリの機能確認
などのテストが非常に困難なものとなつている。
従来はこれらの機能のテスト方法として、マイク
ロコンピユータに内蔵されたプログラム（命令信
号群）格納用としての読み出し専用メモリ（以下
プログラムROMという）の所定の領域に、予め
実行部の動作確認テスト命令やメモリテスト用の
プログラム等を常駐させておく方法や、特別にテ
スト状態を設定して入出力ポート端子の本来の機
能を停止させてそれをテスト用端子としてのみ使
用できるようにし、テスト命令等を外部から与え
られる様にした方法があつた。しかしながら、前
者の方法によれば命令実行に必要とされる命令信
号群を記憶するプログラムROMの一部の領域が
テスト用命令を設定するための領域として占有さ
れてしまうために、多くの命令信号を記憶させる
ことができなかつた。特に処理機能の拡大に伴つ
て命令数は増加し、かつテスト用命令の数も増加
することは必至であり、その場合には極めて大き
な欠点として現われてくる。また後者の方法によ
れば、端子に接続される入出力回路（ポート）は
テスト時にはポートとしての機能が失なわれてし
まう為、このポートの入出力動作が確認できなか
つた。
能の拡大はめざましく、特に１枚のシリコン基板
上に、メモリ機能、命令実行機能、データの入出
力機能等コンピユータとしてのすべての機能を搭
載したシングルチツプマイクロコンピユータにお
いては、処理可能な命令種類の増加は言うに及ば
ず、メモリ容量の増大、さらに入出力機能の拡大
が、超LSI技術の進歩に伴つて急速に進行してい
る。従つて、このようにマイクロコンピユータの
機能が拡大しかつそのハードウエア機構が集積化
されると、そのテスト機構が当然問題となつて来
る。特に前述のシングルチツプマイクロコンピユ
ータでは外部機器とのデーター転送に使用される
入出力端子を無制限に増加することはできず、か
つ又その端子のほとんどすべてが入出力制御用の
ポートとして割り当てられなければならない。そ
のため命令実行の確認や、内部メモリの機能確認
などのテストが非常に困難なものとなつている。
従来はこれらの機能のテスト方法として、マイク
ロコンピユータに内蔵されたプログラム（命令信
号群）格納用としての読み出し専用メモリ（以下
プログラムROMという）の所定の領域に、予め
実行部の動作確認テスト命令やメモリテスト用の
プログラム等を常駐させておく方法や、特別にテ
スト状態を設定して入出力ポート端子の本来の機
能を停止させてそれをテスト用端子としてのみ使
用できるようにし、テスト命令等を外部から与え
られる様にした方法があつた。しかしながら、前
者の方法によれば命令実行に必要とされる命令信
号群を記憶するプログラムROMの一部の領域が
テスト用命令を設定するための領域として占有さ
れてしまうために、多くの命令信号を記憶させる
ことができなかつた。特に処理機能の拡大に伴つ
て命令数は増加し、かつテスト用命令の数も増加
することは必至であり、その場合には極めて大き
な欠点として現われてくる。また後者の方法によ
れば、端子に接続される入出力回路（ポート）は
テスト時にはポートとしての機能が失なわれてし
まう為、このポートの入出力動作が確認できなか
つた。
本発明は以上の様な欠点に鑑みてなされたもの
である。本発明の目的は何らプログラムROMを
占有すること無く、またポート等が本来持つてい
る機能を制限すること無くテスト処理を遂行可能
な機構を有する命令実行装置を提供することにあ
る。
である。本発明の目的は何らプログラムROMを
占有すること無く、またポート等が本来持つてい
る機能を制限すること無くテスト処理を遂行可能
な機構を有する命令実行装置を提供することにあ
る。
更に、本発明の他の目的は著しく簡易化された
テスト回路機構を有する命令実行装置を提供する
ことにある。
テスト回路機構を有する命令実行装置を提供する
ことにある。
本発明は入出力ポートを備えた命令実行装置に
おいて、入力あるいは出力命令において該ポート
を入力として使用するか、出力として使用するか
を決定するポートの入出力制御信号の発生タイミ
ングとは異なるタイミングで、前記入出力ポート
を入力ポートとして使うか、出力ポートとして使
うかを決定する別の制御信号を発生する手段を具
備することを特徴とする。
おいて、入力あるいは出力命令において該ポート
を入力として使用するか、出力として使用するか
を決定するポートの入出力制御信号の発生タイミ
ングとは異なるタイミングで、前記入出力ポート
を入力ポートとして使うか、出力ポートとして使
うかを決定する別の制御信号を発生する手段を具
備することを特徴とする。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第１図は本発明による命令実行装置の要部を示
すブロツク図である。クロツク発生器１から発生
されるクロツク信号CK（例えば、クロツクφ1、
クロツクφ2）に基いて、命令実行のマシンサイ
クルを規定するマシンサイクル信号T1〜T4がマ
シンサイクル信号発生器２から発生され、これに
よつて装置内部の命令実行期間が制御される。実
施例では夫々発生期間の異なる４つのマシンサイ
クル信号T1〜T4に基いて、命令実行が制御され
る。例えば、第１のマシンサイクル信号T1の発
生期間では命令信号を命令レジスタ３０に設定
し、第２のマシンサイクル信号T2の発生期間で
命令デコーダ４０でそれを解読して各種の制御信
号を発生したりあるいはメモリアドレスを作成し
たりする。第３のマシンサイクル期間T3では命
令（例えば、演算命令や割込命令あるいはデータ
転送命令等）を実行し、第４のマシンサイクル信
号T4の発生期間では演算結果を外部に転送した
りするように、各期間での動作が決定されてい
る。以下、各マシンサイクル信号の発生期間をタ
イミングT1〜T4という。
すブロツク図である。クロツク発生器１から発生
されるクロツク信号CK（例えば、クロツクφ1、
クロツクφ2）に基いて、命令実行のマシンサイ
クルを規定するマシンサイクル信号T1〜T4がマ
シンサイクル信号発生器２から発生され、これに
よつて装置内部の命令実行期間が制御される。実
施例では夫々発生期間の異なる４つのマシンサイ
クル信号T1〜T4に基いて、命令実行が制御され
る。例えば、第１のマシンサイクル信号T1の発
生期間では命令信号を命令レジスタ３０に設定
し、第２のマシンサイクル信号T2の発生期間で
命令デコーダ４０でそれを解読して各種の制御信
号を発生したりあるいはメモリアドレスを作成し
たりする。第３のマシンサイクル期間T3では命
令（例えば、演算命令や割込命令あるいはデータ
転送命令等）を実行し、第４のマシンサイクル信
号T4の発生期間では演算結果を外部に転送した
りするように、各期間での動作が決定されてい
る。以下、各マシンサイクル信号の発生期間をタ
イミングT1〜T4という。
第１図において一般的な命令プログラム実行の
手順は、プログラムROM１０に予め書き込まれ
ている命令（機械語形式）をANDゲート３から
の出力信号によつて活性化されたバツフア６を介
して内部データバス２０にタイミングT1で出力
し、これを命令レジスタ（IR）３０が受け取る。
次にIR３０が受け取つた機械語を命令デコーダ
４０が解釈し各種の制御信号を決められたタイミ
ングで発生する。
手順は、プログラムROM１０に予め書き込まれ
ている命令（機械語形式）をANDゲート３から
の出力信号によつて活性化されたバツフア６を介
して内部データバス２０にタイミングT1で出力
し、これを命令レジスタ（IR）３０が受け取る。
次にIR３０が受け取つた機械語を命令デコーダ
４０が解釈し各種の制御信号を決められたタイミ
ングで発生する。
一例として、入出力回路（以下Ｉ／Ｏポートと
いう）５０にレジスタ６０に一時格納されている
内容を端子７１〜７８に出力する出力命令の場合
は、タイミングT4においてレジスタ６０の内容
をデータバス２０に出力する制御信号４１及び
Ｉ／Ｏポート５０の端子７１〜７８を出力端子と
して制御する信号４２を発生する。これによりポ
ート５０はANDゲート４からの出力信号により
活性化されたバツフア５を介して転送されるレジ
スタ６０の内容を端子７１〜７８を介して外部に
出力する処理を実行する。
いう）５０にレジスタ６０に一時格納されている
内容を端子７１〜７８に出力する出力命令の場合
は、タイミングT4においてレジスタ６０の内容
をデータバス２０に出力する制御信号４１及び
Ｉ／Ｏポート５０の端子７１〜７８を出力端子と
して制御する信号４２を発生する。これによりポ
ート５０はANDゲート４からの出力信号により
活性化されたバツフア５を介して転送されるレジ
スタ６０の内容を端子７１〜７８を介して外部に
出力する処理を実行する。
この様に、装置はプログラムROM１０に格納
されている命令に基いて、各マシンサイクル期間
で所定の命令を実行する。この場合、図示された
各ユニツト（プログラムROM１０、レジスタ６
０、Ｉ／Ｏポート５０）は、命令デコーダ４０、
クロツクφ1，φ2及びマシンサイクル信号T1〜T4
に基いて決められた時期に発生される制御信号に
よつて、夫々の動作が制御される。特に、Ｉ／Ｏ
ポートにあつては、外部とのデータ転送に応じて
その入出力状態が前記制御信号によつてタイミン
グ制御されている。
されている命令に基いて、各マシンサイクル期間
で所定の命令を実行する。この場合、図示された
各ユニツト（プログラムROM１０、レジスタ６
０、Ｉ／Ｏポート５０）は、命令デコーダ４０、
クロツクφ1，φ2及びマシンサイクル信号T1〜T4
に基いて決められた時期に発生される制御信号に
よつて、夫々の動作が制御される。特に、Ｉ／Ｏ
ポートにあつては、外部とのデータ転送に応じて
その入出力状態が前記制御信号によつてタイミン
グ制御されている。
一方、かかる装置においては、プログラム
ROM１０に誤りのない命令が記憶されているか
否か、演算部（図示せず）が正しい演算を実行す
るか否か、あるいはレジスタからデータが正しく
読み出されるか否か等のテストを必要とする。従
来では前にも述べた様に、ROM１０の中にテス
ト用のデータを予め設定しておいたり、Ｉ／Ｏポ
ートを実際の動作時とは無関係に制御してテスト
モードを外部から与えたりしなければならなかつ
た。そのため、ROM容量が冗らに縮少された
り、Ｉ／Ｏポート自身のテストができないという
欠点があつた。特に、Ｉ／Ｏポート５０のテスト
では所定のタイミングで発生される入出力制御信
号で正しく制御されるか否かを検査しなければな
らない。
ROM１０に誤りのない命令が記憶されているか
否か、演算部（図示せず）が正しい演算を実行す
るか否か、あるいはレジスタからデータが正しく
読み出されるか否か等のテストを必要とする。従
来では前にも述べた様に、ROM１０の中にテス
ト用のデータを予め設定しておいたり、Ｉ／Ｏポ
ートを実際の動作時とは無関係に制御してテスト
モードを外部から与えたりしなければならなかつ
た。そのため、ROM容量が冗らに縮少された
り、Ｉ／Ｏポート自身のテストができないという
欠点があつた。特に、Ｉ／Ｏポート５０のテスト
では所定のタイミングで発生される入出力制御信
号で正しく制御されるか否かを検査しなければな
らない。
本実施例では、このＩ／Ｏポートに端子４４，
４５から制御信号を入力してテストモードを設定
することによつて、決められたマシンサイクル内
で発生されるポートの入出力制御信号を無視する
ことなく使用し、かつその入出力制御信号の発生
タイミングとは異なるタイミングで外部とのデー
タ（テスト信号を含む）転送を可能としている。
換言すれば、Ｉ／Ｏポートの入出力制御動作とテ
スト動作とを簡単な回路構成で協動させるように
工夫したものである。
４５から制御信号を入力してテストモードを設定
することによつて、決められたマシンサイクル内
で発生されるポートの入出力制御信号を無視する
ことなく使用し、かつその入出力制御信号の発生
タイミングとは異なるタイミングで外部とのデー
タ（テスト信号を含む）転送を可能としている。
換言すれば、Ｉ／Ｏポートの入出力制御動作とテ
スト動作とを簡単な回路構成で協動させるように
工夫したものである。
このためのＩ／Ｏポートの一実施例を第２図に
示す。
示す。
以下に、第２図、第３図を参照して本実施例に
よるテスト方法の手順を説明する。第３図はその
動作時点でのタイミング図である。
よるテスト方法の手順を説明する。第３図はその
動作時点でのタイミング図である。
まず、テスト信号として前述のポート出力命令
を端子７１〜７８に与えて、この命令の実行を確
認する手順について説明する。いま第２図の端子
４５からテスト用信号“１”を入力すると、タイ
ミングT1においてゲート回路６０からポート入
力制御信号５１が発生する。入力制御信号５１は
Ｉ／Ｏポート内の出力バツフア５５１〜５５８を
出力状態に制御するフリツプフロツプ５３をリセ
ツトし、出力バツフア５５１〜５５８をハイイン
ピーダンス状態にする。これと同時に入力バツフ
ア５６１〜５６８によつて端子７１〜７８に与え
られたテスト信号Ａを内部データバス２０に取り
込む。この時はプログラムROM１０からデータ
バス２０への出力はゲート３によつて禁止され
る。この動作は通常の入力命令がタイミングT4
で行う動作と同じである。
を端子７１〜７８に与えて、この命令の実行を確
認する手順について説明する。いま第２図の端子
４５からテスト用信号“１”を入力すると、タイ
ミングT1においてゲート回路６０からポート入
力制御信号５１が発生する。入力制御信号５１は
Ｉ／Ｏポート内の出力バツフア５５１〜５５８を
出力状態に制御するフリツプフロツプ５３をリセ
ツトし、出力バツフア５５１〜５５８をハイイン
ピーダンス状態にする。これと同時に入力バツフ
ア５６１〜５６８によつて端子７１〜７８に与え
られたテスト信号Ａを内部データバス２０に取り
込む。この時はプログラムROM１０からデータ
バス２０への出力はゲート３によつて禁止され
る。この動作は通常の入力命令がタイミングT4
で行う動作と同じである。
次にデータバス２０に転送された信号は前述の
通常命令動作と同様に、命令レジスタ３０に取り
込まれ、それに基いて命令デコーダ４０から制御
信号４１，４２が発生される。制御信号４２によ
つてタイミングT4φ2においてポート出力制御信
号５２が発生する。ポート出力制御信号５２は、
制御信号４１によつてデータバス２０に出力され
たレジスタ６０の内容Ｂを出力データラツチ５４
１〜５４８にラツチすると同時に、フリツプフロ
ツプ５３をセツトし出力バツフア５５１〜５５８
を出力状態にせしめる。このようにして、入出力
ポート５０の出力動作はテスト状態においても完
全に実行出来る。入出力ポート５０の入力命令に
対するテスト動作はさらに容易で、入力命令に引
き続き入力データを端子７１〜７８に与えるだけ
でよい。
通常命令動作と同様に、命令レジスタ３０に取り
込まれ、それに基いて命令デコーダ４０から制御
信号４１，４２が発生される。制御信号４２によ
つてタイミングT4φ2においてポート出力制御信
号５２が発生する。ポート出力制御信号５２は、
制御信号４１によつてデータバス２０に出力され
たレジスタ６０の内容Ｂを出力データラツチ５４
１〜５４８にラツチすると同時に、フリツプフロ
ツプ５３をセツトし出力バツフア５５１〜５５８
を出力状態にせしめる。このようにして、入出力
ポート５０の出力動作はテスト状態においても完
全に実行出来る。入出力ポート５０の入力命令に
対するテスト動作はさらに容易で、入力命令に引
き続き入力データを端子７１〜７８に与えるだけ
でよい。
次に別の端子４４からテスト用信号“１”を入
力すると、タイミングT1φ2において前述のポー
ト出力制御信号５２が発生する。これによつてプ
ログラムROM１０の内容が端子８１〜８８に出
力される。従つて端子信号と本来プログラム
ROM１０に書き込まれているべき命令とを比較
することにより、プログラムROM１０に正確に
情報が書き込まれているか否かをチエツクするこ
とが可能になる。
力すると、タイミングT1φ2において前述のポー
ト出力制御信号５２が発生する。これによつてプ
ログラムROM１０の内容が端子８１〜８８に出
力される。従つて端子信号と本来プログラム
ROM１０に書き込まれているべき命令とを比較
することにより、プログラムROM１０に正確に
情報が書き込まれているか否かをチエツクするこ
とが可能になる。
以上実施例の説明のごとく本発明によれば入力
あるいは出力命令において発生される制御信号を
テスト状態において異なるタイミングで発生させ
ているので、何らプログラムROMを占有するこ
となく、また端子におけるポート入出力機能を制
限することなくテストが行える。またこの為の制
御回路もマイクロコンピユータ自体が従来有して
いるポート入出力制御回路を使用しているので簡
単な回路構成でよい。
あるいは出力命令において発生される制御信号を
テスト状態において異なるタイミングで発生させ
ているので、何らプログラムROMを占有するこ
となく、また端子におけるポート入出力機能を制
限することなくテストが行える。またこの為の制
御回路もマイクロコンピユータ自体が従来有して
いるポート入出力制御回路を使用しているので簡
単な回路構成でよい。
尚本実施例ではテストは端子にテスト命令（機
械語データ）を与えて命令を実行させる場合と、
内蔵されているプログラムROMの内容を端子に
出力する場合について説明したが、これらにのみ
限定されるものでなく命令の機械語以外のデータ
を端子から与えてテストに使用することや、マイ
クロコンピユータ内の各種レジスタ、メモリの内
容を端子に出力することも可能である。
械語データ）を与えて命令を実行させる場合と、
内蔵されているプログラムROMの内容を端子に
出力する場合について説明したが、これらにのみ
限定されるものでなく命令の機械語以外のデータ
を端子から与えてテストに使用することや、マイ
クロコンピユータ内の各種レジスタ、メモリの内
容を端子に出力することも可能である。
またポート５０の構成も本実施例に制限されず
入力専用ポートあるいは出力専用ポート等に適用
しても同様の効果が得られる。
入力専用ポートあるいは出力専用ポート等に適用
しても同様の効果が得られる。
第１図は本発明の一実施例の構成を示すブロツ
ク図、第２図は第１図のＩ／Ｏポートのより詳細
な構成を示したブロツク図、第３図はそのタイミ
ング図である。 １０……プログラムROM、２０……内部デー
タバス、３０……命令レジスタ、４０……命令デ
コーダ、４１，４２，４３……命令制御信号、４
４，４５……テスト制御信号、５０……入出力ポ
ート、５１……ポート入力制御信号、５２……ポ
ート出力制御信号、５３……フリツプフロツプ、
５４１〜５４８……出力データラツチ、５５１〜
５５８……出力バツフア、５６１〜５６８……入
力バツフア、６０……レジスタ、７１〜７８……
端子。
ク図、第２図は第１図のＩ／Ｏポートのより詳細
な構成を示したブロツク図、第３図はそのタイミ
ング図である。 １０……プログラムROM、２０……内部デー
タバス、３０……命令レジスタ、４０……命令デ
コーダ、４１，４２，４３……命令制御信号、４
４，４５……テスト制御信号、５０……入出力ポ
ート、５１……ポート入力制御信号、５２……ポ
ート出力制御信号、５３……フリツプフロツプ、
５４１〜５４８……出力データラツチ、５５１〜
５５８……出力バツフア、５６１〜５６８……入
力バツフア、６０……レジスタ、７１〜７８……
端子。
Claims (1)
- １ 入出力回路を備え、予め決められた一連のタ
イミング制御信号によつて命令を実行する演算部
を有する命令実行装置において、入力あるいは出
力命令によつて前記タイミング制御信号の一部の
タイミング制御信号で前記入出力回路の入力ある
いは出力動作を制御する第１のモードと、前記演
算部を前記一連のタイミング制御信号で動作させ
るとともに前記入力あるいは出力命令によつて定
められた前記一部のタイミング制御信号とは異な
る他の一部のタイミング制御信号で前記入出力回
路の入力あるいは出力動作を制御する第２のモー
ドとを有することを特徴とする命令実行装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP862781A JPS57123455A (en) | 1981-01-23 | 1981-01-23 | Instruction executing device |
| FR8201089A FR2498782B1 (fr) | 1981-01-23 | 1982-01-25 | Systeme de traitement de l'information |
| US06/342,086 US4524417A (en) | 1981-01-23 | 1982-01-25 | Timing signal controlled information processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP862781A JPS57123455A (en) | 1981-01-23 | 1981-01-23 | Instruction executing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57123455A JPS57123455A (en) | 1982-07-31 |
| JPH0157824B2 true JPH0157824B2 (ja) | 1989-12-07 |
Family
ID=11698182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP862781A Granted JPS57123455A (en) | 1981-01-23 | 1981-01-23 | Instruction executing device |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4524417A (ja) |
| JP (1) | JPS57123455A (ja) |
| FR (1) | FR2498782B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0452208U (ja) * | 1990-09-10 | 1992-05-01 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61169941A (ja) * | 1985-01-22 | 1986-07-31 | Sony Corp | 記憶装置 |
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