JP2575025B2 - インサ−キット・エミュレ−タ - Google Patents
インサ−キット・エミュレ−タInfo
- Publication number
- JP2575025B2 JP2575025B2 JP62161597A JP16159787A JP2575025B2 JP 2575025 B2 JP2575025 B2 JP 2575025B2 JP 62161597 A JP62161597 A JP 62161597A JP 16159787 A JP16159787 A JP 16159787A JP 2575025 B2 JP2575025 B2 JP 2575025B2
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- JP
- Japan
- Prior art keywords
- target
- control cpu
- signal
- microprocessor
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、マイクロプロセッサ用インサーキット・エ
ミュレータのエミュレーション機能の改善に関するもの
である。
ミュレータのエミュレーション機能の改善に関するもの
である。
［従来の技術］ マイクロプロセッサ用インサーキット・エミュレータ
（以下ICEと略す）は、マイクロプロセッサ（以下μＰ
と略す）応用機器のプログラムの開発およびデバッグを
する際に用いられる。このICEは、ターゲット・メモリ
の代行メモリであるエミュレーション・メモリを備えて
いる。
（以下ICEと略す）は、マイクロプロセッサ（以下μＰ
と略す）応用機器のプログラムの開発およびデバッグを
する際に用いられる。このICEは、ターゲット・メモリ
の代行メモリであるエミュレーション・メモリを備えて
いる。
エミュレーション・メモリは、ハードウエアが完成し
ていない時点のソフトウエア単体デバッグ時にターゲッ
ト・メモリの代わりとして動作する機能のほか、次のよ
うな機能を持つ。すなわち、ターゲットのプログラム・
メモリがROM（リード・オンリー・メモリ）であった場
合に、プログラムの修正（パッチ）を可能とするために
書き換え可能なRAM（ランダム・アクセス・メモリ）で
構成されているエミュレーション・メモリを使ってター
ゲットROMに代行させるという機能を持つ。
ていない時点のソフトウエア単体デバッグ時にターゲッ
ト・メモリの代わりとして動作する機能のほか、次のよ
うな機能を持つ。すなわち、ターゲットのプログラム・
メモリがROM（リード・オンリー・メモリ）であった場
合に、プログラムの修正（パッチ）を可能とするために
書き換え可能なRAM（ランダム・アクセス・メモリ）で
構成されているエミュレーション・メモリを使ってター
ゲットROMに代行させるという機能を持つ。
［発明が解決しようとする問題点］ 一方、ターゲットのハードウェアが完成していない時
の入出力（I/O）シミュレーションは、従来のもので
は、I/Oアドレスをメモリで代行する方法であった。こ
の方式では、入力ポートの場合、ある一定のデータしか
入力できず、入力データが遂次変化する一般的なI/Oシ
ミュレーションをすることは不可能であり、またI/Oの
出力データによって入力データを変化させたりすること
も不可能であるという問題があった。
の入出力（I/O）シミュレーションは、従来のもので
は、I/Oアドレスをメモリで代行する方法であった。こ
の方式では、入力ポートの場合、ある一定のデータしか
入力できず、入力データが遂次変化する一般的なI/Oシ
ミュレーションをすることは不可能であり、またI/Oの
出力データによって入力データを変化させたりすること
も不可能であるという問題があった。
本発明の目的は、このような問題を解決するもので、
予め設定された任意のデータをI/Oポート入力からリー
ド（read）することができるインサーキット・エミュレ
ータを実現しようとするものである。
予め設定された任意のデータをI/Oポート入力からリー
ド（read）することができるインサーキット・エミュレ
ータを実現しようとするものである。
［問題点を解決するための手段］ このような目的を達成するために、本発明は、 インサーキット・エミュレータにおいて、 エミェレータを制御するコントロールCPUと、 ターゲット・アドレス・バスおよびステータス信号を
入力として前記コントロールCPUから予め設定された条
件に入力が一致した場合にその旨の信号を出力するI/O
アドレス検出回路と、 このI/Oアドレス検出回路の出力信号によりターゲッ
ト・マイクロプロセッサに対し待ち信号を出力するウェ
イト発生回路と、 ターゲット・マイクロプロセッサが待ち状態になった
時にターゲット・マイクロプロセッサのアドレス・バ
ス、ステータスおよびデータ・バス情報を前記コントロ
ールCPUにリードさせるための手段と、 I/Oのシミュレーション情報が格納され、前記コント
ロールCPUよりアクセスされるI/Oイベントメモリと を具備したことを特徴とする。
入力として前記コントロールCPUから予め設定された条
件に入力が一致した場合にその旨の信号を出力するI/O
アドレス検出回路と、 このI/Oアドレス検出回路の出力信号によりターゲッ
ト・マイクロプロセッサに対し待ち信号を出力するウェ
イト発生回路と、 ターゲット・マイクロプロセッサが待ち状態になった
時にターゲット・マイクロプロセッサのアドレス・バ
ス、ステータスおよびデータ・バス情報を前記コントロ
ールCPUにリードさせるための手段と、 I/Oのシミュレーション情報が格納され、前記コント
ロールCPUよりアクセスされるI/Oイベントメモリと を具備したことを特徴とする。
［作用］ ターゲット・マイクロプロセッサがI/Oアドレスをア
クセスした場合、ターゲット・マイクロプロセッサを待
ち状態にし、この時コントロールCPUにより任意のI/Oデ
ータの授受を行う。
クセスした場合、ターゲット・マイクロプロセッサを待
ち状態にし、この時コントロールCPUにより任意のI/Oデ
ータの授受を行う。
これにより、任意のデータのI/Oシミュレーションが
できる。
できる。
［実施例］ 以下図面を参照して本発明の実施例を詳細に説明す
る。第１図は本発明に係るICEの一実施例を示す構成図
である。第１図において、１はターゲットμＰ、２はエ
ミュレーションRAM（RAMはランダム・アクセス・メモ
リ）、３はI/Oアドレス検出回路、４はウェイト（WAI
T）発生回路、５はコントロールCPU、６はI/OイベントR
AM、7,8は３ステート・バッファ、９はデータ・ラッチ
である。
る。第１図は本発明に係るICEの一実施例を示す構成図
である。第１図において、１はターゲットμＰ、２はエ
ミュレーションRAM（RAMはランダム・アクセス・メモ
リ）、３はI/Oアドレス検出回路、４はウェイト（WAI
T）発生回路、５はコントロールCPU、６はI/OイベントR
AM、7,8は３ステート・バッファ、９はデータ・ラッチ
である。
ターゲットμP1のアドレス・バスABUSは、エミュレー
ションRAM2、I/Oアドレス検出回路３および３ステート
・バッファ７に接続されている。ステータス信号はI/O
アドレス検出回路３および３ステート・バッファ７に入
力されている。またデータ・バスDBUSは、エミュレーシ
ョンRAM2、３ステート・バッファ８およびデータ・ラッ
チ９にそれぞれ接続されている。
ションRAM2、I/Oアドレス検出回路３および３ステート
・バッファ７に接続されている。ステータス信号はI/O
アドレス検出回路３および３ステート・バッファ７に入
力されている。またデータ・バスDBUSは、エミュレーシ
ョンRAM2、３ステート・バッファ８およびデータ・ラッ
チ９にそれぞれ接続されている。
コントロールCPU5はエミュレータをコントロールする
ものであり、そのコントロール・バスCBUSはI/Oイベン
トRAM6、WAIT発生回路４、I/Oアドレス検出回路３、３
ステート・バッファ7,8、およびデータ・ラッチ９にそ
れぞれ接続される。
ものであり、そのコントロール・バスCBUSはI/Oイベン
トRAM6、WAIT発生回路４、I/Oアドレス検出回路３、３
ステート・バッファ7,8、およびデータ・ラッチ９にそ
れぞれ接続される。
I/Oアドレス検出回路３の１つの出力は、WAIT発生回
路４に与えられ、他の１つの出力はデータ・ラッチ９の
３ステート出力イネーブル入力OEに接続される。
路４に与えられ、他の１つの出力はデータ・ラッチ９の
３ステート出力イネーブル入力OEに接続される。
WAIT発生回路４の出力はターゲットμP1の待ち信号
（WAIT信号）入力WAITに与えられる。
（WAIT信号）入力WAITに与えられる。
３ステート・バッファ７および８は、図に示す向き
（右方向）に信号を通すもので、信号を通すタイミング
はコントロールCPU5により制御される。
（右方向）に信号を通すもので、信号を通すタイミング
はコントロールCPU5により制御される。
このような構成における動作を順を追って次に説明す
る。
る。
［初期設定］ エミュレーションを開始する前に、コントロールCPU5
はI/Oアドレス検出器３にI/Oアドレスの設定を行う。I/
Oアドレス検出器３はコンパレータあるいはRAMで構成さ
れ、ターゲットμP1のステータスがI/Oとなった場合ま
たはメモリ・マップドI/Oの場合はターゲットμＰの任
意のアドレス範囲で一致信号を出力するように予め設定
する。
はI/Oアドレス検出器３にI/Oアドレスの設定を行う。I/
Oアドレス検出器３はコンパレータあるいはRAMで構成さ
れ、ターゲットμP1のステータスがI/Oとなった場合ま
たはメモリ・マップドI/Oの場合はターゲットμＰの任
意のアドレス範囲で一致信号を出力するように予め設定
する。
［I/Oイベントの説定］ コントロールCPU5は、さらにオペレータから指示され
たI/Oデータおよびその発生シーケンスをI/OイベントRA
M6に格納する。
たI/Oデータおよびその発生シーケンスをI/OイベントRA
M6に格納する。
［エミュレーションの開始］ 第２図にその動作タイムチャートを示す。ターゲット
μP1が実行を開始し、I/OアドレスＡに対してリード動
作を開始すると、I/Oアドレス検出回路３が一致信号をW
AIT発生回路４に対して出力する。WAIT発生回路４は、I
/Oアドレス検出回路から一致信号が入力されるとターゲ
ットμP1に対して待ち信号WAITを出力する。この時ター
ゲットμP1は待ち状態に入った旨をコントロールCPU5に
CBUSを通じて通知する。
μP1が実行を開始し、I/OアドレスＡに対してリード動
作を開始すると、I/Oアドレス検出回路３が一致信号をW
AIT発生回路４に対して出力する。WAIT発生回路４は、I
/Oアドレス検出回路から一致信号が入力されるとターゲ
ットμP1に対して待ち信号WAITを出力する。この時ター
ゲットμP1は待ち状態に入った旨をコントロールCPU5に
CBUSを通じて通知する。
コントロールCPU5は、ターゲットμP1が待ち状態に入
ったことを知ると、３ステート・バッファ７を通じてそ
の時のターゲット・アドレスおよびステータス情報をリ
ードし、I/OアドレスＡに対してリード動作を行ってい
ることを知る。コントロールCPU5は、I/OイベントRAM6
に格納されたI/OアドレスＡの情報を検索し、I/Oデータ
Ａをデータ・ラッチ９にセットする。
ったことを知ると、３ステート・バッファ７を通じてそ
の時のターゲット・アドレスおよびステータス情報をリ
ードし、I/OアドレスＡに対してリード動作を行ってい
ることを知る。コントロールCPU5は、I/OイベントRAM6
に格納されたI/OアドレスＡの情報を検索し、I/Oデータ
Ａをデータ・ラッチ９にセットする。
この時のラッチ９の出力イネーブル入力OEはI/Oアド
レス検出回路３によりアクティブにされるため、ラッチ
９の出力がデータ・バスDBUSを通じてターゲットμP1に
入力される。これによりターゲットμP1は待ち状態が解
除され、I/Oリード・サイクルを終了する。
レス検出回路３によりアクティブにされるため、ラッチ
９の出力がデータ・バスDBUSを通じてターゲットμP1に
入力される。これによりターゲットμP1は待ち状態が解
除され、I/Oリード・サイクルを終了する。
ターゲットμP1が実行を進めI/OアドレスＢに対して
ライト動作を開始した場合は、同様にターゲットμＰが
待ち状態となり、コントロールCPU5がI/OアドレスＢに
対してライト動作を行っていると知り、３ステート・バ
ッファ８を通じてデータ・バスDBUSに入力されたI/Oデ
ータＢをリードする。その後ターゲットμP1を待ち状態
から解除し、動作を続行させる。
ライト動作を開始した場合は、同様にターゲットμＰが
待ち状態となり、コントロールCPU5がI/OアドレスＢに
対してライト動作を行っていると知り、３ステート・バ
ッファ８を通じてデータ・バスDBUSに入力されたI/Oデ
ータＢをリードする。その後ターゲットμP1を待ち状態
から解除し、動作を続行させる。
このようにして、コントロールCPU5がI/OイベントRAM
5に格納されたI/Oデータおよびそのシーケンスを基にし
て任意のデータを入力することが可能となる。
5に格納されたI/Oデータおよびそのシーケンスを基にし
て任意のデータを入力することが可能となる。
第３図は本発明の他の実施例を示す構成図である。第
３図は第１図に割込み発生回路10を追加したもので、割
込み発生回路10はコントロール・バスCBUSを通じてコン
トロールCPU5に接続され、出力信号はターゲットμP1の
割込み入力INTRに入力される。
３図は第１図に割込み発生回路10を追加したもので、割
込み発生回路10はコントロール・バスCBUSを通じてコン
トロールCPU5に接続され、出力信号はターゲットμP1の
割込み入力INTRに入力される。
このような構成における動作は第１図の構成の場合に
準ずるが、I/OイベントRAM6の設定内容により任意の条
件が成立した場合、コントロールCPU5が割込み発生回路
10に対して割込み信号を発生させ、割込み処理プログラ
ムの実行およびデバッグを可能としているところが異な
る。
準ずるが、I/OイベントRAM6の設定内容により任意の条
件が成立した場合、コントロールCPU5が割込み発生回路
10に対して割込み信号を発生させ、割込み処理プログラ
ムの実行およびデバッグを可能としているところが異な
る。
［発明の効果］ 以上詳細に説明したように、本発明によれば、ターゲ
ットのハードウェアが未完成な場合において任意のI/O
データ入力を模擬できるインサーキット・エミュレータ
および割込み処理のシミュレーションが可能なエミュレ
ータを比較的簡単な構成で実現することができる。
ットのハードウェアが未完成な場合において任意のI/O
データ入力を模擬できるインサーキット・エミュレータ
および割込み処理のシミュレーションが可能なエミュレ
ータを比較的簡単な構成で実現することができる。
第１図は本発明に係るインサーキット・エミュレータの
一実施例を示す構成図、第２図は動作を説明するための
タイムチャート、第３図は本発明の他の実施例を示す構
成図である。 １……ターゲットμＰ、２……エミュレーションRAM、
３……I/Oアドレス検出回路、４……ウェイト発生回
路、５……コントロールCPU、６……I/OイベントRAM、
7,8……３ステート・バッファ、９……データ・ラッ
チ、10……割込み発生回路。
一実施例を示す構成図、第２図は動作を説明するための
タイムチャート、第３図は本発明の他の実施例を示す構
成図である。 １……ターゲットμＰ、２……エミュレーションRAM、
３……I/Oアドレス検出回路、４……ウェイト発生回
路、５……コントロールCPU、６……I/OイベントRAM、
7,8……３ステート・バッファ、９……データ・ラッ
チ、10……割込み発生回路。
Claims (2)
- 【請求項１】ターゲット・メモリの代行をするエミュレ
ーション・メモリを持つマイクロプロセッサ用インサー
キット・エミュレータにおいて、 エミュレータを制御するコントロールCPUと、 ターゲット・アドレス・バスおよびステータス信号を入
力として前記コントロールCPUから予め設定された条件
に入力が一致した場合にその旨の信号を出力するI/Oア
ドレス検出回路と、 このI/Oアドレス検出回路の出力信号によりターゲット
・マイクロプロセッサに対し待ち信号を出力するウェイ
ト発生回路と、 ターゲット・マイクロプロセッサが待ち状態になった時
にターゲット・マイクロプロセッサのアドレス・バス、
ステータスおよびデータ・バス情報を前記コントロール
CPUにリードさせるための手段と、 I/Oのシミュレーション情報が格納され、前記コントロ
ールCPUよりアクセスされるI/Oイベント・メモリと、 を具備し、ターゲット・マイクロプロセッサがI/Oアド
レスをアクセスした場合、ターゲット・マイクロプロセ
ッサを待ち状態にし、この時コントロールCPUにより任
意のI/Oデータの授受を行うことにより任意のデータのI
/Oシミュレーションを可能としたことを特徴とするイン
サーキット・エミュレータ。 - 【請求項２】ターゲット・メモリの代行をするエミュレ
ーション・メモリを持つマイクロプロセッサ用インサー
キット・エミュレータにおいて、 エミュレータを制御するコントロールCPUと、 ターゲット・アドレス・バスおよびステータス信号を入
力として前記コントロールCPUから予め設定された条件
に入力が一致した場合にその旨の信号を出力するI/Oア
ドレス検出回路と、 このI/Oアドレス検出回路の出力信号によりターゲット
・マイクロプロセッサに対し待ち信号を出力するウェイ
ト発生回路と、 ターゲット・マイクロプロセッサが待ち状態になった時
にターゲット・マイクロプロセッサのアドレス・バス、
ステータスおよびデータ・バス情報を前記コントロール
CPUにリードさせるための手段と、 I/Oのシミュレーション情報が格納され、前記コントロ
ールCPUよりアクセスされるI/Oイベント・メモリと、 前記コントロールCPUから制御され、ターゲット・マイ
クロプロセッサに割込み信号を出力する割込み発生回路
と を具備し、ターゲット・マイクロプロセッサがI/Oアド
レスをアクセスした場合、ターゲット・マイクロプロセ
ッサを待ち状態にし、この時コントロールCPUにより任
意のI/Oデータの授受を行うことにより任意のデータのI
/Oシミュレーションを可能とすると共に、前記I/Oイベ
ント・メモリの設定内容により任意の条件が成立した場
合に前記コントロールCPUが前記割込み発生回路に対し
て割込み信号を発生させ、割込み処理プログラムの実行
を可能としたことを特徴とするインサーキット・エミュ
レータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62161597A JP2575025B2 (ja) | 1987-06-29 | 1987-06-29 | インサ−キット・エミュレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62161597A JP2575025B2 (ja) | 1987-06-29 | 1987-06-29 | インサ−キット・エミュレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS644841A JPS644841A (en) | 1989-01-10 |
| JP2575025B2 true JP2575025B2 (ja) | 1997-01-22 |
Family
ID=15738169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62161597A Expired - Lifetime JP2575025B2 (ja) | 1987-06-29 | 1987-06-29 | インサ−キット・エミュレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2575025B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4893028B2 (ja) * | 2006-03-08 | 2012-03-07 | 日本電気株式会社 | チップセットのエミュレーション装置および方法 |
-
1987
- 1987-06-29 JP JP62161597A patent/JP2575025B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS644841A (en) | 1989-01-10 |
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