JPH01113678A - テスト回路 - Google Patents
テスト回路Info
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- JPH01113678A JPH01113678A JP62270398A JP27039887A JPH01113678A JP H01113678 A JPH01113678 A JP H01113678A JP 62270398 A JP62270398 A JP 62270398A JP 27039887 A JP27039887 A JP 27039887A JP H01113678 A JPH01113678 A JP H01113678A
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- Japan
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- 230000006870 function Effects 0.000 claims abstract description 8
- 238000010276 construction Methods 0.000 abstract 1
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- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
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Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パーソナルコンピュータなどの情報処理機器
に係り、特に装置小型化・独自性の実現のため用いられ
る特定用途向は集積回路の動作テストを効率的に実施す
るのに好適なテスト回路に関する。
に係り、特に装置小型化・独自性の実現のため用いられ
る特定用途向は集積回路の動作テストを効率的に実施す
るのに好適なテスト回路に関する。
従来装置小型化・独自性実現のために開発されてきたフ
ルカスタムＬＳＩ及びゲートアレイＬＳＩにおいては、
ＬＳＩ設計時には論理シミュレータ、診断シミュレータ
による動作テストを行い、システムテスト時には、主制
御マイコンによって、テストプログラムを実行して動作
テストを行っていた。−船釣に、ＬＳＩにおいては故障
検出のために、ＬＳＩ内部に診断回路と呼ばれる部分を
設け、ＬＳＩ外部からのデータ入出力を可能として、内
部回路の故障を発見し、不良品を出荷しないようにして
いる。これに関連したものとして特開昭５９−９９２６
号公報に開示されたものがあり、プログラム制御方式を
とる論理ＬＳＩの診断に適したものである。ここでゲー
トアレイＬＳＩにせよフルカスタムＬＳＩにせよ、シス
テム設計者自身が全て設計を行うので、テストするため
の回路、入カバターンを簡単に作ることができる。
ルカスタムＬＳＩ及びゲートアレイＬＳＩにおいては、
ＬＳＩ設計時には論理シミュレータ、診断シミュレータ
による動作テストを行い、システムテスト時には、主制
御マイコンによって、テストプログラムを実行して動作
テストを行っていた。−船釣に、ＬＳＩにおいては故障
検出のために、ＬＳＩ内部に診断回路と呼ばれる部分を
設け、ＬＳＩ外部からのデータ入出力を可能として、内
部回路の故障を発見し、不良品を出荷しないようにして
いる。これに関連したものとして特開昭５９−９９２６
号公報に開示されたものがあり、プログラム制御方式を
とる論理ＬＳＩの診断に適したものである。ここでゲー
トアレイＬＳＩにせよフルカスタムＬＳＩにせよ、シス
テム設計者自身が全て設計を行うので、テストするため
の回路、入カバターンを簡単に作ることができる。
上記従来技術においては、特定用途向は集積回路（以下
、ＡＳＩＣと称する）に対応したテストについては考慮
されておらず、システム設計者つまりユーザがメーカの
用意するスタンダードセルとユーザゲート部を混在させ
て所望する論理を実現したい場合、前記スタンダードセ
ル部をテストするには、機能の理解、テストパターン作
成、論理シミュレーションに多大の工数を要するという
問題があった。
、ＡＳＩＣと称する）に対応したテストについては考慮
されておらず、システム設計者つまりユーザがメーカの
用意するスタンダードセルとユーザゲート部を混在させ
て所望する論理を実現したい場合、前記スタンダードセ
ル部をテストするには、機能の理解、テストパターン作
成、論理シミュレーションに多大の工数を要するという
問題があった。
本発明の目的は、スタンダードセルを用いたＡＳＩＣの
動作テストを効率よくするためのテスト回路を提供する
ことにある。
動作テストを効率よくするためのテスト回路を提供する
ことにある。
上記目的は、ＡＳＩＣを構成する各スタンダードセルに
、各々のセル固有の機能をテストする回路を付加し、こ
れをＡＳＩＣ外部ピンからの指令により、起動、制御す
ることで、上記テスト回路を活性化する様に構成するこ
とにより達成される。
、各々のセル固有の機能をテストする回路を付加し、こ
れをＡＳＩＣ外部ピンからの指令により、起動、制御す
ることで、上記テスト回路を活性化する様に構成するこ
とにより達成される。
本発明のテスト回路は、ＡＳＩＣを構成する各スタンダ
ードセルに、そのセルに固有な機能をテストするために
付加されており、各々のテスト回路は、ＡＳＩＣ外部ピ
ンからの入力、とくにアドレス入力或いはチップセレク
ト入力により選択されて制御されるので、各スタンダー
ドセルのテストを効率よく行なうことができ、また誤動
作することがない。
ードセルに、そのセルに固有な機能をテストするために
付加されており、各々のテスト回路は、ＡＳＩＣ外部ピ
ンからの入力、とくにアドレス入力或いはチップセレク
ト入力により選択されて制御されるので、各スタンダー
ドセルのテストを効率よく行なうことができ、また誤動
作することがない。
以下、本発明の実施例を図面を参照して説明する。
第３図は本発明が適用されるシステムの構成図であって
、１は主制御部であるＭＰＵ （マイクロプロセッサ
ユニット）、２はＲＯＭ （読出し専用メモリ）、３は
ＲＡＭ （読出し書込みメモリ）。
、１は主制御部であるＭＰＵ （マイクロプロセッサ
ユニット）、２はＲＯＭ （読出し専用メモリ）、３は
ＲＡＭ （読出し書込みメモリ）。
４はＤＭＡＣ（ダイレクト メモリ アクセスコントロ
ーラ）、５はＦＤＣ／ＨＤＣ（フロッピィディスクコン
トローラ／ハードディスクコントローラ）、６はＲ３２
３２ＣＩＮＴ （Ｒ３２３２Ｃインタフエース）、７は
ＰＰＩ（パラレル入出力インタフェース）、８はＫＩＮ
Ｔ（キーボードインタフェース）、９はＰＩＮＴＣ（プ
ライオリティ割り込みコントローラ）、１０はＣＲＴＣ
（ＣＲＴコントローラ）、１１は外部記憶装置としての
ＦＤＤ／ＨＤＤ （フロッピィディスクドライバ／ハー
ドディスクドライバ）、１２はプリンタ、１３はキーボ
ード、１４は表示装置としてのＣＲＴ、１００はＭＰＵ
Ｉのアドレス／データバスである。
ーラ）、５はＦＤＣ／ＨＤＣ（フロッピィディスクコン
トローラ／ハードディスクコントローラ）、６はＲ３２
３２ＣＩＮＴ （Ｒ３２３２Ｃインタフエース）、７は
ＰＰＩ（パラレル入出力インタフェース）、８はＫＩＮ
Ｔ（キーボードインタフェース）、９はＰＩＮＴＣ（プ
ライオリティ割り込みコントローラ）、１０はＣＲＴＣ
（ＣＲＴコントローラ）、１１は外部記憶装置としての
ＦＤＤ／ＨＤＤ （フロッピィディスクドライバ／ハー
ドディスクドライバ）、１２はプリンタ、１３はキーボ
ード、１４は表示装置としてのＣＲＴ、１００はＭＰＵ
Ｉのアドレス／データバスである。
同図において、例えば破線で囲んだ２０．３０を装置小
型化のためにＡＳＩＣ化する場合を以下記述する。
型化のためにＡＳＩＣ化する場合を以下記述する。
この例では、Ｒ３２３２ＣＩＮＴ６．ＰＰｌ７゜ＫＩＮ
Ｔ８．ＰＩＮＴＣ９までのＩ１０制御制御Ｉ群あるいは
ＤＭＡＣ４，ＦＤＣ／ＨＤＣ５，ＣＲＴＣＩＯをＡＳＩ
Ｃ化する。各々のＬＳＩは、マイクロコンピュータＭＰ
ＵＩのアドレス／データバス１００に接続されており、
図示しないアドレスデコーダの出力により選択され、Ｍ
ＰＵＩの制御をうける。
Ｔ８．ＰＩＮＴＣ９までのＩ１０制御制御Ｉ群あるいは
ＤＭＡＣ４，ＦＤＣ／ＨＤＣ５，ＣＲＴＣＩＯをＡＳＩ
Ｃ化する。各々のＬＳＩは、マイクロコンピュータＭＰ
ＵＩのアドレス／データバス１００に接続されており、
図示しないアドレスデコーダの出力により選択され、Ｍ
ＰＵＩの制御をうける。
前記したように、ＡＳＩＣにおいては、Ｒ３２３２Ｃ１
ＮＴ６．ＰＰｌ７．ＫＩＮＴ８．ＰＩＮＴＣ９およびＤ
ＭＡＣ４，ＦＤＣ／ＨＤＣ５，ＣＲＴＣＩＯなどはスタ
ンダードセルからなり、半導体メーカが提供する。
ＮＴ６．ＰＰｌ７．ＫＩＮＴ８．ＰＩＮＴＣ９およびＤ
ＭＡＣ４，ＦＤＣ／ＨＤＣ５，ＣＲＴＣＩＯなどはスタ
ンダードセルからなり、半導体メーカが提供する。
ＡＳ Ｉ Ｃ２０および３０としては、Ｒ３２３２ＣＩ
ＮＴ６．ＰＰｌ７．ＫＩＮＴ８．ＰＩＮＴＣ９及びＤＭ
ＡＣ４，ＦＤＣ／ＨＤＣ５，ＣＲＴＣｌｏと、図示しな
いアドレスデコーダ、Ｒ３２３２ＣＩＮＴ６．ＰＰｌ７
．ＫＩＮＴ８．ＰＩＮＴＣ９用およびＤＭＡＣ４，ＦＤ
Ｃ／ＨＤＣ５，ＣＲＴＣＩＯ用人出力バッファ制御、そ
の他のユーザゲートからなる。
ＮＴ６．ＰＰｌ７．ＫＩＮＴ８．ＰＩＮＴＣ９及びＤＭ
ＡＣ４，ＦＤＣ／ＨＤＣ５，ＣＲＴＣｌｏと、図示しな
いアドレスデコーダ、Ｒ３２３２ＣＩＮＴ６．ＰＰｌ７
．ＫＩＮＴ８．ＰＩＮＴＣ９用およびＤＭＡＣ４，ＦＤ
Ｃ／ＨＤＣ５，ＣＲＴＣＩＯ用人出力バッファ制御、そ
の他のユーザゲートからなる。
ＬＳＩ設計時の全体論理シミュレーションの実施及びシ
ステムテスト時のテストプログラム作成において、従来
は設計者つまりユーザが全ての上記スタンダードセル化
Ｉ１０制１ＬｓＩ６〜９および４，５．１０の制御入力
を作成する必要があリ、そのための各ＬＳＩの機能理解
などにより多大な工数を要したのは、既に述べた通りで
ある。
ステムテスト時のテストプログラム作成において、従来
は設計者つまりユーザが全ての上記スタンダードセル化
Ｉ１０制１ＬｓＩ６〜９および４，５．１０の制御入力
を作成する必要があリ、そのための各ＬＳＩの機能理解
などにより多大な工数を要したのは、既に述べた通りで
ある。
本発明は、この工数を削減し、効率よくテストを行うた
め、以下説明するように各スタンダードセルに対して、
テスト回路として動作モード設定用パラメータ発生回路
を設け、制御入力作成工数のうち最も大きい各ＬＳＩへ
の動作モード設定用パラメータをセル内部で発生できる
ようにした。
め、以下説明するように各スタンダードセルに対して、
テスト回路として動作モード設定用パラメータ発生回路
を設け、制御入力作成工数のうち最も大きい各ＬＳＩへ
の動作モード設定用パラメータをセル内部で発生できる
ようにした。
第１図は本発明によるテスト回路の一実施例を示す構成
図であって、前記第３図のＡＳＩＣ３０の中のＩ１０制
御ＬＳＩであるＦＤＣ／ＨＤＣ５に本発明を適用した例
であり、本来のＭＰＵＩからの動作モード設定用パラメ
ータ設定経路、つまりアドレス／データバス１００．Ｍ
ＰＵインタフェース回路５１に対して新たにパラメータ
発生用のＲｏ Ｍ ５２を設けたものである。
図であって、前記第３図のＡＳＩＣ３０の中のＩ１０制
御ＬＳＩであるＦＤＣ／ＨＤＣ５に本発明を適用した例
であり、本来のＭＰＵＩからの動作モード設定用パラメ
ータ設定経路、つまりアドレス／データバス１００．Ｍ
ＰＵインタフェース回路５１に対して新たにパラメータ
発生用のＲｏ Ｍ ５２を設けたものである。
同図において、入出力制御ＬＳＩであるＦＤＣ／ＨＤＣ
５はＭＰＵインタフェース部５１によって、ＭＰＵＩの
アドレスバス／データバス１００と接続され、ＭＰＵＩ
から送られてくる制御パラメータを入力する。
５はＭＰＵインタフェース部５１によって、ＭＰＵＩの
アドレスバス／データバス１００と接続され、ＭＰＵＩ
から送られてくる制御パラメータを入力する。
第２図は本発明の実施例の動作を示す流れ図であって、
同図に示したように、内部のマイクロプログラム制御部
５３は、コマンド受付処理を実行しており、このパラメ
ータを内部データバス１００１を介してうけつけ、この
パラメータがテスト用のマクロな設定のものか、それと
も従来通りのＭＰＵ１からの設定なのかを１番地で判定
する。マクロ設定用と判定されるとｚ＋１番地に移り、
制御（８号１００３がマイクロプログラム制御部５３よ
り発生されて切換処理１が実行され、制御パラメータ設
定経路切換回路５４がＲＯＭ５２側に切換えられる。こ
の際第２図に示す様なマクロ設定を示すビットにＭ＜ｎ
ビットのデータをマイクロプログラム制御部５３で翻訳
して、ＲｏＭ５２の所定のアドレス領域の内容を読出し
た制御パラメータ１００２を内部制御レジスタ５５に転
送する。
同図に示したように、内部のマイクロプログラム制御部
５３は、コマンド受付処理を実行しており、このパラメ
ータを内部データバス１００１を介してうけつけ、この
パラメータがテスト用のマクロな設定のものか、それと
も従来通りのＭＰＵ１からの設定なのかを１番地で判定
する。マクロ設定用と判定されるとｚ＋１番地に移り、
制御（８号１００３がマイクロプログラム制御部５３よ
り発生されて切換処理１が実行され、制御パラメータ設
定経路切換回路５４がＲＯＭ５２側に切換えられる。こ
の際第２図に示す様なマクロ設定を示すビットにＭ＜ｎ
ビットのデータをマイクロプログラム制御部５３で翻訳
して、ＲｏＭ５２の所定のアドレス領域の内容を読出し
た制御パラメータ１００２を内部制御レジスタ５５に転
送する。
このｎビットの値により機器仕様に・応じたパラメータ
を設定できる。このあとの処理は、ＦＤＣ／ＨＤＣ５に
応じて、マイクロプログラム制御部５３が、内部制御レ
ジスタ５５に設定されたパラメータにもとづいて、入出
力装置インタフェース部５７や演算部５６を制御して、
ＦＤＤ／ＨＤＤ１１を動作させる。
を設定できる。このあとの処理は、ＦＤＣ／ＨＤＣ５に
応じて、マイクロプログラム制御部５３が、内部制御レ
ジスタ５５に設定されたパラメータにもとづいて、入出
力装置インタフェース部５７や演算部５６を制御して、
ＦＤＤ／ＨＤＤ１１を動作させる。
第１図に示したＦＤＣ／ＨＤＣ５において、内部制御レ
ジスタ５５に設定するパラメータはシーク時間その他を
含め７０〜１００もあり、機能を正しく理解するための
工数と、パラメータを設定するためのテストパターン作
成工数を考えると、今までの経路では例えばＤＭＡＣ４
，ＦＤＣ／ＨＤＣ５，ＣＲＴＣＩＯなどでは２〜３ケ月
を要して工程的にネックとなっていたが、本発明により
、ＲＯＭ５２に記憶されたパラメータを用いることでこ
の工数は省くことができる。ＲＯＭ５２には、たとえば
ＦＤＣではＦＤＤの仕様に応じたシーク時間、ロード、
アンロードタイムなどが入っている。
ジスタ５５に設定するパラメータはシーク時間その他を
含め７０〜１００もあり、機能を正しく理解するための
工数と、パラメータを設定するためのテストパターン作
成工数を考えると、今までの経路では例えばＤＭＡＣ４
，ＦＤＣ／ＨＤＣ５，ＣＲＴＣＩＯなどでは２〜３ケ月
を要して工程的にネックとなっていたが、本発明により
、ＲＯＭ５２に記憶されたパラメータを用いることでこ
の工数は省くことができる。ＲＯＭ５２には、たとえば
ＦＤＣではＦＤＤの仕様に応じたシーク時間、ロード、
アンロードタイムなどが入っている。
なお、従来のパラメータ設定回路も残しであるのは、使
用状況に応じて変化するパラメータを、設定するためで
ある。なおＡＳＩＣ中の各セルの選択は図示しないアド
レスデコーダー、チップセレクト回路により行われる。
用状況に応じて変化するパラメータを、設定するためで
ある。なおＡＳＩＣ中の各セルの選択は図示しないアド
レスデコーダー、チップセレクト回路により行われる。
上記実施例により、スタンダードセルを用いたＡＳＩＣ
のテストを効率よく実行できる。
のテストを効率よく実行できる。
以上説明したように、本発明によれば、システム設計者
つまりユーザが、ＡＳＩＣを構成する各スタンダードセ
ルの機能を理解し、さらにテストパターンを作成する工
数をなくすことができ、ＡＳＩＣ全体としての動作テス
トを効率よく行うことができるので、開発に要するトー
タル期間を大幅に削減でき従来技術の欠点を除いて優れ
た機能のテスト回路を提供することができる。
つまりユーザが、ＡＳＩＣを構成する各スタンダードセ
ルの機能を理解し、さらにテストパターンを作成する工
数をなくすことができ、ＡＳＩＣ全体としての動作テス
トを効率よく行うことができるので、開発に要するトー
タル期間を大幅に削減でき従来技術の欠点を除いて優れ
た機能のテスト回路を提供することができる。
第１図は、本発明の一実施例を示す構成図、第２図は本
発明の実施例の動作を示す流れ図、第３図は、本発明が
適用されるシステムの構成図である。 ■・・・・・・・・・ＭＰＵ、２・・・・・・・・・Ｒ
ＯＭ、３・・・・・・・・・ＲＡＭ、４・・・・・・・
・・ＤＭＡＣ，５・・・・・・・・・Ｆ Ｄ Ｃ／ＨＤ
Ｃ，６・・・・・・・・・Ｒ３２３２ＣＩＮＴ、？・・
・・・・・・・ＰＰ■、８・・・・・・・・・ＫＩＮＴ
、９・・・・・・・・・ＰＩＮＴＣ，１０・・・・・・
・・・ＣＲＴＣ，１１・・・・・・・・・ＦＤＤ／ＨＤ
Ｄ、１２”・・・・・Ｐ ＲＩ ＮＴ Ｅ Ｒ，１３”
・・”Ｋｅｙ Ｂｏａｒｄ。 １４−・・・・・・・・Ｃ，ＲＴ、 ２０． ３０・
・・・・・・・・ＡＳＩＣ。 ５１・・・・・・・・・ＭＰＵインタフェース部、５２
・・・・・・・・・ＲＯＭ、５３・・・・・・・・・マ
イクロプログラム制御部、５４・・・・・・・・・パラ
メータ設定経路切換回路、５５・・・・・・・・・内部
制御レジスタ、５６・・・・・・・・・演算部、５７・
・・・・・・・・入出力装置インタフェース部、１００
・・・・・・・・・ＭＰＵアドレス／データバス。 第２図 ！冬了
発明の実施例の動作を示す流れ図、第３図は、本発明が
適用されるシステムの構成図である。 ■・・・・・・・・・ＭＰＵ、２・・・・・・・・・Ｒ
ＯＭ、３・・・・・・・・・ＲＡＭ、４・・・・・・・
・・ＤＭＡＣ，５・・・・・・・・・Ｆ Ｄ Ｃ／ＨＤ
Ｃ，６・・・・・・・・・Ｒ３２３２ＣＩＮＴ、？・・
・・・・・・・ＰＰ■、８・・・・・・・・・ＫＩＮＴ
、９・・・・・・・・・ＰＩＮＴＣ，１０・・・・・・
・・・ＣＲＴＣ，１１・・・・・・・・・ＦＤＤ／ＨＤ
Ｄ、１２”・・・・・Ｐ ＲＩ ＮＴ Ｅ Ｒ，１３”
・・”Ｋｅｙ Ｂｏａｒｄ。 １４−・・・・・・・・Ｃ，ＲＴ、 ２０． ３０・
・・・・・・・・ＡＳＩＣ。 ５１・・・・・・・・・ＭＰＵインタフェース部、５２
・・・・・・・・・ＲＯＭ、５３・・・・・・・・・マ
イクロプログラム制御部、５４・・・・・・・・・パラ
メータ設定経路切換回路、５５・・・・・・・・・内部
制御レジスタ、５６・・・・・・・・・演算部、５７・
・・・・・・・・入出力装置インタフェース部、１００
・・・・・・・・・ＭＰＵアドレス／データバス。 第２図 ！冬了
Claims (1)
- １、主制御部、読出し専用メモリ、読出し書込みメモリ
、外部記憶装置、キーボード、表示装置等の入出力装置
、これらのインターフェース及び制御装置から成り、少
くとも上記インタフェース及び制御装置の一部又は全部
をスタンダードセルとして構成した特定用途向け集積回
路のテスト回路において、前記スタンダードセルに対し
て当該スタンダードセル各々に固有のパラメータを発生
するパラメータ発生回路を設け、該パラメータ発生回路
から発生させたパラメータにより各々のスタンダードセ
ルの機能をテストできる様に構成したことを特徴とする
テスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270398A JPH01113678A (ja) | 1987-10-28 | 1987-10-28 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270398A JPH01113678A (ja) | 1987-10-28 | 1987-10-28 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01113678A true JPH01113678A (ja) | 1989-05-02 |
Family
ID=17485707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62270398A Pending JPH01113678A (ja) | 1987-10-28 | 1987-10-28 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01113678A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7756937B2 (en) | 2006-08-18 | 2010-07-13 | Brother Kogyo Kabushiki Kaisha | Network device |
| US8386570B2 (en) | 2006-08-18 | 2013-02-26 | Brother Kogyo Kabushiki Kaisha | Electronic mail communication device |
-
1987
- 1987-10-28 JP JP62270398A patent/JPH01113678A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7756937B2 (en) | 2006-08-18 | 2010-07-13 | Brother Kogyo Kabushiki Kaisha | Network device |
| US8386570B2 (en) | 2006-08-18 | 2013-02-26 | Brother Kogyo Kabushiki Kaisha | Electronic mail communication device |
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