JP2861001B2

JP2861001B2 - 入出力回路

Info

Publication number: JP2861001B2
Application number: JP63266524A
Authority: JP
Inventors: 恵美若松
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1988-10-21
Filing date: 1988-10-21
Publication date: 1999-02-24
Anticipated expiration: 2014-02-24
Also published as: JPH02112036A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、入出力回路に関し、特に半導体集積回路の
入出力兼用端子のテストに用いる入出力回路に関する。

〔従来の技術〕

スタンダードセル方式カスタムLSIの中でも特に、CPU
コア方式と呼ばれるカスタムLSIは、CPU,ROM,RAM,I/Oポ
ート，シリアルI/O,タイマ等のメーカが用意した大規模
セルを組み合わせることにより、また、基本ゲートのス
タンダードセルを組み合わせてユーザ独自の回路を設計
し（このような回路を以下、ユーザ回路と呼ぶ）、大規
模セルと組み合わせることにより、ユーザは自分にあっ
たシングルチップマイクロコンピュータを自由に構成で
きる。（このようなマイコンを以下カスタムマイコンと
呼ぶ）。ところで、半導体集積回路は出荷時に種々の試
験が行われる。例えば、出力端子においては、出力ハイ
レベル、ロウレベルが規格を満たしているか、また、入
力端子においては、入力ハイレベル、ロウレベルが規格
を満たしているか等の試験が行われるが、これらの試験
は、ICテスタによりテストパタンを走行させて行う。特
に出力レベルのスタティックな試験においては、テスト
パタン中で“1"及び“0"が出力されているパタン位置ま
でパタンを走行させた後、パタン走行を停止して出力レ
ベルの試験を行う。入力レベルの試験においては端子か
ら規格に応じた値を入力し、テストパタンを走行させて
行うが入力バッファが正しく“1"、“0"を判定できなか
った場合、それが出力に反映される必要がある。

〔発明が解決しようとする課題〕

シングルチップマイクロコンピュータ（以下、マイコ
ンと称す）においては端子の利用効率を上げるため、ポ
ートにシリアルI/O、タイマ等のCPU、ROM、RAM、I/Oポ
ート以外の大規模セル（以下周辺機能回路と称す）の端
子（以下周辺機能端子と称す）がマルチプレックスされ
た端子が存在する。これらの端子の中には例えばポート
機能としては入力専用端子であるが、周辺機能端子とし
ては、出力専用端子であるものが存在する。通常、カス
タムマイコンにおいてはメーカが用意した周辺機能回路
については各周辺機能回路毎にテストパタンが用意され
ている。従って、ポートに周辺機能端子がマルチプレッ
クスされた端子の出力レベル、入力レベルの試験を行う
場合、ポート用のテストパタン、周辺機能回路のテスト
パタンと２つのテストパタンが必要となる。またカスタ
ムマイコンにおいては、あらかじめメーカが用意した周
辺機能回路以外にユーザ回路が存在する。ユーザ回路に
おけるテストパタンはユーザによって作成される。さ
て、ユーザ回路のテストパタンにより入出力回路の出力
レベルの試験を行う場合“1"及び“0"が出力されている
パタン位置を調査しなければならない。すなわち、ユー
ザ回路のテストパタンはカスタムマイコンの製品ごとに
作成されるため、そのたびごとに“1"、“0"が出力され
たパタン位置を調査し、そのパタン位置をテストプログ
ラム中に反映させる必要がある。特に入出力端子の場
合、出力状態と、入力状態の二つの状態が存在するため
にこの作業はいっそう煩雑なものとなる。一方、入力レ
ベルの試験においては例えば入出力回路の入力バッファ
が正しく“1"、“0"を判定できなかった場合、それが出
力として反映される必要がある。ユーザ回路の場合、パ
タンの故障検出率のほとんどがユーザに依存する。たと
えICが不良でも、入力レベルが検出できないテストパタ
ンであった場合、ICテスタによる試験では良品として判
定されるためメーカとしては不良が分かり得ないという
欠点がある。

本発明の目的は、ポートに周辺機能端子がマルチプレ
ックスされた回路あるいはユーザ回路の入出力レベルの
テストが容易にしかも確実に行うことができる入出力回
路も提供することにある。

〔課題を解決するための手段〕

本発明の入出力回路は、外部端子と、内部バスと、テ
ストモード信号に応答して外部端子と内部バスとの接続
を制御する接続手段と、内部バスからのデータを格納し
て外部端子に出力する保持手段とを有する入出力回路で
あって、テストモード信号が第１のレベルとなったときは、接
続手段が外部端子と内部バスとを接続し、外部端子から
データを入力したときは内部バスに伝達され、外部端子
へデータを出力するときは内部バスからのデータが保持
手段に格納されて外部端子に伝達され、テストモード信
号が第２のレベルとなったときは、接続手段が外部端子
と内部バスとを分離し、テストパタン信号の第１のレベ
ルに応答して外部端子から入力したテストデータを保持
手段に格納し、テストパタン信号の第２のレベルに応答
して保持手段から外部端子にテストデータを出力する。

すなわち、内部回路と入出力回路を分離して半導体集
積回路外部からの制御信号により入力バッファの出力値
を半導体集積回路外に出力する機能を有することにより
入力レベル、出力レベルの試験が確実に行えるテストパ
タンを容易に作成できる特徴がある。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の入出力回路の第１の実施例を説明す
るための回路図である。外部端子１の入出力の制御は、
ポートモード信号により行われ、“1"で入力状態、“0"
で出力状態、またリセットで入力状態となる。レジスタ
４は、通常動作時は書き込み信号により値をラッチし、
テスト時はOUT信号が“0"になることにより入力バッフ
ア２の出力レベルをラッチする。テストモード信号は通
常動作時とテスト時を切り替える信号であり通常動作時
は“0"、テスト時は“1"となる。テストモード信号によ
って制御されるスイッチ５は通常動作時はオン状態とな
り、入出力回路と内部バス６を接続しており、テスト時
はオフ状態となり、入出力回路と内部バス６を分離す
る。OUT信号はテストモード信号が“1"のときのみ有効
となる信号であり、端子からパタンとして入力される。
テストモード信号が、“1"のとき、OUT信号は外部端子
１の入出力制御を行うとともにレジスタ４のクロックと
しても動作する。

まず、通常動作時について動作の説明を行う。通常動
作時はテストモード信号“0"であり、AND回路14、15の
出力は“0"に固定され、OUTは無効となる。したがって
外部端子１はポートモード信号によって入力状態である
か出力状態であるかが決まる。まず外部端子１のレベル
を読み込む場合について説明する。外部端子１を入力状
態に設定するためにポートモード信号を“1"とする。外
部端子１のレベルの読み込み命令が発生すると読み込み
信号READが“1"となり、外部端子１のレベルが入力バッ
ファ２、スイッチ５を介して内部バス６に送られる。次
に外部端子１に値を出力する場合について説明を行う。
内部バス６より送られたデータはスイッチ５を介してレ
ジスタ４に入力されると同時に書き込み信号WRITEが
“1"となり、レジスタ４にデータが書き込まれる。この
ときポートモード信号“0"ならばレジスタ４に記憶され
た値が出力バッファ３を介して外部端子１に出力され
る。

次にテスト時の動作について説明を行う。テスト時に
おいてはテストモード信号“1"となり入出力回路と内部
バス６が分離される。また、AND回路８、16の出力が
“0"に固定され読み込み信号READ、書き込み信号WRITE
が無効となる。また、ポートモード信号はリセットで
“1"となっているためOUT信号によって外部端子１の入
力状態出力状態が決まる。外部端子１よりデータを入力
し、OUT信号を“0"とすることにより入力バッファ２の
出力が決まりポートレジスタ４にデータがラッチされ
る。次にOUT信号を“1"とすることにより出力バッファ
３を介して外部端子１にデータが出力される。

本実施例の入出力回路を入力レベル、出力レベルのテ
ストに適応する場合について説明する。第２図のタイム
チャートに示すように外部端子１にハイレベル、ロウレ
ベルを入力するようなテストパタンを作成する。例えば
出力レベルの試験を行おうとする場合、外部端子１に5.
0Vすなわち“1"を入力するとOUT信号を“0"にすること
により入力バッファ２の出力が決まりレジスタ４にラッ
チされ、レジスタ４の出力が決まる。OUT信号を“1"に
することにより出力バッファ３の出力が“1"を出力すれ
ば出力ハイレベルが規格を満たしていることが分かる。
外部端子１に0Vすなわち“0"を入力すると、OUT信号を
“0"にすることにより入力バッファ２の出力が決まりレ
ジスタ４にラッチされ、レジスタ４の出力が決まる。OU
T信号を“1"にすることにより出力バッファ３の出力が
“0"を出力すれば出力ロウレベルが規格を満たしている
ことが分かる。次に、入力レベルの試験を行う場合につ
いて説明する。入力レベルの試験においてはパタンは出
力レベルの試験と同じパタンを使用し、かつ外部端子１
に入力するパタンに“1"または“0"に相当する電位を端
子の入力レベルの規格にあわせて印加する。入力バッフ
ァ２はその論理しきい値に応じて“1"または“0"を出力
するので外部端子１に出力された値により入力バッファ
２の入力ハイレベル、入力ロウレベルの判定が行える。
上述したように、入力レベル、出力レベルのテストパタ
ンは１つのテストパタンを用いることができ最低４パタ
ンでテストが行える。

第３図は本発明の入出力回路の第２の実施例を示す回
路図であり、ポートに周辺機能端子がマルチプレックス
されている。ポートモードコントロールは通常動作時に
おいて外部端子31を周辺機能端子として使用するか、ポ
ートとして使用するかの制御を行う信号であり、“0"で
周辺機能、“1"でポート、リセットでポートとなる。こ
の実施例ではポート機能としては入力専用端子であるが
周辺機能としては出力専用端子となる。

まず、通常動作におけるポート機能としての動作の説
明を行う。ポート機能として動作する場合ポートモード
コントロール信号は“1"であるので入力ポートとしての
み動作する。通常動作時はテストモード信号“0"であ
り、スイッチ35はオン状態となる。入出力回路と内部バ
ス47は接続されておりまたスイッチ37はオフ状態とな
る。AND回路43、44の出力は“0"に固定されOUT信号は無
効となる。外部端子31のレベルの読み込み命令が発生す
ると読み込み信号READとなり、入力バッファ32の出力が
決まり、スイッチ35を介して内部バス47に送られる。

次に通常動作時の周辺機能端子としての動作の説明を
行う。周辺機能端子として動作する場合、ポートモード
コントロール信号は“0"であるので出力端子としてのみ
動作する。通常動作時はテストモード信号“0"でありス
イッチ36はオン状態となるので周辺機能回路と入出力回
路は接続している。AND回路43、44の出力は“0"に固定
され、OUT信号は無効となる。スイッチ37はオフ状態で
ある。周辺機能回路からの出力信号はスイッチ36は出力
バッファ33を介して外部端子31に出力される。

次にテスト時の動作について説明する。テスト時にお
いてはテストモード信号“1"となりスイッチ35、36はオ
フ状態となり、入出力回路は周辺機能回路、内部バス47
と分離される。スイッチ37はオン状態となり、レジスタ
34の出力は出力バッファ33に入力される。AND回路41の
出力は“0"に固定され読み込み信号READは無効となる。
外部端子31から入力したデータはOUT信号を“0"にする
ことにより入力バッファ32を介してレジスタ34にラッチ
される。OUT信号を“1"にすることにより出力バッファ3
3を介して外部端子31に出力される。

本実施例の入出力回路は入力レベル、出力レベルのテ
ストに適用する場合については第一の実施例と同様に入
力レベルと出力レベルのテストは同じテストパタンを使
用し、同様な方法で入力レベル、出力レベル試験が行え
る。

〔発明の効果〕

以上説明したように本発明は、入出力回路と内部回路
を分離する回路を設け、入出力回路のレジスタに対し値
を書き込む機能と、そのレジスタに記憶されている値を
入出力回路の出力バッファを介して半導体集積回路外に
出力する機能を有することにより、入出力回路の入力レ
ベル、出力レベルのテストを行う場合、ポートに周辺機
能端子がマルチプレックスされた端子においては、ポー
ト用テストパタンと周辺機能回路のテストパタンと２つ
のテストパタンを用いることなく１つのテストパタンで
容易にテストが行える。さらにユーザ回路の場合、パタ
ンの故障検出率のほとんどがユーザに依存するが上述の
機能により確実な入力レベル、出力レベルの試験が行え
る。しかもポートに周辺機能端子がマルチプレックスさ
れた回路あるいはユーザ回路においても最低４パタンで
テストが行え、テストパタンを簡略化でき、テスト時間
を短縮できる効果がある。

【図面の簡単な説明】

第１図は本発明の第一の実施例を説明するための回路
図、第２図は第１図のテスト時における各部の信号波形
を示す。第３図は本発明の第二の実施例を説明するため
の回路図である。 1,3……外部端子、2,32……入力バッファ、3,33……出
力バッファ、4,34……レジスタ、5,35,36,37……スイッ
チ、6,47……内部バス、7,11,17,18,38,39,40……イン
バータ、8,9,14,15,16,41,42,43,44……AND回路、10,1
2,13,45,46……OR回路。

Claims

(57)【特許請求の範囲】

【請求項１】外部端子と、内部バスと、テストモード信
号に応答して前記外部端子と前記内部バスとの接続を制
御する接続手段と、前記内部バスからのデータを格納し
て前記外部端子に出力する保持手段とを有する入出力回
路であって、前記テストモード信号が第１のレベルとなったときに前
記接続手段は前記外部端子と前記内部バスとを接続し、
前記外部端子からデータを入力したときは前記内部バス
に伝達され、前記外部端子へデータを出力するときは前
記内部バスからのデータが前記保持手段に格納されて前
記外部端子に伝達され、前記テストモード信号が第２の
レベルとなったときに前記接続手段は前記外部端子と前
記内部バスとを分離し、テストパタン信号の第１のレベ
ルに応答して前記外部端子から入力したテストデータを
前記保持手段に格納し、前記テストパタン信号の第２の
レベルに応答して前記保持手段から前記外部端子に前記
テストデータを出力することを特徴とする入出力回路。