JPH0320710B2 - - Google Patents
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- JPH0320710B2 JPH0320710B2 JP57032470A JP3247082A JPH0320710B2 JP H0320710 B2 JPH0320710 B2 JP H0320710B2 JP 57032470 A JP57032470 A JP 57032470A JP 3247082 A JP3247082 A JP 3247082A JP H0320710 B2 JPH0320710 B2 JP H0320710B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- integrated circuit
- test
- test signal
- circuit
- Prior art date
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- Expired - Lifetime
Links
- 238000012360 testing method Methods 0.000 claims description 134
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 19
- 238000000034 method Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 244000145845 chattering Species 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
この発明は、大規模集積回路（以下LSIと略称
する）におけるテスト信号発生回路に関するもの
である。
する）におけるテスト信号発生回路に関するもの
である。
いわゆる一般的なICテスターの例として、特
公昭44−17941号公報や特公昭45−33455号公報に
開示されている技術がある。これらは、テスター
に関する基本的な技術である。
公昭44−17941号公報や特公昭45−33455号公報に
開示されている技術がある。これらは、テスター
に関する基本的な技術である。
一般に、LSIを製造して出荷する前には、その
回路構成が所定の機能を満たしているかどうかの
機能テストをする必要がある。この種のテストは
できるだけ短時間で終了した方が製造価格の面で
有利であるのは明らかである。
回路構成が所定の機能を満たしているかどうかの
機能テストをする必要がある。この種のテストは
できるだけ短時間で終了した方が製造価格の面で
有利であるのは明らかである。
このため、LSIの端子数に余裕がある場合は、
テスト専用の端子を設けて、これに命令が与えら
れるとテスト用の特別な動作（例えばLSI内部に
あるカウンタをテストする場合には、カウンタを
通常動作速度の数十倍のスピードで動作させるこ
と）が指定されて短時間にテストを終えるように
する。
テスト専用の端子を設けて、これに命令が与えら
れるとテスト用の特別な動作（例えばLSI内部に
あるカウンタをテストする場合には、カウンタを
通常動作速度の数十倍のスピードで動作させるこ
と）が指定されて短時間にテストを終えるように
する。
LSIの端子数に余裕がない場合に、本来、仕様
で用いる入力端子と共用する。すなわち、入力端
子に本来の動作状態では用いられないような入力
を与えることにより、これをテスト用の命令とし
て用いるということを行う。
で用いる入力端子と共用する。すなわち、入力端
子に本来の動作状態では用いられないような入力
を与えることにより、これをテスト用の命令とし
て用いるということを行う。
ところで、通常動作とテストモードの動作で
は、動作が非常に異なる（例えば、テストモード
では内部のカウンタを通常の数十倍の速さで動作
させる）ので、通常動作時に誤つてテストモード
が指定されるとシステムは致命的エラーを発生す
る。したがつて、いかなる場合であつても、通常
動作状態ではテストモードが指定されてはならな
い。
は、動作が非常に異なる（例えば、テストモード
では内部のカウンタを通常の数十倍の速さで動作
させる）ので、通常動作時に誤つてテストモード
が指定されるとシステムは致命的エラーを発生す
る。したがつて、いかなる場合であつても、通常
動作状態ではテストモードが指定されてはならな
い。
マイクロコンピユータのLSIでは、機能をテス
トする場合、LSI内部で外部から与えられたある
命令を実行することによりテスト信号を作るとい
う方法も採用されている。しかし、この場合は
LSI内部の回路がたとえば外来雑音により暴走
し、通常動作中にテストモードが指定されてしま
うといつたことがあつた。
トする場合、LSI内部で外部から与えられたある
命令を実行することによりテスト信号を作るとい
う方法も採用されている。しかし、この場合は
LSI内部の回路がたとえば外来雑音により暴走
し、通常動作中にテストモードが指定されてしま
うといつたことがあつた。
したがつて、テストモードの指定はLSI外部か
ら入力端子に何らかの入力を与えることによつて
初めてなされるようにした方がよい。
ら入力端子に何らかの入力を与えることによつて
初めてなされるようにした方がよい。
しかし一般に、入力端子には、機械的にスイツ
チ等のチヤタリングの多い入力が与えられること
もあり、この場合、入力端子に与えられた信号を
そのまま用いると、通常動作時に過度的にテスト
モードが指定されるおそれがある。そこで通常動
作時に過渡的にテストモードが指定されることを
防ぐために、従来、チヤータ防止回路等の外部回
路を設ける必要があつた。LSIを用いてシステム
を構成する場合、これを構成するのに必要なISI
の外部回路は出来るだけ少ない方がシステムの製
造コスト、信頼性の点で有利である。
チ等のチヤタリングの多い入力が与えられること
もあり、この場合、入力端子に与えられた信号を
そのまま用いると、通常動作時に過度的にテスト
モードが指定されるおそれがある。そこで通常動
作時に過渡的にテストモードが指定されることを
防ぐために、従来、チヤータ防止回路等の外部回
路を設ける必要があつた。LSIを用いてシステム
を構成する場合、これを構成するのに必要なISI
の外部回路は出来るだけ少ない方がシステムの製
造コスト、信頼性の点で有利である。
本発明の目的は、集積回路の端子数を増加させ
ることなく、テストモード指定信号に応答してテ
スト信号を出力するテスト信号発生回路を含んで
なる集積回路を提供することである。
ることなく、テストモード指定信号に応答してテ
スト信号を出力するテスト信号発生回路を含んで
なる集積回路を提供することである。
上記の目的達成のため、上記集積回路上のテス
ト時以外にも使用される端子を介してテストモー
ド指定信号である第１の信号と第２の信号の両方
が上記集積回路に入力される。この両方の信号の
存在に応答して、上記テスト信号を発生すること
ができる。
ト時以外にも使用される端子を介してテストモー
ド指定信号である第１の信号と第２の信号の両方
が上記集積回路に入力される。この両方の信号の
存在に応答して、上記テスト信号を発生すること
ができる。
従つて上記テスト時以外にも使用される端子を
介して、テストモード指定信号を入力することに
より、上記集積回路の端子数を増加させることが
ない。つぎに上記第１の信号と第２の信号の両者
に応答して上記テスト信号を発生する。この上記
第１の信号と第２の信号の一方にテストモードを
示すような雑音等が混入したとしても、テストモ
ードが指定されるような誤動作が生じることはな
い。これは第１の信号と第２の信号の両方がテス
トモードを指定するレベルに存在することによつ
て、テスト信号が初めて出力されるためである。
介して、テストモード指定信号を入力することに
より、上記集積回路の端子数を増加させることが
ない。つぎに上記第１の信号と第２の信号の両者
に応答して上記テスト信号を発生する。この上記
第１の信号と第２の信号の一方にテストモードを
示すような雑音等が混入したとしても、テストモ
ードが指定されるような誤動作が生じることはな
い。これは第１の信号と第２の信号の両方がテス
トモードを指定するレベルに存在することによつ
て、テスト信号が初めて出力されるためである。
さらに目的達成のための第１の具体的手段は以
下の通りである。すなわち、 テストモード指定信号に応答してテスト信号Ｂ
を出力するテスト信号発生回路を含んでなる集積
回路であつて、 上記テストモード指定信号は第１の信号１と第
２の信号２からなり、 そのセツト入力端子Ａが上記第１の信号１と第
２の信号２とに応答することにより所定の状態に
セツトされて上記テスト信号Ｂの出力を開始し、
その後上記第１の信号１と第２の信号２の一方も
しくは両方が消失しても上記テスト信号Ｂの出力
を保持し、そのリセツト入力端子がリセツト信号
Ｄに応答することにより上記テスト信号Ｂの出力
を解除してなるセツト・リセツト型状態保持手段
７を上記テスト信号発生回路が含んでなることを
特徴とする集積回路とすることである（第１図，
第２図参照）。
下の通りである。すなわち、 テストモード指定信号に応答してテスト信号Ｂ
を出力するテスト信号発生回路を含んでなる集積
回路であつて、 上記テストモード指定信号は第１の信号１と第
２の信号２からなり、 そのセツト入力端子Ａが上記第１の信号１と第
２の信号２とに応答することにより所定の状態に
セツトされて上記テスト信号Ｂの出力を開始し、
その後上記第１の信号１と第２の信号２の一方も
しくは両方が消失しても上記テスト信号Ｂの出力
を保持し、そのリセツト入力端子がリセツト信号
Ｄに応答することにより上記テスト信号Ｂの出力
を解除してなるセツト・リセツト型状態保持手段
７を上記テスト信号発生回路が含んでなることを
特徴とする集積回路とすることである（第１図，
第２図参照）。
上記の第１の具体的手段の作用は、テストモー
ドの指定が行われた後は、上記状態保持手段が上
記テスト信号の出力状態を保持するということで
ある。従つてテストモード指定後に、雑音等によ
りテストモード指定信号が該テストモードの指定
に必要な値と異なる値となつても、テスト信号の
出力が維持されることができる。また、テストモ
ード指定による状態保持の後に、前記テストモー
ド指定信号の入力に用いた端子を、他の信号の入
力に用いることができる。
ドの指定が行われた後は、上記状態保持手段が上
記テスト信号の出力状態を保持するということで
ある。従つてテストモード指定後に、雑音等によ
りテストモード指定信号が該テストモードの指定
に必要な値と異なる値となつても、テスト信号の
出力が維持されることができる。また、テストモ
ード指定による状態保持の後に、前記テストモー
ド指定信号の入力に用いた端子を、他の信号の入
力に用いることができる。
目的達成のための第２の具体的手段は以下の通
りである。すなわち、 テストモード指定信号に応答してテスト信号Ｅ
を出力するテスト信号発生回路を含んでなる集積
回路であつて、 上記テストモード指定信号は第１の信号１１，
１２と第２の信号４からなり、 該第１と第２の信号が供給されることにより上
記テスト信号発生回路より上記テスト信号Ｅが出
力され、上記第１と第２の信号のいずれか一方は
所定の端子１１，１２から供給され、該所定の端
子１１，１２には上記集積回路中の所定の回路３
が接続されてなり、上記所定の子１１，１２に上
記所定の回路３の通常動作時とは異なる電圧範囲
の電位を供給し、該電位により上記第１と第２の
信号の上記一方１１，１２を形成してなることを
特徴とする集積回路とすることである（第３図参
照）。
りである。すなわち、 テストモード指定信号に応答してテスト信号Ｅ
を出力するテスト信号発生回路を含んでなる集積
回路であつて、 上記テストモード指定信号は第１の信号１１，
１２と第２の信号４からなり、 該第１と第２の信号が供給されることにより上
記テスト信号発生回路より上記テスト信号Ｅが出
力され、上記第１と第２の信号のいずれか一方は
所定の端子１１，１２から供給され、該所定の端
子１１，１２には上記集積回路中の所定の回路３
が接続されてなり、上記所定の子１１，１２に上
記所定の回路３の通常動作時とは異なる電圧範囲
の電位を供給し、該電位により上記第１と第２の
信号の上記一方１１，１２を形成してなることを
特徴とする集積回路とすることである（第３図参
照）。
上記の第２の具体的手段の作用は、上記所定の
端子に上記所定の回路の通常動作時とは異なる直
流電位を供給してテストモードを指定できること
である。この結果、集積回路の端子の大部分を該
集積回路内部の被テスト回路の入出力端子として
使用することができる。また、直流電位供給端子
を介してテストモードを指定することができる。
端子に上記所定の回路の通常動作時とは異なる直
流電位を供給してテストモードを指定できること
である。この結果、集積回路の端子の大部分を該
集積回路内部の被テスト回路の入出力端子として
使用することができる。また、直流電位供給端子
を介してテストモードを指定することができる。
目的達成のための第３の具体的手段は以下の通
りである。すなわち、 テストモード指定信号に応答してテスト信号Ｅ
を出力するテスト信号発生回路を含むとともに少
なくとも一部にアナログ回路３を含む集積回路で
あつて、 該集積回路は上記アナログ回路３にアナログ信
号を入力するアナログ入力端子１５を具備し、 上記テストモード指定信号は第１の信号１５と
第２の信号４かなり、 該第１と第２の信号が供給されることにより上
記テスト信号発生回路より上記テスト信号Ｅが出
力され、上記第１と第２の信号のいずれか一方１
５は上記アナログ入力端子１５から供給され、上
記アナログ入力端子１５に上記アナログ回路３の
通常動作時とは異なる電圧範囲の電位を供給し、
該電位により上記第１と第２の信号の上記一方を
形成してなることを特徴とする集積回路とするこ
とである（第４図参照）。
りである。すなわち、 テストモード指定信号に応答してテスト信号Ｅ
を出力するテスト信号発生回路を含むとともに少
なくとも一部にアナログ回路３を含む集積回路で
あつて、 該集積回路は上記アナログ回路３にアナログ信
号を入力するアナログ入力端子１５を具備し、 上記テストモード指定信号は第１の信号１５と
第２の信号４かなり、 該第１と第２の信号が供給されることにより上
記テスト信号発生回路より上記テスト信号Ｅが出
力され、上記第１と第２の信号のいずれか一方１
５は上記アナログ入力端子１５から供給され、上
記アナログ入力端子１５に上記アナログ回路３の
通常動作時とは異なる電圧範囲の電位を供給し、
該電位により上記第１と第２の信号の上記一方を
形成してなることを特徴とする集積回路とするこ
とである（第４図参照）。
上記の第３の具体的手段の作用は、上記アナロ
グ入力端子に上記アナログ回路の通常動作時とは
異なる電圧範囲の電位を供給して、テストモード
を指定できることである。この結果、集積回路の
端子の大部分を該集積回路内部の被テスト回路の
入出力端子として使用することができる。また、
アナログ入力端子を介してテストモードを指定す
ることができる。
グ入力端子に上記アナログ回路の通常動作時とは
異なる電圧範囲の電位を供給して、テストモード
を指定できることである。この結果、集積回路の
端子の大部分を該集積回路内部の被テスト回路の
入出力端子として使用することができる。また、
アナログ入力端子を介してテストモードを指定す
ることができる。
以下、本発明を実施例によつて詳しく説明す
る。第１図は本発明によるテスト信号発生回路の
一実施例を示している。第１図の１と２はLSIの
入力端子、３は本来、仕様で設定されている入力
回路（これは本発明で問題にしているテスト状態
では直接関係しないので、ここでは３で総称す
る。）４はLSIの外部にあるアドレス発生回路、
５はLSIの外部にある書込みストローブ発生回
路、６はLSIの内部にある書込みアドレスデコー
ダを示す。また、７はラツチであり、書込みアド
レスデコーダ６の出力Ｃがストローブになつてい
て、このアドレスデコーダ６の出力Ｃがあるとき
にラツチ７の入力Ａを取りこんで保持するもの
で、ラツチ７の出力Ｂがテスト信号ととなつてい
る。すなわちＣはテストコマンドということもで
きる。Ｄはリセツト信号で、、LSIの電源が入れ
られたときにラツチをリセツトするためのもので
ある。ここの例では通常の動作をさせる場合には
入力端子１と２の状態がともに論理“１”にはな
らないようなシステム仕様になつているとする。
テストモードを指定するには入力端子１と２の状
態をともに論理“１”にしてストローブＣを与え
ると、入力端子１，２からの信号がいずれも
“１”であることが、そのあとのラツチ７に記憶
され、テスト信号Ｂは“１”となり、テストモー
ドが指定される。
る。第１図は本発明によるテスト信号発生回路の
一実施例を示している。第１図の１と２はLSIの
入力端子、３は本来、仕様で設定されている入力
回路（これは本発明で問題にしているテスト状態
では直接関係しないので、ここでは３で総称す
る。）４はLSIの外部にあるアドレス発生回路、
５はLSIの外部にある書込みストローブ発生回
路、６はLSIの内部にある書込みアドレスデコー
ダを示す。また、７はラツチであり、書込みアド
レスデコーダ６の出力Ｃがストローブになつてい
て、このアドレスデコーダ６の出力Ｃがあるとき
にラツチ７の入力Ａを取りこんで保持するもの
で、ラツチ７の出力Ｂがテスト信号ととなつてい
る。すなわちＣはテストコマンドということもで
きる。Ｄはリセツト信号で、、LSIの電源が入れ
られたときにラツチをリセツトするためのもので
ある。ここの例では通常の動作をさせる場合には
入力端子１と２の状態がともに論理“１”にはな
らないようなシステム仕様になつているとする。
テストモードを指定するには入力端子１と２の状
態をともに論理“１”にしてストローブＣを与え
ると、入力端子１，２からの信号がいずれも
“１”であることが、そのあとのラツチ７に記憶
され、テスト信号Ｂは“１”となり、テストモー
ドが指定される。
本実施例ではマイクロコンピユータの周辺LSI
の例を示しているが、この場合のテストコマンド
Ｃの与え方を以下に示す。LSIの外部にあるアド
レス発生回路４からこのLSIに所定のアドレス
（通常動作で使用しない番地）を与えて、さらに
LSIの外部にある書込みストローブ発生回路５か
らこのLSIにストローブを与える。このLSIの内
部ではデコーダ６によりこれらの信号をデコード
してテストコマンドＣを得て、これをラツチ７の
ストローブとする。
の例を示しているが、この場合のテストコマンド
Ｃの与え方を以下に示す。LSIの外部にあるアド
レス発生回路４からこのLSIに所定のアドレス
（通常動作で使用しない番地）を与えて、さらに
LSIの外部にある書込みストローブ発生回路５か
らこのLSIにストローブを与える。このLSIの内
部ではデコーダ６によりこれらの信号をデコード
してテストコマンドＣを得て、これをラツチ７の
ストローブとする。
本実施例ではテストモードを指定する第２の信
号として上記所定のアドレス信号を用い、これを
上記ストローブに同期させて検出し、上記テスト
コマンドＣを得ている。ストローブを与えない場
合、入力信号波形の立上り・立下り時等に発生し
やすいスパイク波形によつてテストモードＣに誤
出力をを生じやすい。本実施例ではストローブ信
号に同期して検出することにより、不所望なスパ
イク波形による誤出力が生じない効果がある。ま
た第２の信号としてアドレス信号を用いている。
一般にアドレス信号を扱う回路や端子は、マイコ
ン等の集積回路中に多く用いられており、また通
常使用しない番地があることが多い。このため２
進の組合せ信号においてアドレス信号は、通常動
作時に使用しない信号が得やすい効果がある。
号として上記所定のアドレス信号を用い、これを
上記ストローブに同期させて検出し、上記テスト
コマンドＣを得ている。ストローブを与えない場
合、入力信号波形の立上り・立下り時等に発生し
やすいスパイク波形によつてテストモードＣに誤
出力をを生じやすい。本実施例ではストローブ信
号に同期して検出することにより、不所望なスパ
イク波形による誤出力が生じない効果がある。ま
た第２の信号としてアドレス信号を用いている。
一般にアドレス信号を扱う回路や端子は、マイコ
ン等の集積回路中に多く用いられており、また通
常使用しない番地があることが多い。このため２
進の組合せ信号においてアドレス信号は、通常動
作時に使用しない信号が得やすい効果がある。
この例で示すように入力端子１，２の信号が
“１”でかつテストコマンドＣが与えられている
ときのみに、テスト信号が発生することになり、
この条件のうちどれが欠けてもテスト信号は発生
しない。したがつて、通常動作時に誤つて、テス
トコマンドＣがLSI内部で発生されてもテスト信
号が発生しない。
“１”でかつテストコマンドＣが与えられている
ときのみに、テスト信号が発生することになり、
この条件のうちどれが欠けてもテスト信号は発生
しない。したがつて、通常動作時に誤つて、テス
トコマンドＣがLSI内部で発生されてもテスト信
号が発生しない。
第２図から第４図に本発明によるテストモード
発生回路の他の実施例を示す。第２図は２図は入
力端子１，２の信号とテストコマンドＣの３入力
を論理集積回路９の入力としたもので、第１図の
例と同様なテスト信号の保持性（入力端子１，２
の信号が“１”で、かつテストコマンドＣが与え
られると、リセツト信号Ｄでリセツトされない限
り、入力がどのような状態でもテスト信号が出つ
づけるということ。）をもたせるために論理集積
回路９の出力をフリツプフロツプ１０の入力と
し、フリツプフロツプ１０の出力をテスト信号と
したものである。この第２図の実施例も第１図の
実施例と全く同様な動作をする。
発生回路の他の実施例を示す。第２図は２図は入
力端子１，２の信号とテストコマンドＣの３入力
を論理集積回路９の入力としたもので、第１図の
例と同様なテスト信号の保持性（入力端子１，２
の信号が“１”で、かつテストコマンドＣが与え
られると、リセツト信号Ｄでリセツトされない限
り、入力がどのような状態でもテスト信号が出つ
づけるということ。）をもたせるために論理集積
回路９の出力をフリツプフロツプ１０の入力と
し、フリツプフロツプ１０の出力をテスト信号と
したものである。この第２図の実施例も第１図の
実施例と全く同様な動作をする。
第３図の実施例は、外部入力端子を電源端子お
よびテスト端子として共用した本発明によるテス
ト信号発生回路の実施例である。この例では、
LSIに与える電源電圧が２種類またはそれ以上
（例えば、Ａ／ＤコンバータのLSIでデイジタル
回路用の電源電圧とアナログ回路用の電源電圧が
それぞれ別々に存在するもの）存在し、通常動作
時は電源端子１１に基準電源電圧（例えば＋10ボ
ルト）が与えられ、電源端子１２はグランド電位
（０ボルト）の状態にあるとする。すなわち、通
常動作時は端子１１の信号は論理“１”の状態に
あり、端子１２の信号は論理“０”の状態にある
とする。また、ここでは、第３図に示した本来の
入力回路３以外の回路は、この電源端子１１，１
２から供給される電源とは別の系統の電源で動作
しているものとする。いま、端子１１および端子
１２を論理“１”の状態にしてテストコマンドＣ
を与えると１３の３入力はすべて“１”となりテ
スト信号Ｅが得られ、端子１１および端子１２を
論理“０”の状態にしてテストコマンドＣを与え
ると、否定論理和回路１４の３入力はすべて
“０”となりテスト信号Ｆが得られる。すなわち
この例では２つのテスト状態を指定することがで
きるので、第１図，第２図の例に比べて複雑なテ
ストを行うことができる。
よびテスト端子として共用した本発明によるテス
ト信号発生回路の実施例である。この例では、
LSIに与える電源電圧が２種類またはそれ以上
（例えば、Ａ／ＤコンバータのLSIでデイジタル
回路用の電源電圧とアナログ回路用の電源電圧が
それぞれ別々に存在するもの）存在し、通常動作
時は電源端子１１に基準電源電圧（例えば＋10ボ
ルト）が与えられ、電源端子１２はグランド電位
（０ボルト）の状態にあるとする。すなわち、通
常動作時は端子１１の信号は論理“１”の状態に
あり、端子１２の信号は論理“０”の状態にある
とする。また、ここでは、第３図に示した本来の
入力回路３以外の回路は、この電源端子１１，１
２から供給される電源とは別の系統の電源で動作
しているものとする。いま、端子１１および端子
１２を論理“１”の状態にしてテストコマンドＣ
を与えると１３の３入力はすべて“１”となりテ
スト信号Ｅが得られ、端子１１および端子１２を
論理“０”の状態にしてテストコマンドＣを与え
ると、否定論理和回路１４の３入力はすべて
“０”となりテスト信号Ｆが得られる。すなわち
この例では２つのテスト状態を指定することがで
きるので、第１図，第２図の例に比べて複雑なテ
ストを行うことができる。
第４図の例はアナログ電圧入力端子の存在する
LSI（例えば、Ａ／Ｄコンバータ内蔵のLSI。）に
おいて、アナログ入力端子１５をテスト用端子に
共用した例である。ここで、通常使用状態ではア
ナログ入力端子１５に加わるアナログ電圧が常に
論理“１”の状態と見なせる電圧範囲にあり、論
理“０”の状態になることはないとする。テスト
モードの指定は、この入力端子１５を論理“０”
にしてテストコマンドＣを与えることによつて行
なわれる。すなわち、入力端子１５が“０”であ
ると、その後のインバータ１６の出力は“１”と
なる。したがつて、論理積回路１７の２つの入力
は“１”となり、テスト信号が発生する。
LSI（例えば、Ａ／Ｄコンバータ内蔵のLSI。）に
おいて、アナログ入力端子１５をテスト用端子に
共用した例である。ここで、通常使用状態ではア
ナログ入力端子１５に加わるアナログ電圧が常に
論理“１”の状態と見なせる電圧範囲にあり、論
理“０”の状態になることはないとする。テスト
モードの指定は、この入力端子１５を論理“０”
にしてテストコマンドＣを与えることによつて行
なわれる。すなわち、入力端子１５が“０”であ
ると、その後のインバータ１６の出力は“１”と
なる。したがつて、論理積回路１７の２つの入力
は“１”となり、テスト信号が発生する。
以上説明したごとく、本発明によれば、入力端
子にいかなるハザードが生じても誤動作を防止で
きる。また、チヤター防止等のための外部回路が
一切不要となる。一方、LSIを製造する場合に、
この発明の回路をつけ加えることはあまり負担に
ならない。
子にいかなるハザードが生じても誤動作を防止で
きる。また、チヤター防止等のための外部回路が
一切不要となる。一方、LSIを製造する場合に、
この発明の回路をつけ加えることはあまり負担に
ならない。
なおテストモード指定方法は、本実施例に示し
た１入力あるいは２入力によるものでなく、３ま
たはそれ以上の入力でもよい。またテストコマン
ドを得る方法として本実施例ではアドレス信号を
用いているが、これに限らず、例えば内部に与え
るデータに通常動作時には絶対に生じないデータ
を与えた場合にそれをテストコマンドとしてデコ
ードする等の方法も本発明に適用できる。
た１入力あるいは２入力によるものでなく、３ま
たはそれ以上の入力でもよい。またテストコマン
ドを得る方法として本実施例ではアドレス信号を
用いているが、これに限らず、例えば内部に与え
るデータに通常動作時には絶対に生じないデータ
を与えた場合にそれをテストコマンドとしてデコ
ードする等の方法も本発明に適用できる。
第１図は本発明によるテスト信号発生回路の一
実施例を示す構成図、第２図から第４図までは本
発明によるテスト信号発生回路の他の実施例を示
す構成図である。 １，２…LSIの外部入力端子、３…本来の入力
回路、４…書込みストローブ発生回路、５…アド
レス発生回路、６…書込みアドレスデコーダ、７
…ラツチ、１０…フリツプフロツプ、Ｂ…テスト
信号、Ｃ…テストコマンド、Ｄ…リセツト信号。
実施例を示す構成図、第２図から第４図までは本
発明によるテスト信号発生回路の他の実施例を示
す構成図である。 １，２…LSIの外部入力端子、３…本来の入力
回路、４…書込みストローブ発生回路、５…アド
レス発生回路、６…書込みアドレスデコーダ、７
…ラツチ、１０…フリツプフロツプ、Ｂ…テスト
信号、Ｃ…テストコマンド、Ｄ…リセツト信号。
Claims (1)
- 【特許請求の範囲】 １ テストモード指定信号に応答してテスト信号
を出力するテスト信号発生回路を含んでなる集積
回路であつて、 上記テストモード指定信号は第１の信号と第２
の信号からなり、 そのセツト入力端子が上記第１の信号と第２の
信号とに応答することにより所定の状態にセツト
されて上記テスト信号の出力を開始し、その後上
記第１の信号と第２の信号の一方もしくは両方が
消失しても上記テスト信号の出力を保持し、その
リセツト入力端子がリセツト信号に応答すること
により上記テスト信号の出力を解除してなるセツ
ト・リセツト型状態保持手段を上記テスト信号発
生回路が含んでなることを特徴とする集積回路。 ２ 上記セツト・リセツト型状態保持手段はスト
ローブ信号に同期して上記第１の信号と上記第２
の信号とからなる上記テストモード指定信号によ
り上記所定の状態にセツトされることを特徴とす
る特許請求の範囲第１項記載の集積回路。 ３ 上記ストローブ信号は特定のアドレス信号に
応答するアドレスデコーダから発生されることを
特徴とする特許請求の範囲第２項記載の集積回
路。 ４ 上記テスト信号発生回路は上記第１の信号と
上記第２の信号との論理積を形成する論理ゲート
を含み、該論理ゲートから出力される該論理積に
応答して上記セツト・リセツト型状態保持手段が
上記所定の状態にセツトされることにより上記テ
スト信号を生成することを特徴とする特許請求の
範囲第１項乃至第３項のいずれかに記載の集積回
路。 ５ 上記集積回路はマイクロコンピユータである
ことを特徴とする特許請求の範囲第１項乃至第４
項のいずれかに記載の集積回路。 ６ テストモード指定信号に応答してテスト信号
を出力するテスト信号発生回路を含んでなる集積
回路であつて、 上記テストモード指定信号は第１の信号と第２
の信号からなり、 該第１と第２の信号が供給されることにより上
記テスト信号発生回路より上記テスト信号が出力
され、上記第１と第２の信号のいずれか一方は所
定の端子から供給され、該所定の端子には上記集
積回路中の所定の回路が接続されてなり、上記所
定の端子に上記所定の回路の通常動作時とは異な
る電圧範囲の電位を供給し、該電位により上記第
１と第２の信号の上記一方を形成してなることを
特徴とする集積回路。 ７ 上記テスト信号発生回路は上記第１の信号と
上記第２の信号との論理積を形成する論理ゲート
を含み、該論理ゲートから出力される該論理積に
応答して上記テスト信号発生回路が上記テスト信
号を生成することを特徴とする特許請求の範囲第
６項記載の集積回路。 ８ 上記集積回路はマイクロコンピユータである
ことを特徴とする特許請求の範囲第６項乃至第７
項のいずれかに記載の集積回路。 ９ テストモード指定信号に応答してテスト信号
を出力するテスト信号発生回路を含むとともに少
なくとも一部にアナログ回路を含む集積回路であ
つて、 該集積回路は上記アナログ回路にアナログ信号
を入力するアナログ入力端子を具備し、 上記テストモード指定信号は第１の信号と第２
の信号からなり、 該第１と第２の信号が供給されることにより上
記テスト信号発生回路より上記テスト信号が出力
され、上記第１と第２の信号のいずれか一方は上
記アナログ入力端子から供給され、上記アナログ
入力端子に上記アナログ回路の通常動作時とは異
なる電圧範囲の電位を供給し、該電位により上記
第１と第２の信号の上記一方を形成してなること
を特徴とする集積回路。 １０ 上記テスト信号発生回路は上記第１の信号
と上記第２の信号との論理積を形成する論理ゲー
トを含み、該論理ゲートから出力される該論理積
に応答して上記テスト信号発生回路が上記テスト
信号を生成することを特徴とする特許請求の範囲
第９項記載の集積回路。 １１ 上記通常動作時とは異なる電圧範囲の上記
電位は上記通常動作時の電圧範囲における電位よ
りも低い電位であることを特徴とする特許請求の
範囲第９項乃至第１０項のいずれかに記載の集積
回路。 １２ 上記アナログ回路はＡ／Ｄコンバータもし
くはその一部の回路であることを特徴とする特許
請求の範囲第９項乃至第１１項のいずれかに記載
の集積回路。 １３ 上記集積回路はマイクロコンピユータであ
ることを特徴とする特許請求の範囲第９項乃至第
１２項のいずれかに記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032470A JPS57163878A (en) | 1982-03-03 | 1982-03-03 | Test signal generating circuit for integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032470A JPS57163878A (en) | 1982-03-03 | 1982-03-03 | Test signal generating circuit for integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57163878A JPS57163878A (en) | 1982-10-08 |
| JPH0320710B2 true JPH0320710B2 (ja) | 1991-03-20 |
Family
ID=12359853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57032470A Granted JPS57163878A (en) | 1982-03-03 | 1982-03-03 | Test signal generating circuit for integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57163878A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5682496A (en) | 1995-02-10 | 1997-10-28 | Micron Quantum Devices, Inc. | Filtered serial event controlled command port for memory |
| US6108237A (en) | 1997-07-17 | 2000-08-22 | Micron Technology, Inc. | Fast-sensing amplifier for flash memory |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53121543A (en) * | 1977-03-31 | 1978-10-24 | Toshiba Corp | Check circuit |
-
1982
- 1982-03-03 JP JP57032470A patent/JPS57163878A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53121543A (en) * | 1977-03-31 | 1978-10-24 | Toshiba Corp | Check circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57163878A (en) | 1982-10-08 |
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