JPH06102326A

JPH06102326A - 半導体集積回路

Info

Publication number: JPH06102326A
Application number: JP4253132A
Authority: JP
Inventors: Nobuhiro Okano; 伸洋岡野
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1992-09-22
Filing date: 1992-09-22
Publication date: 1994-04-15

Abstract

(57)【要約】【目的】機能の論理的確認に加えて、ＡＣタイミング
を任意にテストすることを可能とする。【構成】比較判断回路１４には、判断時点設定回路１
６からの判断時点に発生されるタイミング信号が与えら
れる。このタイミング信号は、ＡＮＤ回路３３に与えら
れるクロック信号ＣＬＫ−ｉと、テスト・モード切換え
信号ＭＤｉとによって設定される。データラッチ回路３
１は、ライン２３を介して与えられる診断対象回路から
の出力信号を、設定された判断時点にラッチする。ＡＮ
Ｄ回路３２は、比較用期待値とラッチされたデータとを
比較し、ともにハイレベルであるときにハイレベルの判
断結果をライン２７を介して導出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路内部に試験用
信号の発生回路と、試験用信号に対応する出力から動作
が正常であるか否かを判断する回路などの自己診断機能
を備える半導体集積回路に関する。

【０００２】

【従来の技術】従来から、半導体集積回路には、高機能
化、複雑化が求められている。半導体集積回路の設計手
法に関しては、たとえばゲートアレイ方式やスタンダー
ド・セル方式など、いわゆるＡＳＩＣと呼ばれる特定用
途向けの各種開発方式が利用されている。このような半
導体集積回路の高機能化、複雑化に対して、テストに要
するテスト時間や、装置の高機能化も増大の一途をたど
っている。近年、これらの問題の解決策として、半導体
集積回路のデバイス自身に自己診断機能を内蔵するテス
ト技術が各種開発され、主流となっている。

【０００３】図７は、自己診断機能（以下、「Built In
Self Test」から「ＢＩＳＴ」と略称することもあ
る。）を含む半導体集積回路の概略的な構成を示す。診
断対象回路１は、中央処理装置（略称「ＣＰＵ」）や、
読出し専用メモリ（略称「ＲＯＭ」）およびランダムア
クセスメモリ（略称「ＲＡＭ」）などのメモリを含むマ
イクロコンピュータシステムが、所望の論理機能を実現
するように設定されて形成されることが多い。診断対象
回路１のセルフ・テストによる自己診断のために、自己
診断回路２が設けられる。自己診断回路２には、試験用
信号発生回路３、比較判断回路４および診断用信号発生
回路５が含まれる。試験用信号発生回路３は、診断対象
回路１をセルフ・テストするためのテストパターンを発
生する。診断用信号発生回路５は、診断対象回路１が良
品であるとき、発生が期待される期待値を表す信号を比
較判断回路４に与える。比較判断回路４は、期待値を表
す信号と診断対象回路１からの出力信号とを比較し、診
断対象回路１が良品であるか否かを判断する。以上の各
回路を内蔵する半導体集積回路６は、自己診断機能のた
めに実施するテスト項目、順序および期待値を半導体集
積回路素子内部に含み、これに従ってテスト動作を実行
し、結果の判定を行う。

【０００４】図８および図９は、１つのテストにおける
結果判定方法を示す。図８は結果判定のための構成を示
し、図９は図８図示の構成による結果判定のタイミング
チャートを示す。図７図示の診断対象回路１には、ＣＰ
Ｕが含まれ、その書込み動作が正常であるか否かを判定
する場合を想定する。ＣＰＵからのデータ信号ＤＡＴＡ
は、データラッチ回路（略称「ＤＬＴ」）７のデータ入
力Ｄに与えられる。ＣＰＵからの書込み用制御信号／Ｗ
Ｒは、データラッチ回路７のクロック入力端子ＣＫに与
えられる。データラッチ回路７の出力Ｑは、ＮＡＮＤ回
路８の一方の入力に接続される。ＮＡＮＤ回路８の他方
の入力には、図７図示の診断用信号発生回路５からの期
待値を表す信号が与えられる。このようなＮＡＮＤ回路
８の一対の入力に与えられる信号がいずれもハイレベル
で論理値「１」を表すとき、ＮＡＮＤ回路８からの出力
はローレベルで論理値「０」を表し、診断対象回路１が
このテスト項目に関しては良品であるという判断結果を
表す。

【０００５】診断対象回路１内のＣＰＵは、内蔵するク
ロック信号ＣＬＫに同期して動作する。図９図示のよう
に、クロック信号の立下がり時刻ｔ１に同期して、書込
み制御信号／ＷＲは、時刻ｔ２で立下がる。さらに、時
刻ｔ３で書込みデータが確定する。次のクロック信号の
立下がり時刻ｔ４を基準とする時刻ｔ５で、書込み制御
信号／ＷＲは立上がる。書込みデータは、時刻ｔ６まで
保持される。図８図示のデータラッチ回路７は、書込み
制御信号／ＷＲがローレベルの期間データを入力可能で
あり、書込み制御信号／ＷＲがハイレベルになる時刻ｔ
５以降は、時刻ｔ５の直前のデータを保持する。したが
って、図８図示の判定回路は、時刻ｔ５の直前のデータ
を期待値と比較して判定することになる。

【０００６】診断対象回路１が特定の構成を有するとき
は、たとえば、特開平１−３０５３７４号公報や特開平
１−４３７７３号公報で開示されているように、伝播遅
延特性などをテストすることも可能である。

【０００７】

【発明が解決しようとする課題】従来からの自己診断機
能では、診断対象回路１の論理機能としての動作結果を
一定のタイミングで判定することができる。しかしなが
ら、半導体集積回路は、交流（ＡＣ）特性として、各種
動作を一定の規格に従ったタイミングで行うことも保証
されなければならない。従来からの一般的な自己診断手
法では、出力遅延などのＡＣタイミング項目に関するテ
ストを行うことは不可能である。

【０００８】近年の半導体集積回路は、高速動作も求め
られており、ＡＣタイミング項目の動作保証は必要不可
欠である。このため、論理的な機能の動作テストのみを
行う従来からのセルフ・テストだけでは不充分であり、
ＡＣタイミングを含めたセルフ・テスト手法の開発が必
要となってきている。前述の先行技術では、論理的な機
能の動作テストを行うことはできない。

【０００９】本発明の目的は、論理的機能の動作を確認
し、併せてＡＣタイミングを任意にテストすることが可
能な自己診断機能を備える半導体集積回路を提供するこ
とである。

【００１０】

【課題を解決するための手段】本発明は、予め試験用信
号に対応する出力によって、動作が正常であるか否かを
判断する自己診断機能を備える半導体集積回路におい
て、自己診断機能の判断時点が設定され、設定された判
断時点でタイミング信号を発生する判断時点設定手段
と、判断時点設定手段からのタイミング信号に応答し
て、設定された判断時点で、試験用信号に対応する出力
を検出して自己診断するための判断を行う判断手段とを
含むことを特徴とする半導体集積回路である。

【００１１】

【作用】本発明に従えば、試験用信号に対応する出力に
よって、動作が正常であるか否かを判断する自己診断機
能の判断時点は、判断時点設定手段に設定される。判断
時点設定手段は、設定された判断時点でタイミング信号
を発生する。判断手段は、タイミング信号に応答して、
設定された判断時点で、試験用信号に対応する出力を検
出して自己診断のための判断を行う。このように、自己
診断のための判断時点が判断時点設定手段に設定可能で
あるので、ＡＣタイミングテストとして必要な時点に設
定し、半導体集積回路の伝搬遅延や、動作速度などの交
流特性を論理的機能とともに、自己診断することができ
る。

【００１２】

【実施例】図１は、本発明の一実施例による半導体集積
回路１０の概略的な電気的構成を示す。半導体集積回路
１０には、デバイスとして本来の目的を達成するように
設計される診断対象回路１１と、自己診断のための自己
診断回路１２とが含まれる。診断対象回路１１内には、
ＣＰＵ、ＲＯＭおよびＲＡＭなどによって構成されるマ
イクロコンピュータシステムが含まれる。自己診断回路
１２内には、試験用信号発生回路１３、比較判断回路１
４、診断用信号発生回路１５および判断時点設定回路１
６などが含まれる。試験用信号発生回路１３は、診断対
象回路１１からのライン２１を介するアドレスデータに
応答し、テストパターン信号を発生して、ライン２２を
介して診断対象回路１１に与える。比較判断回路１４
は、診断対象回路１１からライン２３を介して与えられ
るテストパターンに対する出力信号を、診断用信号発生
回路１５からライン２５を介して与えられる期待値信号
と比較する。比較判断回路１４が比較判断する時点は、
判断時点設定回路１６からライン２６を介して与えられ
るタイミング信号によって定められる。比較判断回路１
４による判断結果は、ライン２７を介して診断対象回路
１１に与えられる。診断対象回路１１は、ライン２７を
介して与えられる判断結果に応答し、テストを継続して
行ったり、テストを中断したりする判断を行う。

【００１３】図２は、図１図示の比較判断回路１４およ
び判断時点設定回路１６の構成を示す。図１図示に対応
する部分には、同一の参照符を付す。比較判断回路１４
内には、データラッチ回路３１およびＡＮＤ回路３２が
含まれる。判断時点設定回路１６内には、ＡＮＤ回路３
３が含まれる。データラッチ回路３１のデータ入力Ｄに
は、ライン２３を介して図１図示の診断対象回路１１か
らの出力信号がデータとして与えられる。データラッチ
回路３１は、ライン２６を介してクロック入力ＣＫに与
えられるタイミング信号に応答し、データをラッチして
保持し、出力ＱからＡＮＤ回路３２の一方入力に与え
る。反転出力／Ｑはオープン状態とする。ＡＮＤ回路３
２の他方入力には、ライン２５を介して図１図示の診断
用信号発生回路１５から比較用期待値を表す信号が与え
られる。ＡＮＤ回路３２の一対の入力が、いずれもハイ
レベルで論理値「１」であるときには、ライン２７を介
して判定結果がハイレベルの論理値「１」として導出さ
れる。

【００１４】判断時点設定回路１６内のＡＮＤ回路３３
には、任意のクロック信号ＣＬＫ−ｉを一方入力に与
え、他方入力にはテスト・モード別の切換え信号ＭＤｉ
を与える。クロック信号ＣＬＫ−ｉがハイレベルで、か
つテスト・モード切換え信号ＭＤｉがハイレベルのと
き、ＡＮＤ回路３３からライン２６を介してハイレベル
のタイミング信号がデータラッチ回路３１のクロック入
力ＣＫに与えられ、データ入力Ｄに与えられるデータを
ラッチする。

【００１５】図３は、本発明の他の実施例による比較判
断回路１４および判断時点設定回路１６の電気的構成を
示す。本実施例は、図２図示の実施例に類似し、対応す
る部分には同一の参照符を付す。注目すべきは、判断時
点設定回路１６において、複数のタイミングのうちのい
ずれかが成立するとき、ライン２６を介するタイミング
信号が導出されることである。このような複数の条件
は、ＡＮＤ回路４１，４２，４３，…，４ｎによって定
められる。ＡＮＤ回路４１には、クロック信号ＣＬＫ１
と、テスト・モード信号ＭＤ１とが入力される。同様に
して、ＡＮＤ回路４２，４３，…，４ｎには、クロック
信号ＣＬＫ２，ＣＬＫ３，…，ＣＬＫｎと、テスト・モ
ード信号ＭＤ２，ＭＤ３，…，ＭＤｎがそれぞれ入力さ
れる。ＡＮＤ回路４１，４２，４３，…，４ｎからの出
力は、ＯＲ回路５０に与えられる。ＯＲ回路５０は、Ａ
ＮＤ回路４１，４２，４３，…，４ｎのうちのいずれか
少なくとも１つがハイレベルの論理値「１」の出力を導
出するとき、ライン２６を介してハイレベルの論理値
「１」を表すタイミング信号を導出する。

【００１６】図４は、図２または図３図示の実施例の動
作を、図１図示の診断対象回路１１がＣＰＵを含む場合
の書込み動作について示す。クロック信号ＣＬＫ−ｉの
立上がり時刻ｔ１１後に、書込み制御信号／ＷＲが時刻
ｔ１２で立下がる。モード・テスト信号によって、次の
クロック信号ＣＬＫ−ｉの立下がり時刻ｔ１３の時点を
設定すれば、データＤＡＴＡに関し、書込み制御信号／
ＷＲの立下がりに対する出力遅延状態Ａを判定すること
ができる。クロック信号ＣＬＫ−ｉの次の立下がり時刻
ｔ１４にモード・テストを設定すれば、データの確定状
態Ｂを判定することができる。クロック信号ＣＬＫ−ｉ
が時刻ｔ１５で立上がった後、時刻ｔ１６で書込み制御
信号／ＷＲが立上がると、次のクロック信号ＣＬＫ−ｉ
の立下がり時刻ｔ１７で、書込み制御信号／ＷＲ立上が
り後のデータホールド状態Ｃを判定することができる。

【００１７】図５は、判断時点設定回路１６に関し、さ
らに他の実施例を示す。本実施例において注目すべき
は、判断時点を、書込み制御信号／ＷＲに関連させて設
定することである。ＡＮＤ回路６０の反転入力に書込み
制御信号／ＷＲを与え、非反転入力には任意の外部クロ
ック信号ＣＬＫ−Ａを与える。ＡＮＤ回路６０の出力を
ライン２６を介して、図２または図３図示の比較判断回
路１４に与えると、書込み制御信号／ＷＲに関連するＡ
Ｃタイミングテストを行うことができる。

【００１８】図６は、図５図示の実施例の動作を示す。
System CLKは、図１図示の診断対象回路１１の動作の基
準となる内部クロック信号を示す。外部のクロック信号
ＣＬＫ−Ａは、この内部クロック信号に同期して、さら
にその周期が１／２となるように与える。書込み制御信
号／ＷＲは、内部クロック信号に同期して、内部クロッ
ク信号の立下がり時刻ｔ２１後の時刻ｔ２２に立下が
る。出力データＤＡＴＡは、時刻ｔ２２後の時刻ｔ２３
に確定する。書込み制御信号／ＷＲは、内部クロック信
号の立下がり時刻ｔ２４後の時刻ｔ２５に立上がる。デ
ータ信号ＤＡＴＡは、時刻ｔ２５に遅れて時刻ｔ２６ま
で保持される。ＡＣタイミングとして、テストすべき判
定項目には、で示す書込み制御信号／ＷＲの立下がり
に対するデータ出力遅延特性、で示す書込み制御信号
／ＷＲの立上がり後のデータホールド特性などがある。
本実施例では、書込み制御信号／ＷＲがハイレベルにな
る時刻ｔ２５の直前の状態が判断される。データ信号
は、たとえば少なくともの時刻までに確定し、の時
刻まで保持することが必要と規定される。外部入力クロ
ック信号ＣＬＫ−Ａを適宜設定することによって、これ
らの各時点での判断を行うことがてきる。本実施例によ
れば、半導体集積回路１０内部で発生される書込み制御
信号／ＷＲを用いて、タイミング設定を行っているの
で、外部のテスト装置を用いるときのような、個々の半
導体集積回路のバラツキ等によって生じる遅延特性に合
わせてタイミングを調整するような手間は不要である。

【００１９】以上の各実施例では、診断対象回路１１に
含まれるＣＰＵの書込み動作について自己診断を行って
いるけれども、データの読出し動作や、アドレス信号や
その他の制御信号のＡＣタイミングテストなどを同様に
行うことができることは勿論である。また、比較判断は
ＡＮＤ回路を用いて、データと期待値とがともにハイレ
ベルであるときデバイスを良品と判断しているけれど
も、ＥＸ−ＯＲ回路を用いて、ローレベルについても一
致するか否かを判断するようにしてもよいことは勿論で
ある。

【００２０】

【発明の効果】以上のように本発明によれば、ＡＣタイ
ミングテスト用の判断時点を判断時点設定手段に設定
し、半導体集積回路の伝搬遅延や動作速度などを含めた
交流特性を、論理機能と併せて自己診断することができ
る。このような自己診断のための機能は、半導体集積回
路自身に内蔵されているので、高額、高速、高機能な試
験装置を用いることなく、ＡＣタイミングのテストを半
導体集積回路内部で実施することができる。また、外部
の試験装置を用いて、ＡＣタイミングのテストを行うと
きには、半導体集積回路の特性のバラツキ等によって生
じる個々の遅延等を補償するのに、多大の労力を費やす
ことがあるけれども、半導体集積回路の内部信号を用い
て、簡単にタイミング設定を行うことが可能となる。

【図面の簡単な説明】

【図１】本発明の基本的な電気的構成を示すブロック図
である。

【図２】本発明の一実施例の電気的構成を示すブロック
図である。

【図３】本発明の他の実施例の電気的構成を示すブロッ
ク図である。

【図４】図２または図３図示の実施例の動作を示すタイ
ミングチャートである。

【図５】本発明のさらに他の実施例の電気的構成を示す
ブロック図である。

【図６】図５図示の実施例の動作を示すタイミングチャ
ートである。

【図７】従来からの自己診断機能を有する半導体集積回
路の概略的な電気的構成を示すブロック図である。

【図８】図７図示の比較判断回路４のブロック図であ
る。

【図９】図８図示の回路の動作を示すタイミングチャー
トである。

【符号の説明】

１０半導体集積回路１１診断対象回路１２自己診断回路１３試験用信号発生回路１４比較判断回路１５診断用信号発生回路１６判断時点設定回路３１データラッチ回路３３，４１，４２，４３，６０ＡＮＤ回路５０ＯＲ回路

Claims

【特許請求の範囲】

【請求項１】予め試験用信号に対応する出力によっ
て、動作が正常であるか否かを判断する自己診断機能を
備える半導体集積回路において、自己診断機能の判断時点が設定され、設定された判断時
点でタイミング信号を発生する判断時点設定手段と、判断時点設定手段からのタイミング信号に応答して、設
定された判断時点で、試験用信号に対応する出力を検出
して自己診断するための判断を行う判断手段とを含むこ
とを特徴とする半導体集積回路。