JP3506675B2

JP3506675B2 - 半導体記憶装置

Info

Publication number: JP3506675B2
Application number: JP2001012853A
Authority: JP
Inventors: 和範前田
Original assignee: NEC Electronics Corp; NEC Corp
Current assignee: NEC Electronics Corp; NEC Corp
Priority date: 2000-01-20
Filing date: 2001-01-22
Publication date: 2004-03-15
Anticipated expiration: 2021-01-22
Also published as: JP2001273797A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にデータを読むためのタイミングを制御する
ための内部クロックを生成する周波数同期回路を有する
半導体メモリに関する。

【０００２】

【従来の技術】近年、外部端子から供給される外部ＣＬ
Ｋに同期して書き込みおよび読み出しが行われるシンク
ロナスＤＲＡＭ(SDRAM）の重要性が増している。そのSD
RAMのCLKクロックの周波数は、データアクセスタイムを
減少させるために、増加の一途をたどっている。データ
アクセスタイムは、外部CLKのクロックエッジからデー
タが出力端子から出力するまでの期間である。SDRAMに
おいて、データアクセスタイムは、タイミング遅延手段
により生成された内部クロックICLKに基づきそのデータ
出力のタイミングが決定される。この手法により要求さ
れたデータアクセスタイムを実現することが難しい時に
は、更にデータ出力タイミングを内部クロックFICLKに
よって制御する。この内部クロックFICLKは、外部クロ
ックを導入する同期回路により生成される。SDRAMの2倍
の速度でデータ転送が行えるDDR(DOUBLE DATA RATE) SD
RAM等において、そのデータ出力が上記内部クロックFIC
LKにより制御される。

【０００３】上述した同期回路は、例えばdelay locked
loop(DLL)回路により構成される。この場合、内部クロ
ックFICLKは、内部クロックICLKのサイクルを検出する
ことによって生成される。したがって、内部クロックFI
CLKは、内部クロックICLKと異なるタイミングで外部CLK
と同期する。

【０００４】同期回路を使う半導体メモリの読み出し操
作において、データ出力タイミングは、メモリセルから
出力回路に出力データを転送するために、FICLKを使用
して制御する。以下、図7、8a、及び8bを用いてこの制
御方法につき説明する。

【０００５】図7は、半導体記憶装置におけるデータ読
出しタイミングを説明するための波形図である。

【０００６】図7に示すように、内部クロックICLKは、
外部CLKの立ち上がりエッジの後T1の遅延の後生成され
る。内部クロックFICLKは、外部CLKの立ち上がりエッ
ジからT2前にその立ち上がりエッジが生成されるよう同
期回路により生成される。データの出力は、外部CLKの
エッジがほぼ立ち上がった瞬間に出力されるように規定
されており、クロックFICLKはその規定を守るべく時間T
2が設定される。

【０００７】図8aは、半導体メモリの出力段800aを説明
する図面である。出力段800aはデータラッチ801aと出力
回路802aを備える。データラッチ801aは選択されたメモ
リセルから読み出されたデータ転送路上のデータをラッ
チし、内部クロックICLK によってその保持したデータ
を出力回路802aに出力する。出力回路802aはデータラッ
チ801aから出力されたデータを受け取り、内部クロック
FICLK に応答してデータを出力する。

【０００８】図8aのとおり出力段800aが内部クロックIC
LKにより制御される場合には、サイクルタイムがより小
さくなるとデータを正確に出力することが厳しくなると
きがある。例えば、もしサイクルタイムが10ns、T1が2n
s、及びT2が2nsであるならば、データがデータラッチ80
1aから出力されて出力回路802aが受け取るまでの時間は
10ns-2ns-2ns=6nsとなる。しかしながら、サイクルタイ
ムが6nsである時には、データラッチ801aから出力回路8
02aまでの時間は2nsしかない。このような転送は、電送
パスの遅延とバス静電容量のため非常に厳しくなり、そ
の結果、間違ったデータが出力されることになる。この
ような問題を回避する手段として図.8bに示される出力
段800bが提供される。出力段800bはデータラッチ801b及
び出力回路802bは共に内部クロックFICLK によって制御
される。図8bにて示される出力段800bのパスは、その制
御に内部クロックFICLKが使われるため、サイクルタイ
ムとは無関係にデータ伝達のための期間が一定に保たれ
る。従って、高速シンクロナスメモリの動作が高速にな
れば図8bに示される構成が効果的である。

【０００９】

【発明が解決しようとする課題】上述の手法は、同期回
路が内部クロックICLKのサイクルを検出してFICLKを生
成するものである。この同期回路の能力は、サイクルの
周波数及び同期回路のデザインに依存する。過度に長い
（低周波数）サイクルで同期を満たす同期回路がデザイ
ンされる時には、同期回路の回路面積が増大する。ま
た、回路面積の増大による特性の悪化も懸念される。従
って、同期回路は、比較的高周波においてそれが使用さ
れるという前提の下で設計される。すなわち、同期回路
は通常動作時のCLKサイクルタイムのCLK周波数の最大値
で一定の操作マージンを許す範囲で設計される。

【００１０】しかしながら、その同期回路に導入される
クロックのサイクルタイムのMAX値が、所定のテスト環
境においては達成できないことがある。この状況は高い
CLK周波数で動作する同期回路になればなるほど顕著に
なる。実際、試験装置またはテスタが、同期回路が適切
に動作する十分な周波数でテストを行える周波数を発生
できないことがある。これは、特に、多プローブやレー
ザープローブなどのウエハテストやバーンインテストな
どで顕著になる。

【００１１】高周波でテストが実施できないテスト装
置、すなわち同期回路に適当な内部クロックFICLKを生
成できないテスト装置を使用する際には、半導体メモリ
は、同期回路の使用を不可してそのテストモードを実行
する。この方法につき図9を用いて説明する。

【００１２】図9は、外部クロックCLK、内部クロックIC
LK、内部クロックFICLK、及び出力データDATAを示す
る。図9のテストモードにおいて、内部クロックFICLKは
外部CLKの遅延により生成する。従って、内部クロックF
ICLKは、内部クロックICLKと同期し内部クロックICLKの
タイミングとほぼ等しいタイミングで生成される、若し
くは外部クロックCLKから数論理回路を経由しわずかに
内部クロックICLKのタイミングよりも遅延して生成され
ることになる。

【００１３】同期回路を使用しない状況でテストを実行
する時は、内部クロックICLK及び内部クロックFICLKの
タイミングが同期回路を使用する状況と異なる。このこ
とは、例えば内部クロックICLKにより制御されるYアド
レスデコーダと内部クロックFICLKとのタイミングが異
なるため出力動作が正常に行えないという問題を発生さ
せる。また、同期回路を使用した場合と同期回路を使用
しない場合とのＩＣＬＫとＦＩＣＬＫのタイミングが大
きく異なるため、テストの為の制御回路を別に設ける必
要がある。このためこの制御回路は、通常動作とは異な
る動作をすることになり、制御系に関しては、別テスタ
において再度試験を行う必要がある。さらに、テストモ
ードのために、制御系の回路は同期回路の使用／未使用
で動作マージンを持たなければならない複雑な回路構成
を採用しなければならないという問題点があった。

【００１４】

【課題を解決するための手段】したがって、本発明の目
的は、上記課題を解決するものであり、すなわち、同期
回路が使用しないモードであっても同期回路を使用する
モードにて生成される制御信号のタイミングを維持でき
る同期信号生成回路を提供することにある。

【００１５】本発明の半導体記憶装置は、外部端子から
供給されるクロックを遅延させた第１内部信号と周波数
同期回路によってクロックに同期させて作成された第２
内部信号とにより、データを読み出すタイミングを制御
する半導体記憶装置であって、周波数同期回路が動作で
きないクロックを使用したテストでは、タイミング制御
手段により第１内部信号と第２内部信号とのタイミング
差を周波数同期回路が動作した場合と同様に制御させる
タイミング制御手段を有することを特徴とする。

【００１６】また、本発明の半導体記憶装置は、外部ク
ロックを受け取り出力クロックを生成する初段回路と、
出力クロックに応答して第１の内部クロックを出力端に
供給する同期回路と、第１のモードのとき出力クロック
を第２の内部クロックとして出力し、第２のモードのと
き出力クロックを遅延して出力するタイミング制御回路
とを有することを特徴とする。

【００１７】また、本発明の半導体記憶装置は、第１の
クロックを入力し活性化されたとき第１のクロックに同
期して第２のクロックを生成し、不活性化されたとき第
２のクロックを生成しない同期回路と、第１のモードの
とき第１の節点に第１のクロックを出力し第２のモード
のとき第２の節点に第１のクロックを出力する選択回路
と、第２の節点に出力された第１のクロックを遅延する
遅延回路とを備えることを特徴とする。

【００１８】さらに、本発明の半導体記憶装置は、第１
及び第２の外部クロックに基づいて第１の内部クロック
を生成する第１の初段回路と、第１の内部クロックを入
力し活性化されたとき第１の内部クロックに同期して第
２の内部クロックを生成し不活性化されたとき第２の内
部クロックを生成しない第１の同期回路と、第１の同期
回路が活性化されているとき第２の内部クロックを選択
出力し第１の同期回路が不活性化されているとき第１の
内部クロックを選択出力する第１のスイッチと、第１の
モードのとき第１の節点に第１の内部クロックを出力し
第２のモードのとき第２の節点に第１の内部クロックを
出力する第１の選択回路と、第２の節点に出力された第
１のクロックを遅延して第１の節点に供給する第１の遅
延回路と、第２及び第１の外部クロックに基づいてほぼ
第１の第１クロックを反転した第３の内部クロックを生
成する第２の初段回路と、第３の内部クロックを入力し
活性化されたとき第３の内部クロックに同期して第４の
内部クロックを生成し不活性化されたとき第４の内部ク
ロックを生成しない第２の同期回路と、第２の同期回路
が活性化されているとき第４の内部クロックを選択出力
し第２の同期回路が不活性化されているとき第３の内部
クロックを選択出力する第２のスイッチと、第１のモー
ドのとき第３の節点に第３の内部クロックを出力し第２
のモードのとき第４の節点に第３の内部クロックを出力
する第２の選択回路と、第４の節点に出力された第３の
クロックを遅延して第３の節点に供給する第１の遅延回
路とを備えることを特徴とする。

【００１９】

【発明の実施の形態】発明の前記ならびにその他の目
的、特徴、及び効果をより明確にすべく、以下図面を用
いて本発明の実施例につき詳述する。図1は、本発明の
第１の実施の形態の半導体記憶装置、特に内部信号生成
回路を示す図面である。内部信号生成回路100は、初段
回路101、タイミング制御回路110、及び同期回路103を
備える。初段回路101は、半導体メモリの外部で生成さ
れたシステムクロック（外部CLK）を受け取り、内部ク
ロックICLK'を生成する。同期回路103は、入力信号とし
て内部クロックICLK'を受け取り、同期回路活性信号SCE
が活性化されているとき内部クロックFICLKを生成す
る。一方、同期回路活性信号SCEが不活性であるときは
同期回路103は内部クロックFICLKを出力しない。

【００２０】初段回路101は、例えば、カレントミラー
回路によって構成される。より詳しくは、ゲートに外部
CLKを入力しソースドレインパスが第1の節点と第１の電
源（例えばGND）の間に接続された第1導電型（例えばNc
h）の第１のMOSトランジスタと、ゲートが第1の節点に
接続されソースドレインパスが第1の節点と第2の電源
（例えばVcc）の間に接合された第2導電型（例えばPc
h）の第２のMOSトランジスタと、ゲートが第1の節点に
接続されソースドレインパスが第２の節点と第2の電源
の間に接合された第2導電型の第３のMOSトランジスタ
と、ゲートに基準電圧を入力しソースドレインパスが第
２の節点と第１の電源の間に接合された第１導電型の第
４のMOSトランジスタと、入力端が第2の節点に接続され
出力端から内部クロックICLKを出力するインバータから
構成される。また、初段回路101は遅延回路から構成さ
れてもよい。

【００２１】タイミング制御回路110は、入力信号とし
て内部クロックICLK'を受け取り、内部クロックICLKを
生成する。タイミング制御回路110は、選択回路120と遅
延回路102を有し、内部クロックICLK'を受け取り、テス
トモード信号TESTKに応答して内部クロックICLKを切り
替えて出力する。

【００２２】選択回路120は、転送ゲート104-1、104-2
とインバーター1100 を含む。選択回路120は内部クロッ
クICLK'を受け取り、テストモード信号TESTKに応答して
その出力を切り替える。テストモードクロックTESTKの
論理レベルに応答して選択回路120は、内部クロックICL
K'を直接内部クロックICLKとして出力し、若しくは遅延
回路102 を経由して内部クロックICLKとして出力する。
転送ゲート104-1と104-2は、それぞれ並列に設けられた
一対のn-チャンネル電解効果型トランジスタMOSFET及び
p-チャンネルMOSFETから構成されている。遅延回路102
はインバーターの偶数を含むものであり、図面ではその
例として、直列に配置された2つのインバータを示す。

【００２３】同期回路103は、初段回路101から出力され
た内部クロックICLK'の周波数を検出して適当なタイミ
ングの内部クロックFICLKを生成する。従って、内部ク
ロックFICLKは外部CLKと同期する。同期回路103は、例
えば、DLL（delayed locked loop）回路やPLL（phase l
ocked loop）回路などの周波数同期回路から構成され
る。内部クロックFICLKは、図8a及び8bの出力回路（802
a及び802b ）などの出力回路のタイミングを制御する。
制御信号SCEがアクティブであるとき、同期回路103は作
動し、選択回路105は内部クロックFICLKとして同期回路
103の出力を出力する。クロックのSCEが非アクティブで
あるとき、回路103 は作動せず、選択回路105は内部ク
ロックFICLKとして内部クロックICLK'を出力する。

【００２４】テストモード信号TESTKは、テストモード
に従って内部信号生成回路100が動作している時ハイレ
ベルに設定され、通常のモードに従って内部信号生成回
路100が動作している時はロウレベルに設定される。テ
ストモード信号TESTKがロウレベルであるときは、選択
回路120は、内部クロックICLK'に転送ゲート104-1を通
過させて内部クロックICLKを生成する。従って、この場
合、内部クロックICLKは、初段回路101から生成される
内部クロックICLK'と本質的に同一である。テストモー
ド信号TESTKがハイレベルであるときは、選択回路120
は、内部クロックICLK'を転送ゲート104-2を通過させ遅
延回路102の遅延時間でそれを延期することによって内
部クロックICLKを生成する。

【００２５】図1の内部信号生成回路100の動作を、図 2
及び7を参照して説明する。図2は、図１の内部信号生成
回路100がテストモードにおいて動作するタイミングを
示す波形図である。図7は、通常モードでのタイミング
を示す波形図である。

【００２６】通常モードの際は、図7に例示するよう
に、内部クロックICLKは、外部CLKの立ち上がりエッジ
からT1分遅延して生成される。通常モードでは、回路10
3は図７に示されるFICLKを生成すべく動作し、選択回路
105は制御信号SCEに応答して同期回路103の出力を選択
する。内部クロックFICLKは、外部CLKの立ち上がりエッ
ジから、T2だけ早く立ち上がるように生成される。半導
体メモリが、同期回路103を動作すべく十分に高い周波
数の外部クロックを入力し測定できる試験器を使用して
テストされる時には、内部クロックICLK及び内部クロッ
クFICLKは図7に示される通常モードで生成される。この
場合、テストモード信号TESTKが第１のモード(ロウレベ
ル)に設定され、内部クロックICLK'は、ゲート104-1を
通過して内部クロックICLKとなる。従って、半導体メモ
リは、同期回路103から生成された内部クロックFICLK及
び初段回路101から生成された内部クロックICLKを使っ
てテストされる。また、通常モードを半導体メモリがア
ドレス信号及び外部クロック信号に応答して通常のデー
タ書き込み読み出し動作をすることを示しても良い。

【００２７】一方、半導体メモリが、同期回路103が動
作するのに十分に高い周波数のクロックが生成できない
テスタを使用してテストされる時には、図2に示すタイ
ミングで内部クロックICLK及び内部クロックFICLKが生
成される。このテストモードのもとで、同期回路103は
制御信号SCEにより非活性にされ、選択回路105は、制御
信号SCEに基づいて初段回路101の出力を選択する。この
場合、テストモード信号TESTKはテストモード(ハイレベ
ル)に設定され、内部クロックICLK'は、転送ゲート104-
2及び遅延回路102 を通過して内部クロックICLKを生成
する。従って、この場合、初段回路101、遅延回路102か
ら生成された内部クロックICLK及び初段回路101から生
成された内部クロックFICLKを使ってテストが行われ
る。遅延回路102の遅延時間は、Tdとほぼ等しい時間に
設定される。従って、本テスト時においても、内部クロ
ックICLK及び内部クロックFICLKのタイミングは、図7に
示される関係を維持することができる。なお、要求され
たテストに悪影響を及ぼさない範囲でその遅延回路102
の遅延時間が短縮または拡張されてもよいことは明らか
である。また、図２のタイミングの場合、内部クロック
ICLK、FICLKと外部クロックCLKの関係が、図７のそれと
異なるが問題はない。すなわち図２のタイミングの場
合、内部クロックFICLKの立ち上がりエッジから時間Tou
tの遅延をもってデータが出力することになり、このタ
イミングは外部クロックCLKの立ち上がりエッジとは同
期しないことがある。しかしながら、このモードはテス
トであり単にデータが出力されるかどうかをテストする
だけであるので、外部クロックCLKの立ち上がりエッジ
と同期してデータが出力されるかどうかということは必
要ではないのでこのことは問題とならない。また、内部
制御の基準であるＩＣＬＫを遅らせると、外部との関係
で、アドレスやデータのＳｅｔｕｐ／Ｈｏｌｄタイム
や、出力のタイミングがずれることになるが、本テスト
モードを使用する場合は、低周波数で行う（このため同
期回路が使用できない）ため、Ｓｅｔｕｐ／Ｈｏｌｄタ
イムや出力の判定ポイントをＩＣＬＫを遅らせた分、十
分余裕を持ってタイミングをそれに合わせて変えて入力
および判定することは十分可能であり、当然、このよう
なテストモードを使用する試験下では、Ｓｅｔｕｐ／Ｈ
ｏｌｄやアクセスタイミングの実力を調べるためではな
いため、実力値に対して十分余裕となるように入力すれ
ばよい。

【００２８】第１の実施の形態によれば、同期回路103
が正しく作動しない周波数で外部CLKが導入されるテス
トでさえ、半導体メモリの内部のタイミングは同期回路
103が正しく動作するのと同じであるかのように動作す
ることが出来る。これは、内部クロックICLKを遅延する
ことによって遂行でき、内部クロックFICLK は、テスト
モードの際、正常なモードの内部クロックICLKと同じタ
イミングの関係を持つことができる。

【００２９】また、ICLKとFICLKとのタイミング差を同
期回路を使用した場合と同じにすることにより、制御回
路の駆動構成を同一にでき、この制御回路は、通常動作
とは同様の動作となり、制御系に関しては、別テスタに
おいて再度試験を行う必要がない。また、テストモード
のために、制御系の回路は同期回路の使用／未使用で動
作マージンを持つ必要がなく、低級測定装置におけるテ
ストの精度と高級測定装置におけるテストでのコリレー
ション精度とを上げることができるという効果を奏す
る。

【００３０】図3は本発明の第２の実施の形態の内部信
号生成回路を示す図面である。内部信号生成回路300
は、図１の内部信号生成回路100と同様な構成を含む。
内部信号生成回路300は、DDR-SDRAMなどのシンクロナス
メモリに適用される。

【００３１】図3の内部信号生成回路300は、図１の内部
信号生成回路100に、更に初段回路301b、タイミング制
御回路310b、同期回路303b、及び選択回路305bを付加し
たものである。したがって、ここでは第１の実施の形態
と同一の構成の説明は省略し、第１の実施の形態から更
に付加された構成を以下説明する。

【００３２】初段回路301bは外部CLKBを受け取り、内部
クロックICLKB'を出力する。外部のクロックCLKBは、外
面で生成されたシステムクロックCLKとその位相の180度
であるか、または外部CLKの論理を反転したものであ
る。初段回路301は、第1の実施の形態で説明したカレン
トミラー回路と同一の構成を有し、第４のＭＯＳトラン
ジスタのゲートに外部クロックCLKBを供給する点が異な
る。初段回路301bも、第1の実施の形態で説明したカレ
ントミラー回路と同一の構成を成し、第1のＭＯＳトラ
ンジスタのゲートに外部クロックCLKBを供給し第４のＭ
ＯＳトランジスタのゲートに外部クロックCLKを供給す
る点が異なる。

【００３３】同期回路303bは、入力信号として内部クロ
ックICLKB'を受け取り、同期回路活性信号SCEが活性さ
れているとき内部クロックFICLKBを生成する。

【００３４】タイミング制御回路310b は、入力として
内部クロックICLKB'を受け取り、内部クロックICLKBを
生成する。タイミング制御回路310bは、選択回路320b及
び遅延回路302bを備える。タイミング制御回路310bは、
入力として内部クロックICLKB'及びテストモード信号TE
STKを受け内部クロックICLKBを出力する。選択回路320b
は、転送ゲート304-1b及び304-2b及びインバータ1300b
を含む。選択回路320bは、テストモード信号TESTKの論
理レベルに応答して内部クロックICLKB'を直接内部クロ
ックICLKBとして出力する若しくはまたは遅延回路302b
を経由して内部クロックICLKBを出力する。転送ゲート3
04-1b及び304-2bは、一対のn-ch及びp-chMOSトランジス
タから構成される。遅延回路302bは、例えば直列に配置
された2つのインバータで構成される。

【００３５】同期回路303bは、制御信号SCEがこの回路3
03bを活性化させることを示すとき、初段回路301bから
出力された内部クロックICLKB'を検出して適当なタイミ
ングの内部クロックFICLKBを生成する。従って、内部ク
ロックFICLKBは外部クロックCLKB と同期する。同期回
路303bは、例えば、DLL回路やPLL回路から構成される。
内部クロックFICLKBは、図8a及び8bの出力回路（802a及
び802b）などの出力回路のタイミングを制御する。同期
回路303bが、制御信号SCEが同期回路303bを活性化させ
ることを示すときは、選択回路305bは内部クロックFICL
KB として回路303bの出力を出力する。一方、制御信号S
CEが同期回路303bを非活性とすることを示すときは、選
択回路305bは内部クロックFICLKBとしての内部クロッ
クICLKB'を出力する。

【００３６】内部信号生成回路300がテストモードで動
作するときは、テストモード信号TESTKはハイレベルに
なり、内部信号生成回路300が通常モードで動作すると
きは、テストモード信号TESTKはロウレベルになる。テ
ストモード信号TESTKがロウレベルであるとき、選択回
路320bは、内部クロックICLKB'に転送ゲート304-1bを
通過させて内部クロックICLKBを生成する。従って、内
部クロックICLKBは、初段回路301bから生成される内部
クロックICLKB'として本質的に同一である。一方、テス
トモードクロックTESTKがロウレベルであるとき、同期
回路活性化信号SCEにより内部クロックFICLKBを生成す
るために同期回路303b が活性化される。このとき選択
回路305bはクロックのFICLKBを出力するために同期回路
303bの出力を選択する。

【００３７】テストモード信号TESTKのレベルがハイで
あるとき、選択回路320bは、内部クロックICLKB'を転送
ゲート304-2bを通過させ、その通過した信号は遅延回路
302bを経由し内部クロックICLKBを生成する。一方、こ
のとき同期回路303bは同期回路活性化信号SCEにより非
活性にされる。したがって、選択回路305bは、内部信号
FICLKBとして初段回路301bの出力を選択する。

【００３８】図4は、図3の内部信号発生回路のテストモ
ードにおける波形を示す波形図である。図4の波形は、
基本的に図2に示される第１の実施の形態とほぼ同一の
波形であるため、その説明を省略する。この実施の形態
によれば、２つの外部クロックCLK及びCLKBの夫々の立
ち上がりエッジに応答してデータが出力されるため、第
１の実施の形態に比べ２倍の速度でデータを出力するこ
とができる。

【００３９】図5は、本発明の第３の実施の形態の内部
信号生成回路を示す図面である。

【００４０】内部信号生成回路500は、図1の内部信号生
成回路100と異なり、同期回路503の出力又は内部クロッ
クICLKを遅延した信号と内部クロックFICLKとして選択
出力するタイミング制御回路510を有する。タイミング
制御回路510は、選択回路520及び遅延回路502を備え
る。選択回路520は、同期回路503からの出力、内部クロ
ックICLK、及びテストモードクロックTESTKを入力す
る。テストモード信号TESTKの論理レベルに依存して、
選択回路520は、同期回路５０３の出力を内部クロックF
ICLKとして出力し、又は内部クロックICLKを遅延回路50
2により遅延しその遅延した信号を内部クロックFICLKと
して出力する。同期回路503は、同期回路活性化信号SCE
を受ける。

【００４１】図6は、図５に示される内部信号生成回路
の動作を説明するための波形図である。

【００４２】半導体メモリが、同期回路503を操作する
ために十分に高い周波数のクロックを生成できないテス
タを使用してテストされる時には、図6に例示するよう
に内部クロックICLK及び内部クロックFICLKをテストモ
ード方式で生成する。この場合、テストモード信号TEST
Kがテストモード(ハイレベル)に設定されて、内部クロ
ックICLKが遅延回路502 を通過して内部クロックFICLK
を生成する。従って、半導体メモリは、初段回路501か
ら生成された内部クロックICLK及び遅延回路502から生
成された内部クロックFICLKを使ってテストされる。

【００４３】遅延回路502の遅延時間は、図7及び図6か
らTdelay＝T4-T3-Td+T1となる。この遅延時間よって内
部クロックICLK及び内部クロックFICLKの関係を、図6a
に示されるように設定することが出来る。

【００４４】遅延回路502の遅延時間が図5で示される回
路の通り一定にされる場合は、通常モードでの内部信号
ICLK及びFICLKの関係にテスト時その遅延時間を設定で
きない場合がある。これは図6bに示すように外部クロッ
クのサイクルが長くなると遅延時間Tdelayが一定のため
時間Tdが変化する。すなわち、この遅延時間は外部CLK
の周期Tclkに依存する。したがって、遅延時間Tdelay
は、Tclkの違いのため内部クロックFICLK及び内部クロ
ックICLKの関係が維持するために遅延回路のデザイン柔
軟性を有することが必要である。もしくは、予め定めら
れた特定のｔＣＫによりテストを行うようにする必要が
ある。

【００４５】また、外部クロックCLKのTclkの違いによ
り発生する内部クロックFICLK及び内部クロックICLKの
タイミングの違いの変動を吸収するために、遅延回路50
2を、種々の遅延量を有しそれぞれの遅延量で入力信号
を出力することが出来る遅延回路で構成することもより
良い手段である。

【００４６】テストモードは、テストモードエントリサ
イクルを用いテストモードと一致する「キー」アドレス
を使用することによって設定する。また、テストモード
は、過電圧を、選ばれたピンに適用することによって入
力する。代わりに、テストモードは、パッケージのあ
る入力端子に所定の信号を与えることによって設定して
もよい。なお、これらの手法は半導体メモリのテストモ
ードエントリの模範方法であり、本発明を何ら制限する
ものではありません。また、上記説明が一例であり、本
発明がそれらに制限されるべきではないことは明らかで
ある。

【００４７】

【発明の効果】本発明は、以上の特徴により同期回路を
使用しないようなテストであっても内部信号のタイミン
グを通常動作時と同じタイミングで内部信号を生成する
ことが出来る。

【図面の簡単な説明】

【図1】図1は、本発明の第１の実施の形態を示す内部信
号発生回路の回路図である。

【図2】図2は、図1の内部信号発生回路の動作タイミン
グを示す波形図である。

【図3】図3は、本発明の第２の実施の形態を示す内部信
号発生回路の回路図である。

【図4】図4は、図3の内部信号発生回路の動作タイミン
グを示す波形図である。

【図5】図5は、本発明の第3の実施の形態を示す内部信
号発生回路である。

【図6】図6は、図5の内部信号発生回路の動作タイミン
グを示す波形図である。

【図7】図7は、半導体記憶装置のデータ読みだしタイミ
ングを示す波形図である。

【図8】図8は、半導体記憶装置の出力段を示すブロック
図である。

【図９】図9は、半導体記憶装置がテストモードで動作
中における各信号の従来のタイミングを示す波形図であ
る。

【符号の説明】

100 内部信号生成回路 101 初段回路 102 遅延回路 103 同期回路 105、120 選択回路 110 タイミング制御回路 104-1、104-2 選択回路 1100 インバーター 104-1、104-2 転送ゲート 802a、802b 出力回路

フロントページの続き (56)参考文献特開平９−251057（ＪＰ，Ａ) 特開平８−180678（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G11C 11/401 - 11/4099

Claims

(57)【特許請求の範囲】

【請求項１】外部端子から供給されるクロックを遅延
させた第１内部信号と周波数同期回路によって前記クロ
ックに同期させて作成された第２内部信号とにより、デ
ータを読み出すタイミングを制御する半導体記憶装置で
あって、前記周波数同期回路が動作できない前記クロックを使用
したテストでは、前記第１内部信号と前記第２内部信号
とのタイミング差を遅延手段により前記周波数同期回路
が動作した場合と同様に制御させるタイミング制御手段
を有することを特徴とする半導体記憶装置。
【請求項２】前記タイミング制御手段は、前記第１内
部信号を遅延させる遅延回路を備えることを特徴とする
請求項１記載の半導体記憶装置。
【請求項３】前記遅延回路による前記第１内部信号の
遅延時間は、前記周波数同期回路が動作した場合の前記
第１内部信号と前記第２内部信号との前記タイミング差
にあわせる量であることを特徴とする請求項２記載の半
導体記憶装置。
【請求項４】前記タイミング制御手段は、前記第２内
部信号を遅延させる遅延回路であることを特徴とする請
求項１記載の半導体記憶装置。
【請求項５】前記遅延回路による前記第２内部信号の
遅延時間は、前記周波数同期回路が動作した場合の前記
第１内部信号と前記第２内部信号との前記タイミング差
にあわせる量であることを特徴とする請求項４記載の半
導体記憶装置。
【請求項６】前記タイミング制御手段は、前記遅延時
間の異なる複数の遅延動作回路を具備し、前記テストの
際に使用する前記クロックのサイクルに応じて、前記複
数の遅延動作回路のうちのいずれかを選択させることを
特徴とする請求項３又は５に記載の半導体記憶装置。
【請求項７】外部クロックを受け取り出力クロックを
生成する初段回路と、前記出力クロックに応答して第１
の内部クロックを出力端に供給する同期回路と、第１の
モードのとき前記出力クロックを第２の内部クロックと
して出力し、第２のモードのとき前記出力クロックを遅
延して出力するタイミング制御回路とを有する半導体記
憶装置。
【請求項８】前記第１のモードのとき前記第１の内部
クロックを生成すべく前記同期回路は活性化され、前記
第２のモードのとき前記同期回路は不活性化され前記出
力端に前記第１の内部クロックとして前記出力クロック
を供給することを特徴とする請求項７記載の半導体記憶
装置。
【請求項９】制御信号が第１の状態を示すとき前記第
１の内部クロックを前記出力端に供給し前記制御信号が
第２の状態を示すとき前記出力クロックを前記出力端に
供給するスイッチを更に備えることを特徴とする請求項
７記載の半導体記憶装置。
【請求項１０】第１のクロックを入力し活性化された
とき前記第１のクロックに同期して第２のクロックを生
し、不活性化されたとき前記第２のクロックを生成しな
い同期回路と、第１のモードのとき第１の節点に前記第
１のクロックを出力し第２のモードのとき第２の節点に
前記第１のクロックを出力する選択回路と、前記第２の
節点に出力された前記第１のクロックを遅延する遅延回
路とを備えることを特徴とする半導体記憶装置。