JP3169071B2 - 同期型半導体記憶装置 - Google Patents

同期型半導体記憶装置

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JP3169071B2
JP3169071B2 JP11740298A JP11740298A JP3169071B2 JP 3169071 B2 JP3169071 B2 JP 3169071B2 JP 11740298 A JP11740298 A JP 11740298A JP 11740298 A JP11740298 A JP 11740298A JP 3169071 B2 JP3169071 B2 JP 3169071B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は外部クロック信号に
同期して制御信号等の外部入力信号を取り込む同期型半
導体記憶装置に関する。
【０００２】
【従来の技術】以下、従来の同期型半導体記憶装置につ
いて説明する。組立後の試験時に一般的に行われる加速
試験（バーンインテスト）では、多数の半導体記憶装置
を並列で試験するため、試験装置は高負荷を駆動する都
合から低周波の信号しか駆動できない。よって、この試
験装置で同期型半導体記憶装置を試験するには、非同期
型の半導体記憶装置に比べ、１ビットのメモリセルへの
アクセスに時間がかかり、試験時間が延びてしまう問題
があった。そこで、図６に示すようにテストモードにエ
ントリーすると、パルス発生回路３３による内部同期信
号ＩＣＬＫと、パルス発生回路３４による内部同期信号
ＣＳＣＬＫの２つの内部同期信号によって作られるＩＣ
ＬＫ' 信号を、通常モード時にＩＣＬＫが導入される全
ての回路にメモリテスタの最大周波数の２倍の周波数と
して導入することによってその問題を解消した。
【０００３】
【発明が解決しようとする課題】しかしながら、パワー
オン後にモードレジスタ設定コマンドを実行してデバイ
スを初期化する必要があるが、そのときモードレジスタ
セット回路３９に外部クロック信号ＣＬＫによる内部同
期信号ＩＣＬＫに加えて、外部クロック信号ＣＳＢによ
る内部同期信号ＣＳＣＬＫを導入すると、図７に示すよ
うにモードレジスタセット前に、外部クロック信号ＣＳ
Ｂによるテストモードがエントリーされていた場合に、
外部クロック信号ＣＳＢの立ち上がり時に誤った信号を
ラッチし、正常なモードレジスタのセットが行われなく
なる可能性が生じる。
【０００４】例えば、パワーオン後にテストモードにエ
ントリーされた状態であっても、モードレジスタ設定コ
マンド入力時に外部信号の組み合わせをテストモード非
エントリー状態とすればテストモードを非活性にするこ
とができる。ところが、モードレジスタ設定コマンド直
後に、入力されたテストモード非活性化の情報が伝わる
前に外部クロック信号ＣＳＢのレベルが遷移し内部同期
信号が発生すると、誤ったラッチが行われる可能性が生
じる。すなわち周波数が２倍となることにより、モード
レジスタセット回路など不具合が生じてくる。
【０００５】本発明の目的は、低周波メモリテスターで
の試験時間短縮を可能にすると共に、テストモードにエ
ントリー後も正常なモードレジスタセットが行うことが
できる同期型半導体記憶装置を提供することである。
【０００６】
【課題を解決するための手段】本発明によれば、第１の
外部クロック信号を入力する第１の入力レシーバと、第
２の外部クロック信号を入力する第２の入力レシーバ
と、前記第１の入力レシーバの出力を受けて第１の内部
同期信号を出力する第１のパルス発生回路と、前記第２
の入力レシーバの出力を受けて第２の内部同期信号を出
力する第２のパルス発生回路と、少なくとも前記第１の
入力レシーバの出力及び前記第２の入力レシーバの出力
に応答して発生する、第３の内部同期信号を出力する論
理ゲートと、前記第１の内部同期信号に同期してテスト
モード活性化信号を出力するモードレジスタセット回路
と、前記第３の内部同期信号を入力する内部回路を含ん
で構成されている。
【０００７】前記テストモード活性化信号が活性化して
いない間は、前記内部回路は前記第１の内部同期信号に
同期して動作し、前記テストモード活性化信号が活性化
した後は、前記内部回路の一部は前記第１の内部同期信
号に同期して動作し、他は前記第３の内部同期信号に同
期して動作するのが望ましい。
【０００８】又、試験時に、少なくともアクティブコマ
ンド及びプリチャージコマンドが入力され、前記アクテ
ィブコマンドの入力に応答して内部を制御するアクティ
ブ制御回路と、前記プリチャージコマンドの入力に応答
して内部を制御するプリチャージ制御回路とを具備し、
前記テストモード活性化信号が活性化した後は、前記ア
クティブ制御回路が前記第１の内部同期信号又は前記第
３の内部同期信号のいずれか一方に同期し、前記プリチ
ャージ制御回路は前記第１の内部同期信号又は前記第３
の内部同期信号のうちの他方に同期し、さらに、前記テ
ストモード活性化信号が活性化していない間は、前記内
部回路の一部の動作が前記第２の入力レシーバの出力の
ハイ、ローレベルに応じて制御され、前記テストモード
活性化信号が活性化した後は、前記内部回路の動作が前
記第２の入力レシーバの出力のハイ、ローレベルによら
ずに制御されるのが良い。
【０００９】
【発明の実施の形態】以下、本発明の同期型半導体記憶
装置の一実施の形態について図面を図１〜図３を参照し
て説明する。図１に示すように、本発明の同期型半導体
記憶装置は、外部クロック信号ＣＬＫ（以下、ＣＬＫ信
号と呼ぶ。）を入力する第１の入力レシーバ１と、外部
クロック信号ＣＳＢ（以下、ＣＳＢ信号と呼ぶ。）を入
力する第２の入力レシーバ２と、第１の入力レシーバ１
の出力を受けて内部同期信号ＩＣＬＫ（以下、ＩＣＬＫ
信号と呼ぶ。）を出力するパルス発生回路３と、第２の
入力レシーバ２の出力を受けて内部同期信号ＣＳＣＬＫ
（以下、ＣＳＣＬＫ信号と呼ぶ。）を出力するパルス発
生回路４と、テストモード活性化信号及び第２の入力レ
シーバ２の出力を受けてＣＳＢ信号に対応した内部同期
信号ＩＣＳＢ（以下、ＩＣＳＢ信号と呼ぶ。）を出力す
るＯＲゲート５と、ＩＣＬＫ信号及びＣＳＣＬＫ信号を
受けて、内部同期信号ＩＣＬＫ' （以下、ＩＣＬＫ' 信
号と呼ぶ。）を出力するＯＲゲート６と、外部信号ＲＡ
ＳＢを入力する第３の入力レシーバ１０ａと、外部信号
ＣＡＳＢを入力する第４の入力レシーバ１０ｂと、外部
信号ＷＥＢを入力する第５の入力レシーバ１０ｃと、複
数のアドレスを入力する複数の第６の入力レシーバ１０
ｄと、第３乃至第６の入力レシーバ１０ａ，１０ｂ，１
０ｃ，１０ｄの出力及びＩＣＳＢ信号を入力しＩＣＬＫ
信号を受けて前記テストモード活性化信号を出力するモ
ードレジスタセット回路９と、ＩＣＳＢ信号とＩＣＬＫ
信号'を入力する内部回路８を含んで構成されている。
【００１０】次に、上記した同期型半導体記憶装置の動
作について説明する。図２に示すようにＣＬＫ信号がＬ
ＯＷレベルからＨＩＧＨレベルへと遷移すると、内部同
期信号であるＩＣＬＫ信号はＨＩＧＨとなる。テストモ
ードがエントリーされていない間はこのようにＣＬＫ信
号のみによる２倍の周波数になっていないＩＣＬＫ'信
号が生成される。
【００１１】テストモードがエントリーされた後、外部
クロックＣＳＢ信号がＬＯＷレベルからＨＩＧＨレベル
へと遷移すると、ＣＳＣＬＫ信号が生成され、ＩＣＬＫ
信号，ＣＳＣＬＫのいずれかがＬＯＷレベルからＨＩＧ
Ｈレベルへと遷移したことをもって、ＩＣＬＫ'信号が
生成される。
【００１２】従来より、パワーオン後にモードレジスタ
設定コマンドを実行してデバイスを初期化する必要があ
るが、そのときモードレジスタセット回路にＣＬＫ信号
によるＩＣＬＫ信号に加えて、ＣＳＢ信号によるＣＳＣ
ＬＫ信号を導入すると図３に示すようにモードレジスタ
セット前に、ＣＳＢ信号によるテストモードがエントリ
ーされていた場合に、ＣＳＢ信号の立ち上がり時に誤っ
た信号をラッチし、正常なモードレジスタのセットが行
われなくなる。その従来の問題点を解消するために、モ
ードレジスタセット回路に、図３に示すように、ＣＬＫ
信号のみによるＩＣＬＫ信号を導入する。
【００１３】テストモード活性化信号がＨＩＧＨレベル
になると、ＣＳＣＬＫ信号はＬＯＷレベルに固定され
る。ＣＳＢ信号は同期型半導体記憶装置を複数使用する
際等で、どの同期型半導体記憶装置にアクセスするかを
選択するための入力信号であるので、通常、同期型半導
体記憶装置の単体を試験するときは特に必要としない。
よって、テストモードエントリー後は、コマンドデコー
ダに入力するＣＳＢ論理は、ＬＯＷレベルに固定してよ
い。
【００１４】尚、図３にも示すとおり、テストモードは
ＣＬＫ信号のＬＯＷからＨＩＧＨへの遷移時に、複数の
外部信号ＲＡＳＢ、ＣＡＳＢ，ＷＥＢ，及びＣＳＢ信号
をＬＯＷレベルとし、同時にテストモードエントリー用
のＫＥＹアドレスをアドレス信号ＡＤＤに与えることに
よってエントリーされる。
【００１５】上述した例の他に、ＩＣＬＫ信号を、ＣＬ
Ｋ信号とＤＱＭ信号のレベル遷移から生成することも同
様の技術から可能である。ＤＱＭ信号は、一部の同期型
半導体記憶装置に標準に装備される外部信号で、データ
出力、またはデータ入力を一次マスク（不能）にする機
能である。ＣＳＢ信号同様、試験時は内部でレベルを固
定しても差し支えない信号である。さらには、ＣＬＫ信
号に加え、ＣＳＢ信号、ＤＱＭ信号それぞれの入力のい
ずれからも内部同期信号を生成できるようにすれば、メ
モリテスター性能の３倍の周波数での試験も可能とな
る。
【００１６】次に本発明の他の実施の形態について、図
４及び図５を参照して説明する。図４に示すようにＣＬ
Ｋ信号を入力する第１の入力レシーバ１１と、ＣＳＢ信
号を入力する第２の入力レシーバ１２と、第１の入力レ
シーバ１１の出力を入力するパルス発生回路１３と、第
２の入力レシーバ１２の出力を入力するパルス発生回路
１４と、テストモード活性化信号及び第２の入力レシー
バ１２の出力を入力し、ＩＣＳＢ信号を出力するＯＲゲ
ート１５と、ＩＣＬＫ信号及びＣＳＣＬＫ信号を入力
し、ＩＣＬＫ' 信号を出力するＯＲゲート１６と、ＩＣ
ＬＫ信号を入力し、テストモード活性化信号を出力する
モードレジスタセット回路２１と、ＩＣＬＫ' 信号を入
力するＡＣＴ制御回路１９とＩＣＬＫ信号を入力するＰ
ＲＥ制御回路２０と、ＡＣＴ制御回路１９とＰＲＥ制御
回路２０をもち、ＩＣＳＢ信号を入力する内部回路１８
で少なくとも構成されている。
【００１７】次に上記した同期型半導体記憶装置の動作
について説明する。ＣＬＫ信号のＬＯＷレベルからＨＩ
ＧＨレベルの遷移時に、ＲＡＳＢ，ＷＥＢをＬＯＷに
し、ＣＡＳＢをＨＩＧＨにすることによってプリチャー
ジコマンド（ＰＲＥ）をセットし、テストモードエント
リー後のＣＳＢ信号のＬＯＷレベルからＨＩＧＨレベル
への遷移時に、ＲＡＳＢをＬＯＷにし、ＣＡＳＢ，ＷＥ
ＢをＨＩＧＨにすることによってアクティブコマンド
（ＡＣＴ）をセットするというように、それぞれの外部
クロックに役割付けをすることにより、内部同期信号の
周波数を２倍の周波数として動作させる回路を選択する
ことができる。この実施の形態においては、ＡＣＴ制御
回路１９にＩＣＬＫ' 信号を導入し、内部同期信号の周
波数を２倍の周波数として動作させるのに対して、ＰＲ
Ｅ制御回路２０は、ＩＣＬＫ信号をそのまま導入する形
になっているので、ＩＣＬＫ' 信号の配線を減らすこと
ができるなどの利点がある。
【００１８】
【発明の効果】本発明によれば、外部クロック信号ＣＬ
ＫのＬＯＷレベル、ＨＩＧＨレベルへの遷移の他に、他
の入力のレベル遷移をもってしても内部同期信号ＩＣＬ
Ｋのパルス生成を可能にしたので、低周波の外部クロッ
クしか得られないメモリテスターでも、メモリテスター
の性能を上回る、より高周波での試験を可能とし、ま
た、低周波メモリテスターでの試験時間短縮を可能にし
た。
【００１９】又、本発明によれば、外部クロック信号Ｃ
ＬＫによるＩＣＬＫ信号に加えて、外部クロック信号Ｃ
ＳＢによる内部同期信号ＣＳＣＬＫを導入し、２倍の周
波数にした内部同期信号ＩＣＬＫ' を入力する回路をあ
らかじめ特定できるように機能性を持たせ、周波数が２
倍になることによる回路上の不具合を解消できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る同期型半導体記憶
装置の構成を示した図である。
【図２】図１の同期型半導体記憶装置の動作を説明する
ための図である。
【図３】モードレジスタセット回路の動作波形図であ
る。
【図４】本発明の他の実施の形態に係る同期型半導体記
憶装置の構成を示した図である。
【図５】図４の同期型半導体記憶装置の動作を説明する
ための図である。
【図６】従来の同期型半導体記憶装置の構成を示した図
である。
【図７】図６の従来の同期型半導体記憶装置の動作を説
明するための図である。
【符号の説明】
１，１１ 第１の入力レシーバ ２，１２ 第２の入力レシーバ ３，４，１３，１４ パルス発生回路 ５，６，１５，１６ ＯＲゲート ８，１８ 内部回路 ９，２１ モードレジスタセット回路 １０ａ 第３の入力レシーバ １０ｂ 第４の入力レシーバ １０ｃ 第５の入力レシーバ １０ｄ 第６の入力レシーバ １９ ＡＣＴ制御回路 ２０ ＰＲＥ制御回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ１１Ｃ 11/413 Ｇ０１Ｒ 31/28 Ｂ Ｖ (56)参考文献 特開 平９−21900（ＪＰ，Ａ) 特開 平11−149771（ＪＰ，Ａ) 特開 平11−297097（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 11/407 G11C 11/413 G01R 31/28 ＷＰＩ（ＤＩＡＬＯＧ)

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の外部クロック信号を入力する第１
    の入力レシーバと、第２の外部クロック信号を入力する
    第２の入力レシーバと、前記第１の入力レシーバの出力
    を受けて第１の内部同期信号を出力する第１のパルス発
    生回路と、前記第２の入力レシーバの出力を受けて第２
    の内部同期信号を出力する第２のパルス発生回路と、少
    なくとも前記第１の入力レシーバの出力及び前記第２の
    入力レシーバの出力に応答して発生する、第３の内部同
    期信号を出力する論理ゲートと、前記第１の内部同期信
    号に同期してテストモード活性化信号を出力するモード
    レジスタセット回路と、前記第３の内部同期信号を入力
    する内部回路を含んで構成されたことを特徴とする同期
    型半導体記憶装置。
  2. 【請求項２】 前記テストモード活性化信号が活性化し
    ていない間は、前記内部回路は前記第１の内部同期信号
    に同期して動作し、前記テストモード活性化信号が活性
    化した後は、前記内部回路の一部は前記第１の内部同期
    信号に同期して動作し、他は前記第３の内部同期信号に
    同期して動作することを特徴とする請求項１記載の同期
    型半導体記憶装置。
  3. 【請求項３】 試験時に、少なくともアクティブコマン
    ド及びプリチャージコマンドが入力され、前記アクティ
    ブコマンドの入力に応答して内部を制御するアクティブ
    制御回路と、前記プリチャージコマンドの入力に応答し
    て内部を制御するプリチャージ制御回路とを具備し、前
    記テストモード活性化信号が活性化した後は、前記アク
    ティブ制御回路が前記第１の内部同期信号又は前記第３
    の内部同期信号のいずれか一方に同期し、前記プリチャ
    ージ制御回路は前記第１の内部同期信号又は前記第３の
    内部同期信号のうちの他方に同期して動作することを特
    徴とする請求項２記載の同期型半導体記憶装置。
  4. 【請求項４】 前記テストモード活性化信号が活性化し
    ていない間は、前記内部回路の一部の動作が前記第２の
    入力レシーバの出力のハイ、ローレベルに応じて制御さ
    れ、前記テストモード活性化信号が活性化した後は、前
    記内部回路の動作が前記第２の入力レシーバの出力のハ
    イ、ローレベルによらずに制御されることを特徴とする
    請求項１乃至３のいずれか一つに記載の同期型半導体記
    憶装置。
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