JPH0394350A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0394350A JPH0394350A JP1232113A JP23211389A JPH0394350A JP H0394350 A JPH0394350 A JP H0394350A JP 1232113 A JP1232113 A JP 1232113A JP 23211389 A JP23211389 A JP 23211389A JP H0394350 A JPH0394350 A JP H0394350A
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- JP
- Japan
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- write control
- control signal
- control pulse
- write
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 claims description 6
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 238000003745 diagnosis Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318555—Control logic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/32—Serial access; Scan testing
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体記憶装置に関し、特に、周囲の論理回路
がスキャンパス法によって診断されるように楕或されて
いる半導体記憶装置に関する。
がスキャンパス法によって診断されるように楕或されて
いる半導体記憶装置に関する。
［従来の技術］
スキャンパス法とは、内部論理回路をシフトレジスタと
して横戒し試験パターンをパスさせて行うＬＳＩの簡易
化試験法である。
して横戒し試験パターンをパスさせて行うＬＳＩの簡易
化試験法である。
而して，従来の半導体記憶装置における書き込み制御パ
ルスの形成手段は、例えば、特開昭６２−２５０５８３
号公報に記載されているように、スキャンパス法に対し
て特別の考慮は払われていなかった．第３図は、上記公
報に記載された半導体記憶装置のブロック図であり、そ
の破線で囲まれた部分が従来の書き込み制御パルス形或
回路ＷＰＧである。また、第４図は、第３図の装置の動
作説明図である。
ルスの形成手段は、例えば、特開昭６２−２５０５８３
号公報に記載されているように、スキャンパス法に対し
て特別の考慮は払われていなかった．第３図は、上記公
報に記載された半導体記憶装置のブロック図であり、そ
の破線で囲まれた部分が従来の書き込み制御パルス形或
回路ＷＰＧである。また、第４図は、第３図の装置の動
作説明図である。
第３図に示したものは、バイボーラＳＲＡＭに関するも
のであって、同図において、アドレスラッチＡＬＴに取
り込まれたアドレス信号ＡＤＤはデコーダＤＥＣに供給
され、デコーダはメモリアレイＭＡ内の１つのメモリセ
ルを選択状態にさせる選択信号を出力する。データ書き
込み時には第４図で示すタイミングで書き込み制御信号
ｗ１−が供給されると、この信号は遅延回路ＤＬＹＩで
遅延したクロックＣＬＫのタイミングでラッチ回路ＬＴ
に収り込まれる。ラッチ回路ＬＴからはＷ１と逆相の信
号Ａと同相の信号Ｂとが出力され、この同相の信号Ｂは
、遅延回ＮＤＬＹ２で遅延された信号Ｂ′とされる。信
号ＡとＢ′とはＮＡＮＤゲートＧに供給されここで書き
込み制御パルスＷＰ′が形成される。ライトアンプＷＡ
は書き込み制御パルスＷＰ′の供給を受けて駆動され、
その時、データ人カバッファＤＩＢに入力されている入
力データに応じた一対の相補的な書き込みデータ信号を
メモリアレイＭＡへ供給し、その時デコーダＤＥＣによ
って選択状態とされているメモリセルに対して書き込み
を行う。その後ラッチ回路ＬＴは、次のサイクルの動作
に備えて信号Ｂ′の遅延回路ＤＬＹ３ （遅延時間：
ｔｓｅｔ）による遅延信号Ｃによってセットされる。
のであって、同図において、アドレスラッチＡＬＴに取
り込まれたアドレス信号ＡＤＤはデコーダＤＥＣに供給
され、デコーダはメモリアレイＭＡ内の１つのメモリセ
ルを選択状態にさせる選択信号を出力する。データ書き
込み時には第４図で示すタイミングで書き込み制御信号
ｗ１−が供給されると、この信号は遅延回路ＤＬＹＩで
遅延したクロックＣＬＫのタイミングでラッチ回路ＬＴ
に収り込まれる。ラッチ回路ＬＴからはＷ１と逆相の信
号Ａと同相の信号Ｂとが出力され、この同相の信号Ｂは
、遅延回ＮＤＬＹ２で遅延された信号Ｂ′とされる。信
号ＡとＢ′とはＮＡＮＤゲートＧに供給されここで書き
込み制御パルスＷＰ′が形成される。ライトアンプＷＡ
は書き込み制御パルスＷＰ′の供給を受けて駆動され、
その時、データ人カバッファＤＩＢに入力されている入
力データに応じた一対の相補的な書き込みデータ信号を
メモリアレイＭＡへ供給し、その時デコーダＤＥＣによ
って選択状態とされているメモリセルに対して書き込み
を行う。その後ラッチ回路ＬＴは、次のサイクルの動作
に備えて信号Ｂ′の遅延回路ＤＬＹ３ （遅延時間：
ｔｓｅｔ）による遅延信号Ｃによってセットされる。
［発明が解決しようとする課題］
半導体記憶装置においては、通常、周囲の論理装置のフ
リップフロップからアドレス信号（ＡＤＤ〉、書き込み
データ信号（Ｄｉｎ）あるいは書き込み制御信号（ Ｗ
’Ｔ ）等の入力信号が印加されるが、周囲のフリップ
フロップをシフトレジスタとして動作させるスキャンパ
ス法の診断を実施しているときは、これらの信号、ＡＤ
Ｄ．Ｄｉｎ、ＷＩが変化する。しかるに、従来の半導体
記憶装置においては、スキャンパス法について特別の考
慮が払われていなかったので、上記信号変化により半導
体記憶装置の記憶内容が破壊する可能性があった． ［課題を解決するための手段］ この発明の半導体記憶装置における書き込み制御パルス
形成回路は、従来の書き込み制御信号（ＷＴ）、クロッ
クパルス（ＣＬＫ）の他にスキャンバス診断モード制御
信号（ＳＥ）を入力信号とし，ｙｉがＨｉｇｈレベルの
ときく通常動作モード時）は通常の動作を、またｙτが
Ｌｏｗレベルのとき（スキャンパス診断モード時）は、
書き込み制御パルス形成回路の出力がＨ ｉ ｇ ｈレ
ベルのままになるようなゲート回路を有している。
リップフロップからアドレス信号（ＡＤＤ〉、書き込み
データ信号（Ｄｉｎ）あるいは書き込み制御信号（ Ｗ
’Ｔ ）等の入力信号が印加されるが、周囲のフリップ
フロップをシフトレジスタとして動作させるスキャンパ
ス法の診断を実施しているときは、これらの信号、ＡＤ
Ｄ．Ｄｉｎ、ＷＩが変化する。しかるに、従来の半導体
記憶装置においては、スキャンパス法について特別の考
慮が払われていなかったので、上記信号変化により半導
体記憶装置の記憶内容が破壊する可能性があった． ［課題を解決するための手段］ この発明の半導体記憶装置における書き込み制御パルス
形成回路は、従来の書き込み制御信号（ＷＴ）、クロッ
クパルス（ＣＬＫ）の他にスキャンバス診断モード制御
信号（ＳＥ）を入力信号とし，ｙｉがＨｉｇｈレベルの
ときく通常動作モード時）は通常の動作を、またｙτが
Ｌｏｗレベルのとき（スキャンパス診断モード時）は、
書き込み制御パルス形成回路の出力がＨ ｉ ｇ ｈレ
ベルのままになるようなゲート回路を有している。
［実施例コ
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示すブロック図である。
この実施例では、ＮＡＮＤゲートＧ１にスキャンパス診
断モード制御信号’ｆｌと、インバータＩを介して書き
込み制御信号Ｗ主−とが入力され、そして、ＮＡＮＤゲ
ートＧ１の出力が従来の書き込み制御パルス形成回路Ｗ
ＰＧの従来の書き込み制御信号ＷＴの入力端子に入力さ
れる。ＷＰは、本実施例により形成された書き込み制御
パルスである。
断モード制御信号’ｆｌと、インバータＩを介して書き
込み制御信号Ｗ主−とが入力され、そして、ＮＡＮＤゲ
ートＧ１の出力が従来の書き込み制御パルス形成回路Ｗ
ＰＧの従来の書き込み制御信号ＷＴの入力端子に入力さ
れる。ＷＰは、本実施例により形成された書き込み制御
パルスである。
表ｌ
表１は、本実施例の真理値表である。同表に示すように
、スキャンパス診断モード制御信号−ｎがＨｉｇｈレベ
ルのときは通常動作、すなわち書き込み制御信号Ｗ１の
Ｈｉｇｈ／Ｌｏｗレベルに応じて読み出し／書き込み動
作が行われ、また制御信号ＳＥがＬｏｗレベル、すなわ
ち、スキャンパス診断モード時には書き込み制御信号Ｓ
Ｅの■］ｉｇｈ／Ｌｏｗベレルにかかわらず、書き込み
制御パルスは発生されない。従って、スキャンパス診断
時にメモリアレイ内の記憶内容が破壊されることはなく
なる。
、スキャンパス診断モード制御信号−ｎがＨｉｇｈレベ
ルのときは通常動作、すなわち書き込み制御信号Ｗ１の
Ｈｉｇｈ／Ｌｏｗレベルに応じて読み出し／書き込み動
作が行われ、また制御信号ＳＥがＬｏｗレベル、すなわ
ち、スキャンパス診断モード時には書き込み制御信号Ｓ
Ｅの■］ｉｇｈ／Ｌｏｗベレルにかかわらず、書き込み
制御パルスは発生されない。従って、スキャンパス診断
時にメモリアレイ内の記憶内容が破壊されることはなく
なる。
第２図は、本発明の他の実施例を示すブロック図である
。本実施例では、ＯＲゲートＧ２に従来の書き込み制御
パルスＷＰ′と、インバータ■を介在させたスキャンパ
ス診断モード制御信号Ｓ『とが入力される。ＯＲゲート
Ｇ２の出力が本実施例によって出力される書き込み制御
パルスＷＰである。
。本実施例では、ＯＲゲートＧ２に従来の書き込み制御
パルスＷＰ′と、インバータ■を介在させたスキャンパ
ス診断モード制御信号Ｓ『とが入力される。ＯＲゲート
Ｇ２の出力が本実施例によって出力される書き込み制御
パルスＷＰである。
［発明の効果］
以上説明したように、本発明の半導体記憶装置は、スキ
ャンパス診断モード制御信号ダ１が活性化された場合に
は、書き込み制御パルス形成回路が書き込み制御パルス
ＷＰを発生しないように構成されているので、本発明に
よれば、スキャンパス診断モード時に周囲の論理回路が
擬似のアドレス信号ＡＤＤ、書き込みデータＤｉｎ、書
き込み制御信号Ｗ１−を送出しても半導体記憶装置の記
憶内容が破壊されることはなくなる。
ャンパス診断モード制御信号ダ１が活性化された場合に
は、書き込み制御パルス形成回路が書き込み制御パルス
ＷＰを発生しないように構成されているので、本発明に
よれば、スキャンパス診断モード時に周囲の論理回路が
擬似のアドレス信号ＡＤＤ、書き込みデータＤｉｎ、書
き込み制御信号Ｗ１−を送出しても半導体記憶装置の記
憶内容が破壊されることはなくなる。
第１図、第２図は、それぞれ本発明の実施例を示すブロ
ック図、第３図は、従来例を示すブロック図、第４図は
、第３図の装置の動作説明図である。 ＷＰＧ・・・従来の書き込みｉ’Ｍ御パルス形成回路、
Ｇ１・・・ＮＡＮＤゲート、 Ｇ２・・・ＯＲゲー
ト、Ｗ１−・・書き込み制御信号、 ダ１・・・スキ
ャンパス診断モード制御信号、 ＷＰ・・・書き込み
制御パルス、 ＣＬＫ・・・クロ・ソクパルス。
ック図、第３図は、従来例を示すブロック図、第４図は
、第３図の装置の動作説明図である。 ＷＰＧ・・・従来の書き込みｉ’Ｍ御パルス形成回路、
Ｇ１・・・ＮＡＮＤゲート、 Ｇ２・・・ＯＲゲー
ト、Ｗ１−・・書き込み制御信号、 ダ１・・・スキ
ャンパス診断モード制御信号、 ＷＰ・・・書き込み
制御パルス、 ＣＬＫ・・・クロ・ソクパルス。
Claims (1)
- 書き込み制御信号を受けて書き込み制御パルスを発生す
る書き込み制御パルス形成回路を備え、周囲の論理回路
をスキャンパス法により診断できるように構成された半
導体記憶装置において、スキャンパス法による診断を実
施しているときには書き込み制御パルス形成回路は書き
込み制御パルス形成不能になされることを特徴とする半
導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1232113A JPH0394350A (ja) | 1989-09-07 | 1989-09-07 | 半導体記憶装置 |
| EP19900116966 EP0416532A3 (en) | 1989-09-07 | 1990-09-04 | Semiconductor memory device associated with peripheral logic gates having a scan-path diagnostic mode of operation |
| US07/578,111 US5124946A (en) | 1989-09-07 | 1990-09-06 | Semiconductor memory device associated with peripheral logic gates having a scan-path diagnostic mode of operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1232113A JPH0394350A (ja) | 1989-09-07 | 1989-09-07 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0394350A true JPH0394350A (ja) | 1991-04-19 |
Family
ID=16934211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1232113A Pending JPH0394350A (ja) | 1989-09-07 | 1989-09-07 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5124946A (ja) |
| EP (1) | EP0416532A3 (ja) |
| JP (1) | JPH0394350A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| US5315549A (en) * | 1991-06-11 | 1994-05-24 | Dallas Semiconductor Corporation | Memory controller for nonvolatile RAM operation, systems and methods |
| US5381369A (en) * | 1993-02-05 | 1995-01-10 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device using a command control system |
| US7441164B2 (en) * | 2002-12-26 | 2008-10-21 | Broadcom Corporation | Memory bypass with support for path delay test |
| CN109508303B (zh) * | 2018-09-30 | 2022-12-23 | 中国科学院上海微系统与信息技术研究所 | 一种用于并行数据存储的超导高速缓冲存储器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124091A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | 半導体メモリ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58144954A (ja) * | 1982-02-24 | 1983-08-29 | Fujitsu Ltd | 診断方式 |
| JPS6124091A (ja) * | 1984-07-12 | 1986-02-01 | Nec Corp | メモリ回路 |
-
1989
- 1989-09-07 JP JP1232113A patent/JPH0394350A/ja active Pending
-
1990
- 1990-09-04 EP EP19900116966 patent/EP0416532A3/en not_active Withdrawn
- 1990-09-06 US US07/578,111 patent/US5124946A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124091A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0416532A3 (en) | 1992-06-24 |
| EP0416532A2 (en) | 1991-03-13 |
| US5124946A (en) | 1992-06-23 |
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