JP2957072B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、マトリクスプロービン
グ法においてＬＳＩ上の論理回路のレジスタへのデータ
書込技術に関する。
グ法においてＬＳＩ上の論理回路のレジスタへのデータ
書込技術に関する。
【０００２】
【従来の技術】ＬＳＩ上に様々な機能を持つ論理回路を
形成し、その論理回路が正常に動作しているかどうかを
テストすることは、製品の品質管理上非常に重要であ
る。しかし、回路を高集積化し、回路規模が非常に巨大
になると、テストは非常に難しくなる。特に、順序回路
を含むような論理回路では、非常に状態数が多くなり、
非常に手間が掛かる。また、テストポイントも増え、テ
スト用のリードを多く必要になり、パッケージ形状が非
常に大きくなってしまう。そこで、この様な順序回路を
含む論理回路が形成されたＬＳＩにおいて、少ないテス
ト用のリードでテストを行えるようにする必要がある。
その手法の一つとして、マトリクスプロービング法があ
る（例えば、「特開平１−１７９３３８」など）。
形成し、その論理回路が正常に動作しているかどうかを
テストすることは、製品の品質管理上非常に重要であ
る。しかし、回路を高集積化し、回路規模が非常に巨大
になると、テストは非常に難しくなる。特に、順序回路
を含むような論理回路では、非常に状態数が多くなり、
非常に手間が掛かる。また、テストポイントも増え、テ
スト用のリードを多く必要になり、パッケージ形状が非
常に大きくなってしまう。そこで、この様な順序回路を
含む論理回路が形成されたＬＳＩにおいて、少ないテス
ト用のリードでテストを行えるようにする必要がある。
その手法の一つとして、マトリクスプロービング法があ
る（例えば、「特開平１−１７９３３８」など）。
【０００３】図３は、マトリクスプロービング法で論理
回路のテストを行えるようにしたＬＳＩチップ１１０の
概観を示したものである。このＬＳＩチップ１１０に形
成された論理回路１４０上に、縦方向にセンスライン１
２０が、横方向にプローブライン１３０が配線されてい
る。センスライン１２０は、データレジスタ１７０の内
容を論理回路１４０のレジスタに転送し、或いは、論理
回路１４０のレジスタやテストポイントといった内部ノ
ード（符号１９０）の状態を読みだしてデータレジスタ
１７０に論理回路１４０のレジスタの内容を転送するた
めのものである。このセンスライン１２０とデータレジ
スタ１７０との接続は、センスラインレシーバ１６０で
制御される。プローブライン１３０は、センスライン１
２０と論理回路１４０のレジスタやテストポイントとの
接続を制御するためのものであり、プローブラインドラ
イバ１８０で選択される。選択されたプローブライン１
３０上にある内部ノードについて、読みだし或いは書き
込みが行われる。テストコントローラ１５５は、プロー
ブラインドライバ１８０，センスラインレシーバ１６０
を制御するとともにデータレジスタ１７０の内容の読み
だし，書き込みを行う。このマトリクスプロービング法
によって、テストの回路のために必要な外部接続用のパ
ッド１５０は、非常に少なくなり、必要なＬＳＩパッケ
ージのリード数は減少する。
回路のテストを行えるようにしたＬＳＩチップ１１０の
概観を示したものである。このＬＳＩチップ１１０に形
成された論理回路１４０上に、縦方向にセンスライン１
２０が、横方向にプローブライン１３０が配線されてい
る。センスライン１２０は、データレジスタ１７０の内
容を論理回路１４０のレジスタに転送し、或いは、論理
回路１４０のレジスタやテストポイントといった内部ノ
ード（符号１９０）の状態を読みだしてデータレジスタ
１７０に論理回路１４０のレジスタの内容を転送するた
めのものである。このセンスライン１２０とデータレジ
スタ１７０との接続は、センスラインレシーバ１６０で
制御される。プローブライン１３０は、センスライン１
２０と論理回路１４０のレジスタやテストポイントとの
接続を制御するためのものであり、プローブラインドラ
イバ１８０で選択される。選択されたプローブライン１
３０上にある内部ノードについて、読みだし或いは書き
込みが行われる。テストコントローラ１５５は、プロー
ブラインドライバ１８０，センスラインレシーバ１６０
を制御するとともにデータレジスタ１７０の内容の読み
だし，書き込みを行う。このマトリクスプロービング法
によって、テストの回路のために必要な外部接続用のパ
ッド１５０は、非常に少なくなり、必要なＬＳＩパッケ
ージのリード数は減少する。
【０００４】図４は、上記ＬＳＩ上の論理回路１４０に
内部ノードの状態を読み出すために設けられたレジスタ
を、プローブライン１３０（ＰＬ０，ＰＬ１），センス
ライン１２０とともに示した回路図である。プローブラ
インＰＬ０，ＰＬ１はプローブライン１３０のうち隣り
合った２本であり、プローブラインＰＬ０は読みだし、
書き込みの両方に用いられ、プローブラインＰＬ１は書
き込みのみに用いられる。
内部ノードの状態を読み出すために設けられたレジスタ
を、プローブライン１３０（ＰＬ０，ＰＬ１），センス
ライン１２０とともに示した回路図である。プローブラ
インＰＬ０，ＰＬ１はプローブライン１３０のうち隣り
合った２本であり、プローブラインＰＬ０は読みだし、
書き込みの両方に用いられ、プローブラインＰＬ１は書
き込みのみに用いられる。
【０００５】バッファ２１０は、互いに反転したクロッ
クＣＫ０，ＣＫ１の立上がり又は立ち下がり時にエッジ
でデータＤを次段のフリップフロップに出力するもので
ある。インバータ２４０ａ，２４０ｂは、ループ状に接
続され、フリップフロップを構成する。このループ状の
接続を断続するのがＣＭＯＳトランスミッション素子２
３０であり、プローブラインＰＬ１がハイのときにＣＭ
ＯＳトランスミッション素子２３０はオフ、ローのとき
にオンになる。インバータ２２０はプローブラインＰＬ
１を反転させるためのものである。ＮＭＯＳトランジス
タ２１５はセンストランジスタと呼ばれ、センスライン
ＳＬとインバータ２４０ａの入力を接続するためのもの
である。このセンストランジスタは、プローブラインＰ
Ｌ０がハイのときにオンとなる。
クＣＫ０，ＣＫ１の立上がり又は立ち下がり時にエッジ
でデータＤを次段のフリップフロップに出力するもので
ある。インバータ２４０ａ，２４０ｂは、ループ状に接
続され、フリップフロップを構成する。このループ状の
接続を断続するのがＣＭＯＳトランスミッション素子２
３０であり、プローブラインＰＬ１がハイのときにＣＭ
ＯＳトランスミッション素子２３０はオフ、ローのとき
にオンになる。インバータ２２０はプローブラインＰＬ
１を反転させるためのものである。ＮＭＯＳトランジス
タ２１５はセンストランジスタと呼ばれ、センスライン
ＳＬとインバータ２４０ａの入力を接続するためのもの
である。このセンストランジスタは、プローブラインＰ
Ｌ０がハイのときにオンとなる。
【０００６】インバータ２４０ａ，２４０ｂによるマス
タ側のフリップフロップの出力には、バッファ２５０が
接続され、その次段にはインバータ２６０ａ，２６０ｂ
によるスレーブ側のフリップフロップが接続されてい
る。この次段に接続された非反転バッファ２７０，反転
バッファ２８０からフリップフロップの状態が差動出力
Ｑ，ＱＮとして出力されるようになっている。
タ側のフリップフロップの出力には、バッファ２５０が
接続され、その次段にはインバータ２６０ａ，２６０ｂ
によるスレーブ側のフリップフロップが接続されてい
る。この次段に接続された非反転バッファ２７０，反転
バッファ２８０からフリップフロップの状態が差動出力
Ｑ，ＱＮとして出力されるようになっている。
【０００７】読みだし時には、プローブラインＰＬ０が
ハイ、プローブラインＰＬ１がローの状態であり、イン
バータ２４０ａ，２４０ｂはループ状に接続されてフリ
ップフロップの状態が保たれる。センストランジスタ２
１５はオンになり、このフリップフロップの状態がセン
スラインＳＬに出力される。
ハイ、プローブラインＰＬ１がローの状態であり、イン
バータ２４０ａ，２４０ｂはループ状に接続されてフリ
ップフロップの状態が保たれる。センストランジスタ２
１５はオンになり、このフリップフロップの状態がセン
スラインＳＬに出力される。
【０００８】書き込み時の動作は次のようになる。ま
ず、クロックＣＫ０をハイにしてマスタ側のフリップフ
ロップをラッチ状態にする。次に、センスラインＳＬに
セットすべき値をセットする。そして、プローブライン
ＰＬ０，ＰＬ１をハイにして、プローブラインＰＬ１に
てマスタ側のフリップフロップをなすインバータ２４０
ａ，２４０ｂのループをきり、プローブラインＰＬ０に
てセンスラインＳＬの値をマスタ側のフリップフロップ
に書き込む。プローブラインＰＬ０，ＰＬ１をローにし
てインバータ２４０ａ，２４０ｂのループを回復させて
書き込みデータをマスタ側のフリップフロップにラッチ
する。
ず、クロックＣＫ０をハイにしてマスタ側のフリップフ
ロップをラッチ状態にする。次に、センスラインＳＬに
セットすべき値をセットする。そして、プローブライン
ＰＬ０，ＰＬ１をハイにして、プローブラインＰＬ１に
てマスタ側のフリップフロップをなすインバータ２４０
ａ，２４０ｂのループをきり、プローブラインＰＬ０に
てセンスラインＳＬの値をマスタ側のフリップフロップ
に書き込む。プローブラインＰＬ０，ＰＬ１をローにし
てインバータ２４０ａ，２４０ｂのループを回復させて
書き込みデータをマスタ側のフリップフロップにラッチ
する。
【０００９】この様に、マトリクスプロービング法で
は、内部ノード読出しのために設けられたプローブライ
ン１３０（ＰＬ０，ＰＬ１），センスライン１２０（Ｓ
Ｌ）及びその交点に形成されたセンストランジスタ２１
５を用いて記憶素子（データ保持素子）であるフリップ
フロップやラッチにデータをセットしうるようにしてい
る。
は、内部ノード読出しのために設けられたプローブライ
ン１３０（ＰＬ０，ＰＬ１），センスライン１２０（Ｓ
Ｌ）及びその交点に形成されたセンストランジスタ２１
５を用いて記憶素子（データ保持素子）であるフリップ
フロップやラッチにデータをセットしうるようにしてい
る。
【００１０】
【発明が解決しようとする課題】上述の回路では、書き
込み時の動作において、センスラインＳＬのデータはセ
ンストランジスタ１個だけを介して書き込まれる。この
とき、インバータ２４０ａのドライブは、センストラン
ジスタ（ＮＭＯＳだがＰＭＯＳでもよい）１個だけでな
されるため、基板効果により、センスラインＳＬのデー
タ「Ｌ」または「Ｈ」がインバータ２４０ａに十分に伝
達されず、正しいデータの書き込みができない場合が生
じる。また、プローブライン１３０（ＰＬ０，ＰＬ１）
のＲＣ時定数が大きいので、書き込む内部ノードの電位
が次段のインバータ２４０ａの入力電圧レベルＶIHに近
いため、ノイズが発生し、これが次段のフリップフロッ
プの状態をかえてしまうなど、誤動作を招く恐れがあ
る。
込み時の動作において、センスラインＳＬのデータはセ
ンストランジスタ１個だけを介して書き込まれる。この
とき、インバータ２４０ａのドライブは、センストラン
ジスタ（ＮＭＯＳだがＰＭＯＳでもよい）１個だけでな
されるため、基板効果により、センスラインＳＬのデー
タ「Ｌ」または「Ｈ」がインバータ２４０ａに十分に伝
達されず、正しいデータの書き込みができない場合が生
じる。また、プローブライン１３０（ＰＬ０，ＰＬ１）
のＲＣ時定数が大きいので、書き込む内部ノードの電位
が次段のインバータ２４０ａの入力電圧レベルＶIHに近
いため、ノイズが発生し、これが次段のフリップフロッ
プの状態をかえてしまうなど、誤動作を招く恐れがあ
る。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体装置は、ループ状に接続された２つ
のインバータで構成されたレジスタを複数含む論理回路
と、論理回路上に横方向に配置された複数のプローブラ
インと、論理回路上に縦方向に配置された複数のセンス
ラインとを備え、プローブラインのうち隣り合った第１
及び第２のプローブラインでアクセスされたレジスタの
内容をセンスラインにて読出し若しくは変更することに
よって論理回路の動作チェックがなされる半導体装置で
あって、第１のプローブラインからの信号によって２つ
のインバータのループ状の接続を断つＣＭＯＳトランス
ミッション素子と、第２のプローブラインからの信号に
よってセンスラインとインバータの一方とを接続する第
１導電型のトランジスタと、第１及び第２のプローブラ
イン両方からの信号によってセンスラインとインバータ
の一方とを接続する第２導電型のトランジスタ（１個だ
けでなく、２個以上の素子で構成される場合も含む）と
を備える。
に、本発明の半導体装置は、ループ状に接続された２つ
のインバータで構成されたレジスタを複数含む論理回路
と、論理回路上に横方向に配置された複数のプローブラ
インと、論理回路上に縦方向に配置された複数のセンス
ラインとを備え、プローブラインのうち隣り合った第１
及び第２のプローブラインでアクセスされたレジスタの
内容をセンスラインにて読出し若しくは変更することに
よって論理回路の動作チェックがなされる半導体装置で
あって、第１のプローブラインからの信号によって２つ
のインバータのループ状の接続を断つＣＭＯＳトランス
ミッション素子と、第２のプローブラインからの信号に
よってセンスラインとインバータの一方とを接続する第
１導電型のトランジスタと、第１及び第２のプローブラ
イン両方からの信号によってセンスラインとインバータ
の一方とを接続する第２導電型のトランジスタ（１個だ
けでなく、２個以上の素子で構成される場合も含む）と
を備える。
【００１２】
【作用】上記論理回路のレジスタは、１組のプローブラ
インでアクセスされることによって、その内容の読出し
若しくは変更が行われる。ここで、本発明の半導体装置
では、読みだし時には、第２のプローブラインからの信
号により、センスラインとインバータの一方とが第１導
電型のトランジスタを介して接続され、センスラインか
らそのレジスタの状態が読み出される。これに対して書
き込み時において次のように動作する。
インでアクセスされることによって、その内容の読出し
若しくは変更が行われる。ここで、本発明の半導体装置
では、読みだし時には、第２のプローブラインからの信
号により、センスラインとインバータの一方とが第１導
電型のトランジスタを介して接続され、センスラインか
らそのレジスタの状態が読み出される。これに対して書
き込み時において次のように動作する。
【００１３】まず、第１のプローブラインからの信号に
より、ＣＭＯＳトランスミッション素子によってこれら
のインバータのループ状の接続が遮断され、同時に、第
２のプローブラインからの信号により、センスラインと
インバータの一方とが第１導電型のトランジスタを介し
て接続される。さらに、書き込み時においては、第１及
び第２のプローブライン両方からの信号があり、この信
号によりセンスラインとインバータの一方とが第２導電
型のトランジスタを介して接続される。そして、センス
ラインの状態がインバータへの入力になり、これがレジ
スタの状態になる。書き込み終了後インバータはループ
状に接続され、この状態を保持する。このように、書き
込み時においては、センスラインとインバータの一方と
が第１及び第２導電型のトランジスタという２つの素子
を介して接続されるため、この接続の際のインピーダン
スが十分に低くなることから、センスラインの状態がイ
ンバータへ十分伝達され、レジスタへの書き込みを十分
に行うことができる。
より、ＣＭＯＳトランスミッション素子によってこれら
のインバータのループ状の接続が遮断され、同時に、第
２のプローブラインからの信号により、センスラインと
インバータの一方とが第１導電型のトランジスタを介し
て接続される。さらに、書き込み時においては、第１及
び第２のプローブライン両方からの信号があり、この信
号によりセンスラインとインバータの一方とが第２導電
型のトランジスタを介して接続される。そして、センス
ラインの状態がインバータへの入力になり、これがレジ
スタの状態になる。書き込み終了後インバータはループ
状に接続され、この状態を保持する。このように、書き
込み時においては、センスラインとインバータの一方と
が第１及び第２導電型のトランジスタという２つの素子
を介して接続されるため、この接続の際のインピーダン
スが十分に低くなることから、センスラインの状態がイ
ンバータへ十分伝達され、レジスタへの書き込みを十分
に行うことができる。
【００１４】
【実施例】本発明の実施例を図面を参照して説明する。
前述の従来例と同一または同等のものについてはその説
明を簡略化し若しくは省略するものとする。
前述の従来例と同一または同等のものについてはその説
明を簡略化し若しくは省略するものとする。
【００１５】本発明を用いたＬＳＩチップ１１０は、前
述の図３とほぼ同様の概観であり、ＬＳＩチップ１１０
に形成された論理回路１４０上にセンスライン１２０、
プローブライン１３０が配線され、データレジスタ１７
０，センスラインレシーバ１６０，プローブライン１３
０，プローブラインドライバ１８０，テストコントロー
ラ１５５を有する点に付いては同じである。しかし、内
部ノードの状態を読み出すために設けられたレジスタと
プローブライン１３０（第１及び第２のプローブライン
ＰＬ０，ＰＬ１），センスライン１２０との間の回路は
異なっており、図１はこれを示したものである（図４に
対応する）。
述の図３とほぼ同様の概観であり、ＬＳＩチップ１１０
に形成された論理回路１４０上にセンスライン１２０、
プローブライン１３０が配線され、データレジスタ１７
０，センスラインレシーバ１６０，プローブライン１３
０，プローブラインドライバ１８０，テストコントロー
ラ１５５を有する点に付いては同じである。しかし、内
部ノードの状態を読み出すために設けられたレジスタと
プローブライン１３０（第１及び第２のプローブライン
ＰＬ０，ＰＬ１），センスライン１２０との間の回路は
異なっており、図１はこれを示したものである（図４に
対応する）。
【００１６】この回路は、データＤのラインに対するク
ロックドインバータ２１０、インバータ２４０ａ，２４
０ｂをループ接続したマスタ側のラッチ、ＣＭＯＳトラ
ンスミッション素子２３０、インバータ２２０、クロッ
クインバータ２５０、インバータ２６０ａ，クロックド
インバータ２６０ｂによるスレーブ側のラッチ、非反転
バッファ２７０，反転バッファ２８０については、図４
と同様であり、差動出力Ｑ，ＱＮとして出力されるよう
になっている。しかし、センスラインＳＬとインバータ
２４０ａの入力を接続するための回路３１０が設けられ
ている点が異なっている。この図の回路３１０は、プロ
ーブラインＰＬ０がハイのときにオンとなるＮＭＯＳト
ランジスタ２１５とＰＭＯＳトランジスタ３１２，３１
４及びインバータ３１６とで構成した場合のものであ
る。
ロックドインバータ２１０、インバータ２４０ａ，２４
０ｂをループ接続したマスタ側のラッチ、ＣＭＯＳトラ
ンスミッション素子２３０、インバータ２２０、クロッ
クインバータ２５０、インバータ２６０ａ，クロックド
インバータ２６０ｂによるスレーブ側のラッチ、非反転
バッファ２７０，反転バッファ２８０については、図４
と同様であり、差動出力Ｑ，ＱＮとして出力されるよう
になっている。しかし、センスラインＳＬとインバータ
２４０ａの入力を接続するための回路３１０が設けられ
ている点が異なっている。この図の回路３１０は、プロ
ーブラインＰＬ０がハイのときにオンとなるＮＭＯＳト
ランジスタ２１５とＰＭＯＳトランジスタ３１２，３１
４及びインバータ３１６とで構成した場合のものであ
る。
【００１７】ＰＭＯＳトランジスタ３１２，３１４は、
プローブラインＰＬ０をインバータ３１６で反転した信
号と、プローブラインＰＬ１をインバータ２２０で反転
した信号とがゲートに与えられており、プローブライン
ＰＬ０，ＰＬ１の両方がハイのときにオンとなる。そし
て、このトランジスタは、ＮＭＯＳトランジスタ２１５
とともにＣＭＯＳトランスミッション素子を構成してい
る。
プローブラインＰＬ０をインバータ３１６で反転した信
号と、プローブラインＰＬ１をインバータ２２０で反転
した信号とがゲートに与えられており、プローブライン
ＰＬ０，ＰＬ１の両方がハイのときにオンとなる。そし
て、このトランジスタは、ＮＭＯＳトランジスタ２１５
とともにＣＭＯＳトランスミッション素子を構成してい
る。
【００１８】読みだし時には、プローブラインＰＬ０が
ハイ即ちイネーブル、プローブラインＰＬ１がローの状
態であり、インバータ２４０ａ，２４０ｂはループ状に
接続されてフリップフロップの状態が保たれる。ＮＭＯ
Ｓトランジスタ２１５はオンになり、マスタ側ラッチの
状態がセンスラインＳＬに出力される。また、書き込み
時でないのにプローブラインＰＬ１がハイになったとし
ても、ＰＭＯＳトランジスタ３１４がオフ状態なので、
誤ってマスタ側フリップフロップの状態がセンスライン
ＳＬに出力されることが防止されている。
ハイ即ちイネーブル、プローブラインＰＬ１がローの状
態であり、インバータ２４０ａ，２４０ｂはループ状に
接続されてフリップフロップの状態が保たれる。ＮＭＯ
Ｓトランジスタ２１５はオンになり、マスタ側ラッチの
状態がセンスラインＳＬに出力される。また、書き込み
時でないのにプローブラインＰＬ１がハイになったとし
ても、ＰＭＯＳトランジスタ３１４がオフ状態なので、
誤ってマスタ側フリップフロップの状態がセンスライン
ＳＬに出力されることが防止されている。
【００１９】書き込み時の動作は次のようになる。ま
ず、クロックＣＫ０をハイにしてマスタ側のラッチをラ
ッチ状態にする。次に、センスラインＳＬにセットすべ
き値をセットする。そして、プローブラインＰＬ０，Ｐ
Ｌ１をハイにして、プローブラインＰＬ１にてマスタ側
のラッチをなすインバータ２４０ａ，２４０ｂのループ
をきる。ここまでは図４と同様である。プローブライン
ＰＬ０及びＰＬ１がハイになることから、ＮＭＯＳトラ
ンジスタ２１５だけでなく、ＰＭＯＳトランジスタ３１
２，３１４もオンになる。このとき、センスラインＳＬ
とインバータ２４０ａとの間は、ＮＭＯＳトランジスタ
２１５によるラインとＰＭＯＳトランジスタ３１２，３
１４によるラインとで接続されることになる。そのた
め、この間のインピーダンスが図４の場合よりも小さく
なり、センスラインＳＬのデータ「Ｌ」または「Ｈ」を
インバータ２４０ａにより十分に伝達し得るようにな
る。また、十分な伝達ができることから、前述したよう
なノイズ発生の恐れも小さくなる。従って、より正しい
データの書き込みができるようになり、より良好なテス
トをし得るようになる。
ず、クロックＣＫ０をハイにしてマスタ側のラッチをラ
ッチ状態にする。次に、センスラインＳＬにセットすべ
き値をセットする。そして、プローブラインＰＬ０，Ｐ
Ｌ１をハイにして、プローブラインＰＬ１にてマスタ側
のラッチをなすインバータ２４０ａ，２４０ｂのループ
をきる。ここまでは図４と同様である。プローブライン
ＰＬ０及びＰＬ１がハイになることから、ＮＭＯＳトラ
ンジスタ２１５だけでなく、ＰＭＯＳトランジスタ３１
２，３１４もオンになる。このとき、センスラインＳＬ
とインバータ２４０ａとの間は、ＮＭＯＳトランジスタ
２１５によるラインとＰＭＯＳトランジスタ３１２，３
１４によるラインとで接続されることになる。そのた
め、この間のインピーダンスが図４の場合よりも小さく
なり、センスラインＳＬのデータ「Ｌ」または「Ｈ」を
インバータ２４０ａにより十分に伝達し得るようにな
る。また、十分な伝達ができることから、前述したよう
なノイズ発生の恐れも小さくなる。従って、より正しい
データの書き込みができるようになり、より良好なテス
トをし得るようになる。
【００２０】この後は図４と同様であり、プローブライ
ンＰＬ０，ＰＬ１をオフにしてインバータ２４０ａ，２
４０ｂのループを回復させて書き込みデータをマスタ側
のラッチにラッチする。この様に、本発明を用いたマト
リクスプロービング法では、内部ノード上のフリップフ
ロップやラッチにデータを正しくセットしうるようにな
り、正しいＬＳＩのテストをし得るようになる。
ンＰＬ０，ＰＬ１をオフにしてインバータ２４０ａ，２
４０ｂのループを回復させて書き込みデータをマスタ側
のラッチにラッチする。この様に、本発明を用いたマト
リクスプロービング法では、内部ノード上のフリップフ
ロップやラッチにデータを正しくセットしうるようにな
り、正しいＬＳＩのテストをし得るようになる。
【００２１】本発明は前述の実施例に限らず様々な変形
が可能である。
が可能である。
【００２２】ＰＭＯＳトランジスタ３１２，３１４は、
プローブラインＰＬ０，ＰＬ１の両方がハイのときにオ
ンとなればよいので、１のデュアルゲートのＰＭＯＳト
ランジスタに置き換えることができる。また、プローブ
ラインＰＬ０，ＰＬ１の両方がハイのときにオンとなれ
ばよいことから、図２のように、ＰＭＯＳトランジスタ
３１３とＮＡＮＤゲート３１８を用いることもできる。
プローブラインＰＬ０，ＰＬ１の両方がハイのときにオ
ンとなればよいので、１のデュアルゲートのＰＭＯＳト
ランジスタに置き換えることができる。また、プローブ
ラインＰＬ０，ＰＬ１の両方がハイのときにオンとなれ
ばよいことから、図２のように、ＰＭＯＳトランジスタ
３１３とＮＡＮＤゲート３１８を用いることもできる。
【００２３】
【発明の効果】以上の通り本発明によれば、書き込み時
においては、センスラインとインバータの一方とが第１
及び第２導電型のトランジスタという２つの素子を介し
て接続されるため、この接続の際のインピーダンスが十
分に低くなることから、センスラインの状態がインバー
タへ十分伝達され、レジスタへの書き込みを十分に行う
ことができる。
においては、センスラインとインバータの一方とが第１
及び第２導電型のトランジスタという２つの素子を介し
て接続されるため、この接続の際のインピーダンスが十
分に低くなることから、センスラインの状態がインバー
タへ十分伝達され、レジスタへの書き込みを十分に行う
ことができる。
【図１】実施例の構成図。
【図２】変形例の構成図。
【図３】ＬＳＩの概観図。
【図４】従来例の構成図。
２１５…ＮＭＯＳトランジスタ、２３０…ＣＭＯＳトラ
ンスミッション素子、２４０ａ，ｂ…インバータ、３１
２，３１３，３１４…ＰＭＯＳトランジスタ。
ンスミッション素子、２４０ａ，ｂ…インバータ、３１
２，３１３，３１４…ＰＭＯＳトランジスタ。
フロントページの続き (56)参考文献 特開 平３−62940（ＪＰ，Ａ) 特開 昭63−75681（ＪＰ，Ａ) 特開 平２−57990（ＪＰ，Ａ) 特開 平２−52461（ＪＰ，Ａ) 特開 平２−50473（ＪＰ，Ａ) 特公 平６−95316（ＪＰ，Ｂ２) 特公 平７−119790（ＪＰ，Ｂ２) 特公 平７−69676（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/66 G01R 31/28 H01L 21/822 H01L 27/04
Claims (1)
- 【請求項１】 ループ状に接続された２つのインバータ
で構成されたレジスタを複数含む論理回路と、 前記論理回路上に横方向に配置された複数のプローブラ
インと、 前記論理回路上に縦方向に配置された複数のセンスライ
ンとを備え、前記プローブラインのうち隣り合った第１
及び第２のプローブラインでアクセスされた前記レジス
タの内容を前記センスラインにて読出し若しくは変更す
ることによって前記論理回路の動作チェックがなされる
半導体装置であって、 前記レジスタの内容を変更する際に、前記第１のプロー
ブラインからの信号によってそのレジスタを構成するイ
ンバータのループ状の接続を断つＣＭＯＳトランスミッ
ション素子と、前記読出しおよび変更の際に、 前記第２のプローブライ
ンからの信号によって前記センスラインと前記インバー
タの一方とを導通する第１導電型のトランジスタと、前記変更の際に、 前記第１及び第２のプローブライン両
方からの信号によって前記センスラインと前記インバー
タの一方とを導通する１つの第２導電型のトランジスタ
または直列に接続された複数の第２導電型のトランジス
タとを備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5319836A JP2957072B2 (ja) | 1993-12-20 | 1993-12-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5319836A JP2957072B2 (ja) | 1993-12-20 | 1993-12-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176578A JPH07176578A (ja) | 1995-07-14 |
| JP2957072B2 true JP2957072B2 (ja) | 1999-10-04 |
Family
ID=18114763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5319836A Expired - Fee Related JP2957072B2 (ja) | 1993-12-20 | 1993-12-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2957072B2 (ja) |
-
1993
- 1993-12-20 JP JP5319836A patent/JP2957072B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07176578A (ja) | 1995-07-14 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |