JPS62219300A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、同−岳板上に複数のメモリ回路ブロックが形
成された半導体集積回路において、前記複数のメモリ回
路ブロックのレジスタ同士を基板周辺部に設けたテスト
端子に直列に接続することにより、 必要最小限の入出力端子数を確保すると共に、論理設計
者のテストデータ作成作業を解放するようにしたもので
ある。

〔産業上の利用分野〕

本発明は半導体集積回路に係り、特にランダム・アクセ
ス・メモリ（ＲＡＭ）を複数ブロック有する、ゲートア
レイＬＳＩ（大規模集積回路）に関する。

ＬＳＩユーヂの多様な要求に応じてＬＳＩを短期間で多
品種少ａ生産する場合、フルカスタムＬＳＩでは膨大な
開発期間と費用がかかるため、ゲートアレイＬＳＩが用
いられることは周知の通りである。

このゲートアレイＬＳＩは、トランジスタ、抵抗等より
なる基本的論理ゲートなどが多数個予め同−基板上に規
則的に配置されてあり、それらの間の配線のみをＬＳＩ
ユーヂの論理回路情報に従ってＬＳＩメーカが行なうこ
とにより、ＬＳＩユーザの要求する論理回路ｇ！能を実
現する（これをマスタースライス方式という）。このマ
スタースライス方式ＬＳＩによれば、配線のみでよいの
で、マスク設計は簡単となり、開発期間の短縮化を実現
できる。

かかるゲートアレイＬＳＩの中には、例えば信号の伝搬
遅延を減少して外部の大容量メモリのアクセスタイムを
向上するためのキャッシュメモリとして使用することな
どを目的として、基本的論理ゲートが多数個規則的に配
置されたブロックを右する基板と同一基板上に、例えば
ランダム・アクセス・メモリ（ＲＡＭ）が複数ブロック
予め配置されたものが知られている。このゲートアレイ
ＬＳＩにおいては、ＲＡＭのテスト方式が極めて重要と
なる。

〔従来の技術〕

複数のＲＡＭブロックを有するゲートアレイＬＳｌにお
いて、従来ＲＡＭのテスト端子が設けられていなかった
ので、ＬＳＩの入出力端子よりみてＬＳＩ内のＲＡＭの
論理動作を確認するためのタイミングチャーｉ〜、すな
わちテストパターンは論理設計者（ＬＳＩユーザ）が設
目し、それに駐づいてＲＡＭのテストが行なわれていた
。

また、ＲＡＭ専用のテスト端子を設Ｃノで、複数のＲＡ
Ｍブロックの各々に対して並列にデス］・データを入力
してテストを行なう方法も従来あった。

〔発明が解決しようとする問題点〕

しかるに、この従来のテスト方式ではＬＳＩユーザがテ
ストパターンを設計しなければならないので、設計の負
担が大であるという問題点があった。また、ＲＡＭのテ
スト端子を付加した従来方法はＲＡＭが複数ブロックあ
り、それらに並列にテストデータを入力するためテスト
端子が多数必要となってしまう。

しかし、ＬＳＩの入出力端子数、すなわちＬＳＩパッケ
ージのビン数は成る一定の制約があるので、上記の多数
のテスト端子の付加によって最小限の信号線用の入出力
端子数が確保できないという問題点があった。

本発明はこのような点に鑑みて創作されたもので、信号
線用の入出力端子数を必要最小限確保してＲＡＭ等のメ
モリ回路のテストを行ない得る半導体集積回路を提供す
ることを目的とする。

〔問題点を解決するだめの手段〕

本発明の半導体集積回路は、 同一基板上に複数のメモリ回路ブロックが形成された半
導体集積回路において、 第１及び第２のテスト端子及び切換え端子を前記基板の
周辺部に設け、前記複数のメモリ回路ブロックのデータ
レジスタ同ｔを前記第１のテスト端子に対して互いに直
列に接続すると共に、アドレスレジスタ同モを第２のテ
スト端子に対して互いに直列に接続した構成としたもの
である。

〔作用〕

上記手段によれば、テストモード時には前記切換え端子
へ半導体集積回路の内部回路とメモリ回路ブロックとを
切離すための信号を供給した後、予め作成したテストデ
ータ及びテスト用アドレスデータを前記第１及び第２テ
スト端子に供給する。

これらのテスト端子は複数のメモリ回路ブロック内の各
レジスタに直列に接続されているので、上記のテストデ
ータは複数のメモリ回路ブロック内の複数のデータレジ
スタを順次シリアルに転送されると共に、テスト用アド
レスデータは複数のアドレスレジスタを順次シリアルに
転送される。

〔実施例〕

第１図は本発明の一実施例の構成図を示す。Ｕ板１上に
は例えばＣＭＯ８＋−ランジスタ等よりなる基本的論理
ゲートが多数個規則的に配置されたゲートブロック２と
、ＲＡＭブロック３．４及び５とが夫々形成されている
。また、基板１の周辺部にはブロック２〜５と接続され
るべき入出力端子６，７．８及び９が夫々設けられてい
る。

かかる構成のゲートアレイＬＳＩにおいて、３つのＲＡ
Ｍブロック３，４及び５の各々には別々に専用のＲＡＭ
テスト回路３ａ、４ａ及び５ａが設けられている。また
、ＲＡＭ専用専用ヒスト端子１０１１と切換え端子１２
とが夫々基板１の周辺部に設けられている。ｗ１述する
如く、テスト端子１０にはテストデータが入力され、テ
スト端子１１にはテスト用アドレスデータが人力される
。

更に、切換え端子１２にはこのゲートアレイＬＳＩの内
部回路とＲＡＭブロック３〜５との接続を切離すか、接
続させる信号が入力される。

ＲＡＭテスト回路３ａ、４ａ及び５ａは夫々互いに直列
に接続され、かつ、テスト端子１０゜１１にも直列に接
続されている。

次にＲＡＭテスト回路３ａ〜５ａ等の構成及び動作につ
いて更に詳細に説明するに、第２図は本発明の要部の一
実施例の回路図を示す。同図中、第１図と同一構成部分
には同一符号を付しである。

第２図において、ＲＡＭテスト回路３ａはトライステー
トゲート（以下、ゲートと略す）１４゜１５ａ、１５ｂ
１データレジスタ１６及びアドレスレジスタ１７よりな
る。また、ＲＡＭテスト回路４ａはゲート１８．１９ａ
、１９ｂ、データレジスタ２０及びアドレスレジスタ２
１よりなる。

更にＲＡＭテスト回路５ａはゲート２２．２３８゜２３
ｂ、データレジスタ２４及びアドレスレジスタ２５より
なる。

また、２６．２７及び２８はゲートアレイＬＳＩ内部回
路よりのアドレス信号入力端子である。

テスト端子１０はゲート１４．データレジスタ１６、ゲ
ート１８．データレジスタ２０．ゲート２２を夫々直列
に介してデータレジスタ２４に接続されている。また、
テスト端子１１はゲート１５ａ、アドレスレジスタ１７
．ゲート１９ａ。

アドレスレジスタ２１．ゲート２３ａを夫々直列に介し
てアドレスレジスタ２５に接続されている。

データレジスタ１６．２０及び２４は夫々複数ビットの
レジスタで、ＲＡＭブロック３，４及び５に対して、別
々に書ぎ込まれるべぎテストデータを並列に供給Ｊ′る
。またアドレスレジスタ１７゜２１及び２５は夫々複数
ビットのレジスタで、ＲＡＭブロック３．４及び５ヘア
ドレス信号を並列に出力する。

切換え端子１２には、テストモード時にハイレベル、テ
ストモード以外のモード時にローレベルの信号が入力さ
れる。テスト端子１０及び１１にはＬＳＩメーカ側で作
成したテストデータが人力される。

テストモード時の動作につぎ説明するに、このときは、
まず、切換え端子１２を介してハイレベルの信号がゲー
ト１４ｂ、１５ｂ、１８ｂ、１９ｂ。

２２ｂ及び２３ｂの各１ＩＪ１ｔＩＩ端子に夫々印加さ
れてこれらをオフとする。

一方、切換え端子１２よりのハイレベルの信号はインバ
ータ２９により極性反転されてローレベルに変換された
後、ゲート１４ａ、１５ａ、１８ａ。

１９ａ、２２ａ及び２３ａの８制ｔ［ｌ端子に夫々印加
されてこれらをオンとする。

その結果、アドレスレジスタ１７．２１及び２５が内部
回路から切離される。なお、データレジスタ１６．２０
及び２４にはテスト回路専用とされである。

次にテスト端子１１にテスト用アドレスデータがシリア
ルに入力される。このテスト用アドレスデータはゲート
１５を通してアドレスレジスタ１７にシリアルに入力さ
れ、入出力端子７〜９のうち所定の入出力端子からのり
［１ツクに基づいてこのアドレスレジスタ１７内でシフ
トされる。アドレスレジスタ１７の全段に記憶されたテ
スト用アドレスデータはＲＡＭブロック３のＲＡＭに並
列に供給されてそのアドレスを選択する。

引続いて、テスト端子１０にシリアル入来したテストデ
ータはゲート１４を通しでデータレジスタ１°６に入力
される。このデータレジスタ１６によりテストデータは
直並列変換されてＲＡＭブロック３のＲＡＭの上記選択
されたアドレスに古き込まれる。

次に、アドレスレジスタ１７よりシリアルに取り出され
たテスト用アドレスデータはゲート１９ａを通してアド
レスレジスタ２１にシリアルに入力される。引続いてデ
ータレジスタ１６内をシフトされてこれよりシリアルに
取り出されたテスト端子１０よりのテストデータは、ゲ
ート１８を通してデータレジスタ２０に人力される。ア
ドレスレジスタ２１の並列出力アドレスデータに基づい
て、データレジスタ２０の並列出力テストデータがＲＡ
Ｍブロック４内のＲＡＭに宙き込まれる。

その後、上記と同様にしてアドレスレジスタ２１よりシ
リアルに取り出されたテスト用アドレスデータはゲート
２３ａを通してアドレスレジスタ２５に入力される。更
にデータレジスタ２０よりシリアルに取り出されたテス
トデータはゲート２２を通してデータレジスタ２４にシ
リアルに入力され、ここで直並列変換されてＲＡＭブロ
ック５内のＲＡＭに書き込まれる。

ＲＡＭブロック３〜５のＲＡＭの書き込み及び読み出し
の制御は、入出力端子７〜９の中の所定の入出力端子を
利用して入力される制御パルスにより行なわれる。

読み出し時にはＦ記と同様にしてアドレス選択。

データ読み出しが順次行なわれる。ＲＡＭブロック３〜
５から読み出されたデータは入出力端子６〜９のうち所
定の入出力端子から取り出される。

この読み出しデータにより、ゲートアレイＬＳＩ内のＲ
ＡＭブロック３〜５の論理動作を確認することができる
。

このように、テストデータ及びテスト用アドレスデータ
は夫々データレジスタ１６．２０及び２４やアドレスレ
ジスタ１７．２１及び２５を順次シリアルに転送される
ため、テスト端子は１０及び１１の２つだけでよく、切
換え端子１２を含めても全部で３端子だけで済む。

テストモード以外のモード時には切換え端子１２にはロ
ーレベルの信号が入力されるから、インバータ２９の出
力信号はハイレベルとなり、ゲート１４．１５８．２２
及び２３ａが夫々オフとされて各レジスタ１６．１７．
２０，２１．２４及び２５へのテスト端子１０及び１１
よりのデータの入力を禁止する。

これと同時に、ゲート１５ｂ、１９ｂ及び２３ｂが切換
え端子１２よりのローレベルの信号により夫々オンとさ
れるので、内部回路より端子２６゜２７及び２８を別々
に介して入来する各アドレスデータがゲート１５ｂ、１
９ｂ及び２３ｂを別々に通してアドレスレジスタ１７．
２１及び２５に並列に入力される。

なお、本発明はＲＡＭ以外のメモリ回路（例えばＲＯＭ
）が複数７０ツク形成されたゲートアレイＬＳＩやＲＡ
Ｍ及びＲＯＭが混在して全部で複数ブロック形成された
ゲートアレイＬＳＩにも適用することができることは勿
論である。

〔発明の効果〕

上述の如く、本発明によれば、テストデータを複数のメ
モリ回路ブロックのレジスタに順次シリアルに転送する
ようにしたので、テスト端子を最小限にでき、このため
必要最小限の信号線の入出力端子数を確保することがで
き、またメモリ回路ブロック自体のテストは外部のテス
ト端子を用いて行なえるので、テストデータはＬＳＩメ
ーカ側が作成′可能となることから、論理設計者（ＬＳ
Ｉユーザ）のテストデータ作成作業を解放することがで
きる等の特長を有するものである。

【図面の簡単な説明】

第１図は本発明の一実施例を示ＴＩ′構成図、第２図は
本発明の要部の一実施例を示す回路図である。 図中において、 １は基板、 ２はゲートブロック、 ３〜５はＲＡＭブロック、 ３ａ、４ａ、５ａはＲＡＭテスト回路、１０．１１はＲ
ＡＭ専用テスト端子、 １２は切換え端子、 １６．２０．２４はデータレジスタ、 １７．２１．２５はアドレスレジスタである。

Claims (1)

1. 【特許請求の範囲】 同一基板（１）上に複数のメモリ回路ブロック（３〜５
   ）が形成された半導体集積回路において、第１及び第２
   のテスト端子（１０、１１）及び切換え端子（１２）を
   前記基板（１）の周辺部に設け、 前記複数のメモリ回路ブロック（３〜５）のデータレジ
   スタ（１６、２０、２４）及びアドレスレジスタ（１７
   、２１、２５）のうち、該データレジスタ（１６、２０
   、２４）同士を前記第１のテスト端子に対して互いに直
   列に接続すると共に、該アドレスレジスタ（１７、２１
   、２５）同士を前記第２のテスト端子に対して互いに直
   列に接続したことを特徴とする半導体集積回路。