JPS58184663A - テスト装置 - Google Patents
テスト装置Info
- Publication number
- JPS58184663A JPS58184663A JP57067289A JP6728982A JPS58184663A JP S58184663 A JPS58184663 A JP S58184663A JP 57067289 A JP57067289 A JP 57067289A JP 6728982 A JP6728982 A JP 6728982A JP S58184663 A JPS58184663 A JP S58184663A
- Authority
- JP
- Japan
- Prior art keywords
- test
- output
- data
- register
- local memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明は、テスト装置に関するものである。
従来技術
近年、半導体集積回路の大規模化に伴い、入出力ビン数
も増加する傾向にある。したがって半導体集積回路（Ｌ
ＳＩ）をテストするテスト装置も多ピン化の傾向を示し
ている。しかしながら、従来のテスト装置においては、
最大のピン数を有するＬＳＩのテストのみを考慮してい
る為、他のより少数のピンを有するＬＳＩをテス）−ｔ
ろ時には、多（のテストピンが使用されずにいｔ−０し
たがって非常に効率の悪いテストを行っていた。
も増加する傾向にある。したがって半導体集積回路（Ｌ
ＳＩ）をテストするテスト装置も多ピン化の傾向を示し
ている。しかしながら、従来のテスト装置においては、
最大のピン数を有するＬＳＩのテストのみを考慮してい
る為、他のより少数のピンを有するＬＳＩをテス）−ｔ
ろ時には、多（のテストピンが使用されずにいｔ−０し
たがって非常に効率の悪いテストを行っていた。
発明の目的
本発明の目的とするところは、上記の如き問題点を除去
するものであり、少数のピンを有するＬＳＩをテストす
る時には、未使用ピンに対して、該テスト信号と同じも
のを与えることにより、同時に複数のＬＳＩのテストを
可能とする。という効果を有するテスト装置を提供する
ことｌ（ある。
するものであり、少数のピンを有するＬＳＩをテストす
る時には、未使用ピンに対して、該テスト信号と同じも
のを与えることにより、同時に複数のＬＳＩのテストを
可能とする。という効果を有するテスト装置を提供する
ことｌ（ある。
この発明の特徴とするところは、分割指示レジスタを具
備し、該レジスタの信号により、テスト実行順にテスト
データな保持するメモリの入力データレジスタに対して
ピン番号対応にアドレス付けする（口）路を修飾するこ
とにある。
備し、該レジスタの信号により、テスト実行順にテスト
データな保持するメモリの入力データレジスタに対して
ピン番号対応にアドレス付けする（口）路を修飾するこ
とにある。
発明の実施例
以下、本発明の一実施例を１ψを用いて詳細に曲、明す
る。なお本実施例においては、分割レジスタの値として
、１，２．４分割が指定できるものとする。
る。なお本実施例においては、分割レジスタの値として
、１，２．４分割が指定できるものとする。
まず本実施例の構成を第１図に示す。
仮想ピン番号を保持するレジスタ１．仮想ビン→実ピン
変換メモリ２９分割指示レジスタ３を入力としてアドレ
ス付は回路４に接続される。
変換メモリ２９分割指示レジスタ３を入力としてアドレ
ス付は回路４に接続される。
アドレス付は回路４の出力により、入力データレジスタ
５の書込みを制御する。該データは、ローカルメモリ６
に蓄えられ、その出力は出力データレジスタ７を経由し
て、テストピンな制御スルピンエレクトロニクスへと倶
給される。
５の書込みを制御する。該データは、ローカルメモリ６
に蓄えられ、その出力は出力データレジスタ７を経由し
て、テストピンな制御スルピンエレクトロニクスへと倶
給される。
次に本発明の動作について詳細に説明する。
テストデータは、１テス）４４間単位に状態の変１ダ
化した仮想ピンの情報として図示していないメモリに、
ＬＳＩ単位に保持されている。次に制＠装置はこれを、
テスタが実行できるｒ５に編集して、ローカルメモリ６
に蓄える。ローカルメモリ６に蓄えられているデータは
、第２図に示すようにチャネル（Ｃ）Ｉ）−テスタの各
ピンに対応する部位をこう呼ぶ一対応に論理値、入出力
種別、比較マスクとして保持している。
ＬＳＩ単位に保持されている。次に制＠装置はこれを、
テスタが実行できるｒ５に編集して、ローカルメモリ６
に蓄える。ローカルメモリ６に蓄えられているデータは
、第２図に示すようにチャネル（Ｃ）Ｉ）−テスタの各
ピンに対応する部位をこう呼ぶ一対応に論理値、入出力
種別、比較マスクとして保持している。
なおテスト実行時には、ローカルメモリ６から読出され
たデータは、出力し／ジスタフを経由して出力され、入
出力ビン種別が入力ビン種別であれば、該論理値レベル
を被テスト対象に印加する。また出力ビン種別であって
マスクが“０゛であれば出力値と論理値を比較し、一致
しているかテストする。
たデータは、出力し／ジスタフを経由して出力され、入
出力ビン種別が入力ビン種別であれば、該論理値レベル
を被テスト対象に印加する。また出力ビン種別であって
マスクが“０゛であれば出力値と論理値を比較し、一致
しているかテストする。
次にメモリ上のテストデータなローカルメモリに編集す
る動作をより詳細に説明する。
る動作をより詳細に説明する。
１テスト時間の編集処理は、まずメモリ上のテストデー
タの仮想ピン番号を、仮想ピン番号レジスタ１にセット
、する。次いで変１姿メ篭り２より読み出された実ビン
番号（ＣＨピン番号）−Ａｎ〜Ａ７の８ビツトで示され
る−により、入力データレジスタ５をアドレス付けする
。
タの仮想ピン番号を、仮想ピン番号レジスタ１にセット
、する。次いで変１姿メ篭り２より読み出された実ビン
番号（ＣＨピン番号）−Ａｎ〜Ａ７の８ビツトで示され
る−により、入力データレジスタ５をアドレス付けする
。
ここで、第３Ｍに示すように、アドレス付は回路４は、
分割指示レジスタ３の指示により以下の動作を行う。
分割指示レジスタ３の指示により以下の動作を行う。
１、ＤＯ，ＤＩビットオフの時
分割されず、実Ｃ）１番号ＡＯ〜Ａ７がそのままデコー
ドされる。
ドされる。
２、ＤＯオン、Ｄ１オフの時
２分割が指示され、実ＣＨ番号Ａ１〜Ａ７によりデコー
ドされた信号が２組出力される。
ドされた信号が２組出力される。
３、 Ｄ１オンの時
４分割が指示され、実Ｃａ１番号Ａ２〜八７によりデコ
ードされた信号が４組出力される。
ードされた信号が４組出力される。
前記のようにアドレス付けされた入力データレジスタ５
に、論理値、入出力種別、比較マスクを各々部分書込み
する。同様の処理を１テストサイクル内で変化する全Ｃ
Ｈに対して実行し、その後人力データレジスタ５の内容
をローカルメモリ６に保持する。次にローカルメモリ６
のアドレスを更新し次テストサイクルの編集処理を行う
。
に、論理値、入出力種別、比較マスクを各々部分書込み
する。同様の処理を１テストサイクル内で変化する全Ｃ
Ｈに対して実行し、その後人力データレジスタ５の内容
をローカルメモリ６に保持する。次にローカルメモリ６
のアドレスを更新し次テストサイクルの編集処理を行う
。
発明の効果
以上、述べたごとく、本発明によれば、多数のテストビ
ンな有するテスト装置て゛、少数ビンのＬＳＩをテスト
する時においても、効率的にテストが行えるテスト装置
を得ることができる。
ンな有するテスト装置て゛、少数ビンのＬＳＩをテスト
する時においても、効率的にテストが行えるテスト装置
を得ることができる。
第１図は、この発明によるテスト装置の一実施例の構成
図、第２図は、入力データレジスタ５、ローカルメモリ
６、出力データレジスタ７の詳細構成図、第６図は、ア
ドレス付は回路４の詳細説明図１である。 １・・・仮想ピンレジスタ ２・・・変換メモリ ５・・・分割指示レジスタ ４・・・アドレス付は回路 ５・・・入力データレジスタ ６・・・ローカルメモリ ７・・・出力データレジスタ 才 １ 図 ′７２ 図 才 ３ 図
図、第２図は、入力データレジスタ５、ローカルメモリ
６、出力データレジスタ７の詳細構成図、第６図は、ア
ドレス付は回路４の詳細説明図１である。 １・・・仮想ピンレジスタ ２・・・変換メモリ ５・・・分割指示レジスタ ４・・・アドレス付は回路 ５・・・入力データレジスタ ６・・・ローカルメモリ ７・・・出力データレジスタ 才 １ 図 ′７２ 図 才 ３ 図
Claims (1)
- 入力データとして与えられる仮想ピン番号を実ピン番号
に膏換する第１のメモリと、前記第１のメモリの出力に
より書き込み位置を指示されるレジスタと、前記レジス
タの内容をテスト実行順に保持する第２のメモリを有す
るテスト装置において、分割指示レジスタを具備し、該
分割指示レジスタの信号により、前記レジスタの書込み
位置信号を修飾する手段を有することを特徴とするテス
ト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57067289A JPS58184663A (ja) | 1982-04-23 | 1982-04-23 | テスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57067289A JPS58184663A (ja) | 1982-04-23 | 1982-04-23 | テスト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58184663A true JPS58184663A (ja) | 1983-10-28 |
Family
ID=13340666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57067289A Pending JPS58184663A (ja) | 1982-04-23 | 1982-04-23 | テスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58184663A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276135A (ja) * | 1987-05-06 | 1988-11-14 | Nec Corp | 半導体集積回路 |
| JPH0554329U (ja) * | 1991-12-26 | 1993-07-20 | 株式会社イナバエクステリア | 飲料用容器 |
-
1982
- 1982-04-23 JP JP57067289A patent/JPS58184663A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276135A (ja) * | 1987-05-06 | 1988-11-14 | Nec Corp | 半導体集積回路 |
| JPH0554329U (ja) * | 1991-12-26 | 1993-07-20 | 株式会社イナバエクステリア | 飲料用容器 |
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