JPH0283473A - Ic試験装置 - Google Patents
Ic試験装置Info
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- JPH0283473A JPH0283473A JP63235050A JP23505088A JPH0283473A JP H0283473 A JPH0283473 A JP H0283473A JP 63235050 A JP63235050 A JP 63235050A JP 23505088 A JP23505088 A JP 23505088A JP H0283473 A JPH0283473 A JP H0283473A
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- 238000007906 compression Methods 0.000 claims abstract description 3
- 230000006835 compression Effects 0.000 claims abstract description 3
- 238000013500 data storage Methods 0.000 claims description 3
- 238000013144 data compression Methods 0.000 abstract description 11
- 238000012545 processing Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 238000004088 simulation Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 102100037114 Elongin-C Human genes 0.000 description 1
- 101001011859 Homo sapiens Elongin-A Proteins 0.000 description 1
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- 101000836005 Homo sapiens S-phase kinase-associated protein 1 Proteins 0.000 description 1
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- 238000012937 correction Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はLSI試験用パターンの発生方式に係わり、特
に論理LSIを試験するテストパターンデータを効率よ
く編集・格納するに好適なデータ格納手段を持ったIC
試験装置に関する。
に論理LSIを試験するテストパターンデータを効率よ
く編集・格納するに好適なデータ格納手段を持ったIC
試験装置に関する。
論理LSIの大規模化に伴い、これを試験するためのテ
ストパターンの容量や複雑さは、増加の一途を辿ってい
る。そのため、完全に使いものになるテストパターンを
作るには、シュミレーション結果に基づくデザインオー
トメーション(DA)の出力データをIC試験装置に入
力し、実際にテストしながらそのデータを修正すること
が、不可欠となってきている。
ストパターンの容量や複雑さは、増加の一途を辿ってい
る。そのため、完全に使いものになるテストパターンを
作るには、シュミレーション結果に基づくデザインオー
トメーション(DA)の出力データをIC試験装置に入
力し、実際にテストしながらそのデータを修正すること
が、不可欠となってきている。
第3図は、従来のIC試1jl装置の構成図である。
第3図において、大容量メモリ1は、テストシュミレー
ション結果に基づいて作られたデザインオートメーショ
ン(DA、ソフト処理による。)からのテストデータを
圧縮した形式で格納している。
ション結果に基づいて作られたデザインオートメーショ
ン(DA、ソフト処理による。)からのテストデータを
圧縮した形式で格納している。
この圧縮されているテストデータは、展開部3で展開さ
れた後に、パターン発生器6の高速パターンメモリ2に
格納される。この高速パターンメモリ2のテストデータ
は、バス1oを介してCPU9から送出されてくるテス
トスタート信号と共に、ピンコントロール7の波形発生
・比較器に高速に出力される。この波形発生・比較器へ
の出力は。
れた後に、パターン発生器6の高速パターンメモリ2に
格納される。この高速パターンメモリ2のテストデータ
は、バス1oを介してCPU9から送出されてくるテス
トスタート信号と共に、ピンコントロール7の波形発生
・比較器に高速に出力される。この波形発生・比較器へ
の出力は。
タイミング発生器5の動作速度で、且つパターン発生F
a6のシーケンス制御器の出力するアドレスに従って為
される。そして、ピンエレクトロニクス8のドライバコ
ンパレータを介して被試験LSIに供給される。
a6のシーケンス制御器の出力するアドレスに従って為
される。そして、ピンエレクトロニクス8のドライバコ
ンパレータを介して被試験LSIに供給される。
大容量データメモリ1に格納されているパターンデータ
をそのままテストに使用する場合の他。
をそのままテストに使用する場合の他。
パターンデータを修正した後に修正データを被試験LS
IIIに供給しなければならない場合がある。このテス
トパターンデータの修正は、圧縮形式のままでは容易に
行なえない為、高速パターンメモリ2上でCPU9の指
示で行なうことになる。
IIIに供給しなければならない場合がある。このテス
トパターンデータの修正は、圧縮形式のままでは容易に
行なえない為、高速パターンメモリ2上でCPU9の指
示で行なうことになる。
そして、修正したパターンデータは、上述と同様に被L
SIIIに供給される。
SIIIに供給される。
テストに使用した高速パターンメモリ2上のパターンデ
ータを保存する場合は、バス1oを通して該パターンデ
ータを高速パターンメモリ2から読み出し、再度、大容
量データメモリ1に格納したり、あるいはCPU9に接
続された図示しないディスク等に格納している。このと
き、従来は、パターンデータをソフト的に圧縮しながら
バス10を介して転送させている。
ータを保存する場合は、バス1oを通して該パターンデ
ータを高速パターンメモリ2から読み出し、再度、大容
量データメモリ1に格納したり、あるいはCPU9に接
続された図示しないディスク等に格納している。このと
き、従来は、パターンデータをソフト的に圧縮しながら
バス10を介して転送させている。
尚、従来の大容量データメモリからの展開転送について
は、アイ・イー・イー・イー、1985年インタナショ
ナル・テスト・コンファレンスのペーパー12.3 第
431頁から第436頁(I E E E 、 I n
ternationaL Te5t Confer
ence。
は、アイ・イー・イー・イー、1985年インタナショ
ナル・テスト・コンファレンスのペーパー12.3 第
431頁から第436頁(I E E E 、 I n
ternationaL Te5t Confer
ence。
Paper12.3pp、431−436 1985)
のR,タカギ、R,ヨシノ発表の「カスタムVLSI
テスト システム(CUSTOM VLSITEST
SYSTEM)Jにて論じられている。
のR,タカギ、R,ヨシノ発表の「カスタムVLSI
テスト システム(CUSTOM VLSITEST
SYSTEM)Jにて論じられている。
上記従来技術に係るIC試験装置は、大量のデータをソ
フト的に圧縮しながらバスを転送させるため、多大な処
理時間を必要とし、テストのスループットを下げるとい
う問題がある。
フト的に圧縮しながらバスを転送させるため、多大な処
理時間を必要とし、テストのスループットを下げるとい
う問題がある。
本発明の課題は、テストスループットを向上させるIC
試験装置を提供することにある。
試験装置を提供することにある。
上記課題は、高速パターンメモリ上に展開されたパター
ンデータを、要求されたフォーマットで圧縮しこれを大
容量データメモリに直接格納するハードウェア手段を設
けることで、達成される。
ンデータを、要求されたフォーマットで圧縮しこれを大
容量データメモリに直接格納するハードウェア手段を設
けることで、達成される。
高速パターンメモリ上のデータは、前記ハードウェア手
段によりハード的に圧縮され、再び大容量データメモリ
に直接格納される。データの圧縮はソフト的に行なうの
でないため、処理時間は短くなり、テストスルーブツト
が向上する。
段によりハード的に圧縮され、再び大容量データメモリ
に直接格納される。データの圧縮はソフト的に行なうの
でないため、処理時間は短くなり、テストスルーブツト
が向上する。
以下、本発明の一実施例を第1図及び第2図は参照して
説明する。
説明する。
先ず、第2図により、データの圧縮・展開の原理を説明
する。テストパターンデータは、使用されるDAにより
、その圧縮形フォーマットが異なるため、ここでは考え
方の1例を示す。
する。テストパターンデータは、使用されるDAにより
、その圧縮形フォーマットが異なるため、ここでは考え
方の1例を示す。
通常、イベントドリブン方式と呼ばれる論理回路シミュ
レーションの実行方式では、それから得られるテストパ
ターンの記述もデータがOから1゜或は、1からOに変
化する情報だけが残された、いわゆる圧縮形式と呼ばれ
るフォーマットで行なわれる。すなわち、大容量データ
メモリには、テストパターンデータとして、全ての実行
ステップに必要な1,0データが格納されるのではなく
。
レーションの実行方式では、それから得られるテストパ
ターンの記述もデータがOから1゜或は、1からOに変
化する情報だけが残された、いわゆる圧縮形式と呼ばれ
るフォーマットで行なわれる。すなわち、大容量データ
メモリには、テストパターンデータとして、全ての実行
ステップに必要な1,0データが格納されるのではなく
。
第2図のように、ビン番号、データが変化する高速メモ
リのアドレスおよびその時のデータで表わされる。LS
Iテスタでは、これを右側に示す高速メモリに、実際の
テストパターンデータの形に戻して格納し、テスト実行
時にはこれを高速に出力する。この格納作業を展開格納
と呼ぶ。
リのアドレスおよびその時のデータで表わされる。LS
Iテスタでは、これを右側に示す高速メモリに、実際の
テストパターンデータの形に戻して格納し、テスト実行
時にはこれを高速に出力する。この格納作業を展開格納
と呼ぶ。
すなわち、アドレスaにデータOがかかれ、それ以後、
アドレスbまでは同一データ(0)のため大容量データ
メモリからはデータが転送されず。
アドレスbまでは同一データ(0)のため大容量データ
メモリからはデータが転送されず。
アドレスbまでは高速パターンメモリ部で自ら。
アドレスaと同一データを書込むこととなる。
そして、アドレスbでデータ1の情報を受け。
同様にパターンデータを展開格納する。
第1図は、本発明の一実施例に係るIC試験装置の要部
構成図で、データ圧縮部、大容量データメモリ、データ
展開部、テスタ第1番目のピンへの高速パターンメモリ
およびCPU部を示している。一般的に、汎用論理LS
iテスタの高速パターンメモリは1ピン当り少なくとも
3ビツト幅で構成されているが、ここではデータの展開
および圧縮動作を説明することを主眼としたため、1ビ
ツトのみで表現している。又、データ展開動作は公知技
術のため高速パターンメモリへの書込信号(WE)の図
示は省略し、又、CPU部も、大容量メモリや高速パタ
ーンメモリを始めとし各部のレジスタ(Reg)やカウ
ンタ等へアクセスしてデータの読書きすることもLSI
テスタでは一般的であり、ここでは各回路要素へ直接デ
ータバスやアドレスバスなどを接続することは省略した
。しかしながら、以下の動作説明において、各要素への
初期値セットやリセット、メモリへのデータ読書きは全
てCPUの指示により実行される。尚。
構成図で、データ圧縮部、大容量データメモリ、データ
展開部、テスタ第1番目のピンへの高速パターンメモリ
およびCPU部を示している。一般的に、汎用論理LS
iテスタの高速パターンメモリは1ピン当り少なくとも
3ビツト幅で構成されているが、ここではデータの展開
および圧縮動作を説明することを主眼としたため、1ビ
ツトのみで表現している。又、データ展開動作は公知技
術のため高速パターンメモリへの書込信号(WE)の図
示は省略し、又、CPU部も、大容量メモリや高速パタ
ーンメモリを始めとし各部のレジスタ(Reg)やカウ
ンタ等へアクセスしてデータの読書きすることもLSI
テスタでは一般的であり、ここでは各回路要素へ直接デ
ータバスやアドレスバスなどを接続することは省略した
。しかしながら、以下の動作説明において、各要素への
初期値セットやリセット、メモリへのデータ読書きは全
てCPUの指示により実行される。尚。
第1図に示す実施例におけるデータの圧縮・展開は、第
2図で説明したフォーマットに従って行なわれる。
2図で説明したフォーマットに従って行なわれる。
第1図において、データ展開部3は、LSIテスタのピ
ン番号を指定するためのピン番号デコーダ11と、大容
量データメモリ1に格納された高速パターンメモリ2用
のデータ変化アドレス(I(アドレス)と現在アクセス
している高速パターンメモリ2用のHアドレスを比較す
る比較器12と、データ変化が発生しないアドレスでは
1ステツプ前のデータを繰返し高速パターンメモリ2に
書込むためのデータレジスタ(Rcg) 13と、これ
らアドレスが一致したとき(Yes)には大容量データ
メモリ1からのデータを新たなデータとして高速パター
ンメモリ2に書込むよう上記Reg13の保持データと
の選択切換えを行なう選択器(Se1.)14と、高速
パターンメモリのアドレス(Hアドレス)を発生するH
アドレスカウンタ15から植成される。
ン番号を指定するためのピン番号デコーダ11と、大容
量データメモリ1に格納された高速パターンメモリ2用
のデータ変化アドレス(I(アドレス)と現在アクセス
している高速パターンメモリ2用のHアドレスを比較す
る比較器12と、データ変化が発生しないアドレスでは
1ステツプ前のデータを繰返し高速パターンメモリ2に
書込むためのデータレジスタ(Rcg) 13と、これ
らアドレスが一致したとき(Yes)には大容量データ
メモリ1からのデータを新たなデータとして高速パター
ンメモリ2に書込むよう上記Reg13の保持データと
の選択切換えを行なう選択器(Se1.)14と、高速
パターンメモリのアドレス(Hアドレス)を発生するH
アドレスカウンタ15から植成される。
一方、データ圧縮部4は、データ展開部3の1(アドレ
スカウンタ15からのHアドレス出力を受けて高速パタ
ーンメモリ2の最大アドレスか否かを判定するHアドレ
スMax判定器16と2判定結果としてMax時にMa
x信号を出力し、データ圧縮するピン番号を次に進める
ためのピン番号カウンタ17と、高速パターンメモリ2
からの出力データを一時記憶する保持レジスタ(Reg
、) 18と。
スカウンタ15からのHアドレス出力を受けて高速パタ
ーンメモリ2の最大アドレスか否かを判定するHアドレ
スMax判定器16と2判定結果としてMax時にMa
x信号を出力し、データ圧縮するピン番号を次に進める
ためのピン番号カウンタ17と、高速パターンメモリ2
からの出力データを一時記憶する保持レジスタ(Reg
、) 18と。
それに続く読出しデータと保持レジスタ18内のデータ
とを比較し不一致であればデータの変化点と認識してそ
の時点での大容量データメモリ1のアドレスにピン番号
、■エアドレス、データを書込むための書込信号を発生
する比較器19と、比較器19が不一致信号を出力する
度にアドレスを1ステツプ進めるアドレスカウンタ20
から構成される。
とを比較し不一致であればデータの変化点と認識してそ
の時点での大容量データメモリ1のアドレスにピン番号
、■エアドレス、データを書込むための書込信号を発生
する比較器19と、比較器19が不一致信号を出力する
度にアドレスを1ステツプ進めるアドレスカウンタ20
から構成される。
上述した構成において、第1図の大容量データメモリ1
内に記載された圧縮形式のデータは、比較器12.レジ
スタ13及び選択器13により、第1図の高速パターン
メモリ2に記載された様に“OO111”と展開される
。このようにして展開されたパターンデータは、図示し
ない波形発生・比較器(第3図参照)に出力されるが、
この出力時にHアドレスカウンタを動作させると、高速
パターンメモリ2からの展開データの読み出しに同期し
て該展開データがデータ圧縮部4に転送される。そして
、この展開データは圧縮されて大容量データメモリ1内
に自動的に格納される。
内に記載された圧縮形式のデータは、比較器12.レジ
スタ13及び選択器13により、第1図の高速パターン
メモリ2に記載された様に“OO111”と展開される
。このようにして展開されたパターンデータは、図示し
ない波形発生・比較器(第3図参照)に出力されるが、
この出力時にHアドレスカウンタを動作させると、高速
パターンメモリ2からの展開データの読み出しに同期し
て該展開データがデータ圧縮部4に転送される。そして
、この展開データは圧縮されて大容量データメモリ1内
に自動的に格納される。
高速パターンメモリ2に展開されたデータを修正してか
ら後段の波形発生・比較器に出力したい場合には、操作
者は図示しないデイスプレィでこの展開データ゛’00
111”を見ながら、キーボードを操作し、例えばデー
タを” OOO11”に修正する。つまり、アドレスb
のデータを1から0に修正する。尚、修正データにおい
てデータが0から1に変化するアドレスをCとして以下
説明する。
ら後段の波形発生・比較器に出力したい場合には、操作
者は図示しないデイスプレィでこの展開データ゛’00
111”を見ながら、キーボードを操作し、例えばデー
タを” OOO11”に修正する。つまり、アドレスb
のデータを1から0に修正する。尚、修正データにおい
てデータが0から1に変化するアドレスをCとして以下
説明する。
修正データをHアドレスカウンタ15の動作させながら
後段の波形発生・比較器に出力すると。
後段の波形発生・比較器に出力すると。
これと同時に修正データはデータ圧縮部4に転送される
。比較器19は、修正データが変化する場所で大容量デ
ータメモリ1への書込信号を出力し。
。比較器19は、修正データが変化する場所で大容量デ
ータメモリ1への書込信号を出力し。
これにより、修正データの圧縮データが大容量データメ
モリ1に格納される。上述した修正データ” 0001
1 ”場合、第1図に図示する圧縮データのアドレスb
の表示が、アドレスCとなる。
モリ1に格納される。上述した修正データ” 0001
1 ”場合、第1図に図示する圧縮データのアドレスb
の表示が、アドレスCとなる。
このように、修正データをソフト処理ではなくハード的
に圧縮して大容量データメモリ1に格納するので、デー
タの転送や圧縮に時間がかかりすぎることはなく、テス
トのスループットが向上する。
に圧縮して大容量データメモリ1に格納するので、デー
タの転送や圧縮に時間がかかりすぎることはなく、テス
トのスループットが向上する。
本発明によれば、LSIのピン単位に用意された高速パ
ターンメモリの格納データを、ハードウェアで大容量デ
ータメモリに高速圧縮格納できるため、ソフト的に圧縮
しながらCPUバスを経由して大容量データメモリに戻
す以外の手段を持たない従来テスタに比較し、処理時間
として数十分の1にできる効果がある。
ターンメモリの格納データを、ハードウェアで大容量デ
ータメモリに高速圧縮格納できるため、ソフト的に圧縮
しながらCPUバスを経由して大容量データメモリに戻
す以外の手段を持たない従来テスタに比較し、処理時間
として数十分の1にできる効果がある。
第1図は本発明の一実施例に係るIC試験装置の要部構
成図、第2図は実施例におけるデータの圧縮・展開の原
理を説明する図、第3図は従来のIC試験装置の構成図
である。 l・・・大容量データメモリ、2・・・高速パターンメ
モリ、3・・・データ展開部、4・・・データ圧縮部、
5・・・タイミング発生器、6・・・パターン発生器、
7・・・ピンコントロール、8・・・ピンエレクトロニ
クス、9 ・=−CP U、l O−CP Uバス。 感20
成図、第2図は実施例におけるデータの圧縮・展開の原
理を説明する図、第3図は従来のIC試験装置の構成図
である。 l・・・大容量データメモリ、2・・・高速パターンメ
モリ、3・・・データ展開部、4・・・データ圧縮部、
5・・・タイミング発生器、6・・・パターン発生器、
7・・・ピンコントロール、8・・・ピンエレクトロニ
クス、9 ・=−CP U、l O−CP Uバス。 感20
Claims (1)
- 1、試験実行のタイミング発生手段と、該タイミング発
生手段により動作制御されるテストシーケンス制御手段
と、被試験ICへの印加波形制御手段と、被試験ICか
らの出力信号を期待値と比較判定する手段と、圧縮され
た形式のテストデータを格納する大容量データ記憶手段
と、圧縮テストデータを展開したデータを格納し高速に
出力する高速メモリと、上記各手段及びメモリを制御す
る計算機から成るIC試験装置において、前記高速メモ
リの格納データを圧縮して前記大容量データ記憶手段に
格納する圧縮手段を設けたことを特徴とするIC試験装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63235050A JPH0283473A (ja) | 1988-09-21 | 1988-09-21 | Ic試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63235050A JPH0283473A (ja) | 1988-09-21 | 1988-09-21 | Ic試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0283473A true JPH0283473A (ja) | 1990-03-23 |
Family
ID=16980344
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63235050A Pending JPH0283473A (ja) | 1988-09-21 | 1988-09-21 | Ic試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0283473A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH032579A (ja) * | 1989-05-30 | 1991-01-08 | Fujitsu Ltd | 圧縮データを用いた論理回路試験方法及びその装置 |
WO2006022087A1 (ja) * | 2004-08-23 | 2006-03-02 | Advantest Corporation | 試験装置及び試験方法 |
JP2006201017A (ja) * | 2005-01-20 | 2006-08-03 | Yokogawa Electric Corp | Icテスタ |
JP2008122212A (ja) * | 2006-11-13 | 2008-05-29 | Yokogawa Electric Corp | デバイステスタ |
-
1988
- 1988-09-21 JP JP63235050A patent/JPH0283473A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH032579A (ja) * | 1989-05-30 | 1991-01-08 | Fujitsu Ltd | 圧縮データを用いた論理回路試験方法及びその装置 |
WO2006022087A1 (ja) * | 2004-08-23 | 2006-03-02 | Advantest Corporation | 試験装置及び試験方法 |
US7500148B2 (en) | 2004-08-23 | 2009-03-03 | Advantest Corporation | Test apparatus and testing method |
JP2006201017A (ja) * | 2005-01-20 | 2006-08-03 | Yokogawa Electric Corp | Icテスタ |
JP4687117B2 (ja) * | 2005-01-20 | 2011-05-25 | 横河電機株式会社 | Icテスタ |
JP2008122212A (ja) * | 2006-11-13 | 2008-05-29 | Yokogawa Electric Corp | デバイステスタ |
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