JPS63276135A

JPS63276135A - 半導体集積回路

Info

Publication number: JPS63276135A
Application number: JP62111335A
Authority: JP
Inventors: Manabu Kimoto; 木本　學
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-05-06
Filing date: 1987-05-06
Publication date: 1988-11-14
Anticipated expiration: 2009-06-29
Also published as: JPH0650475B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体集積回路、特に種々の仕様要求に応じら
れるように、あらかじめ設計された多くの機能ブロック
を組み合わせて構成される半導体集積回路に関する。

〔従来の技術〕

近年、半導体集積回路、特にマイクロコンピュータやメ
モリを始めとするＬＳＩ（大規模集積回路）はその応用
分野が広がり多方面で利用されている。しかしながら応
用分野が広がるにつれて、従来の汎用ＬＳＩは効率的な
システムを構成するには必ずしも十分でなく、それぞれ
応用分野に最適な機能を持つ専用ＬＳＩが要求されるよ
うになってきた。この様な要求に対処するため、ゲート
アレイやスタンダードセルアレイなどのいわゆるセミカ
スタムＬＳＩが普及しつつある。

これらのセミカスタムＬＳＩは大ｉ使用を前提としたフ
ルカスタムＬＳＩと汎用ＬＳＩとの中間に位置するもの
であるが、現状の設計技術では製造コストはそれほど小
さくできないがその特徴である短納期を生かした少量生
産品に適用されている。

そこで、上述のセミカスタムＬＳＩにもフルヵスタムＬ
ＳＩに近い効率を求めて新しい技術が適用される様にな
ってきた。

その一つにマクロセルあるいはメガセルと称する手法が
ある。これは従来の様に論理ゲートを組合せてＬＳＩを
構成するのではなく、一つの汎用ＬＳＩが有する機能、
あるいはその他の特定の機能を基本ブロックと同等に汲
い、これらを組合せてＬＳＩｔ！−ｔｌ成する手法であ
る。この手法によれば、あらかじめ特定の機能を持った
機能ブロックを集積回路化した最適な論理回路を用いて
構成し、またこの機能ブロックの集積回路上のマスクパ
ターンも必要に応じて時間をかけて設計し集積度を上げ
ておくことが可能である。

この様に発展を続けているセミカスタムＬＳＩにとって
一つの重要な問題点はそのＬＳＩが正常な機能、性能を
有するかを判定するためのテスト手法である。

半導体の製造プロセスは進歩しているとは言っても依然
として歩留りの問題は存在している。この事は製造され
たＬＳＩには必ず欠陥を有するものが混在しておりＬＳ
Ｉの製造後これを除去する事が不可欠であることを示し
ている。そして、これまでに半導体集積回路の設計、製
造に対すると同様の努力がテスト手法とテスト装置の開
発に重ねられて来た。しかしながら、前述したセミカス
タムＬＳＩについて言えば、ユーザによりＬＳＩの仕様
が決定され、これを実現するＬＳＩの設計がある程度進
行しないとテストに係る設計に着手できない。このため
テスト設計がネックとなりＬＳＩの開発が遅れたり、あ
るいは簡単な機能テストを実行するだけのテスト用の入
出力信号系列（以下テストパターンと称す）を準備する
のみですませるといった場合が多い。当然この種のテス
ト手法についても工夫がなされて来ている。最も効果的
と考えられている手法は、セミカスタムＬＳＩ全体の機
能仕様が決定されてから、この全体機能をテストするテ
ストパターンを考えるのではなく、予め準備された個々
の機能ブロックに対するテストパターンを用意しておき
、ユーザがいずれの機能ブロックを選択するかに応じて
、これら用意されたテストパターンを合成して全体のテ
ストパターンを得る手法である。この様なテスト手法を
適用するには、ＬＳＩ上にそのための機能が備わってい
なければならない。以下にこの従来例を述べる。

第５図はテストを容易に行えるように工夫された従来の
セミカスタムＬＳＩのチップ概略図である。図に示すよ
うに、このＬＳＩチップ１００はマクロセルＡｌ０Ｌ、
Ｂ１０２．ＣｌＯ３と称する機能ブロックを半導体基板
上に配置し、各機能ブロックが有する探針用電！（ある
いはボンディング用電極）間を要求仕様に合せて金属配
線を施し構成されている。この構成により、このＬＳＩ
のテスト手法として各々の機能ブロックに対し、あらか
じめ準備したテストパターンを各々の機能ブロックが有
する探針用（ボンディング用）電極に探針を接触させて
テストすることが出来る。

〔発明が解決しようとする問題点〕

しかし、上述した従来例には次の様な問題点がある。ま
ず、決定的な欠点は、このＬＳＩがパッケージングされ
たとき全くその効果を発揮しないことがあることである
。例えば第５図の場合には、各々の機能ブロックに準備
された探針用電極の一部しかＬＳＩの端子としてのパッ
ケージ電極に接続されていない。従って、この例におい
て効果的なテスト手法が適用できるのは、このＬＳＩが
まだ半導体基板のままの形であるときのテスト、すなわ
ちウェハーテストの段階のみである。そしてＬＳＩ製造
工程をみると、ウェハーテストがらパッケージングまで
はかなりの工程を経なければならず、この間に機能、性
能的な不良を引き起すことは十分考えられる。つまり本
例では非常に限定された形でしか効果的なテスト手法が
適用できないことである。

さらに本例では、個々の機能ブロックにそれぞれテスト
用の探針用電極を備えているが、これらは機械的精度を
満足させなければならないため、これらが占める面積は
かなり大きなものとなっている。このことと共にテスト
に必要な端子数が現実の集積回路の端子数よりもはるか
に多いことがＬＳＩ全体の集積度を低下させていて欠点
の一つになっている。

本発明の目的は上述の問題点を解決するためになされた
ものであり、特定の機能ブロックをテストする際は、そ
の機能ブロックと直接に接続されている端子以外の端子
をその機能ブロックのテストのための各種信号の送受に
使用することにより、セミカスタムＬＳＩに要求されて
いる個々の機能ブロックを独立してテストすることがで
きる半導体集積回路を提供することにある。

〔問題点を解決するための手段〕

本発明の半導体集積回路は、あらかじめ設計された複数
の機能ブロックを半導体基板上に組合せて構成される半
導体集積回路において、端子を含む機能ブロック内にそ
の機能ブロックがテスト中か否かを判別する判別手段と
、この判別手段からの制御信号に従って、この機能ブロ
ック内の端子を他の機能ブロックのテスト用端子に切換
える切換え手段とを有して構成される。

〔実施例〕

次に本発明の実施例を図面を参照して説明する。

第１図は本発明の一実施例の全体を示したシステム構成
図である。第１図においてＬＳＩｌ０は予め用意された
機能ブロックＣＰＵ２０．シリアル送受信ユニット３０
．並列入出力ポート４０゜割込み制御ユニット５０．タ
イマユニット６０およびバスインタフェースユニット７
０をＩ１０バス８０．コントロールバス９０により相互
に接続されて構成されている。また各機能ブロック間信
号としてタイマユニット６０から割込み制御ユニット５
０へのタイムアツプ時の割込み要求信号６１、シリアル
送受信ユニット３０から割込み制御ユニット５０へのシ
リアル転送終了時の割込み要求信号３１．タイマユニッ
ト６０からシリアル送受信ユニット３０へのタイムベー
ス信号６２および割込み制御ユニット５０からＣＰＵ２
０への割込み制御信号５１が設けられている。

そこで各機能ブロックを個別にテストするにはＩ１０バ
ス８０．コントロールバス９０および機能ブロック間の
各種信号が必要である。このうちＩ１０バス８０．コン
トロールバス９０の信号はバスインタフェースユニット
７０を介して、バス端子７５から供給あるいはモニタで
きる。機能ブロック間の各種信号については、第１図に
示した様に割込み要求信号３１および６１は割込み制御
ユニット５０に入力されるほか、並列入出カニニット４
０にも入力されている。また同様に割込み制御信号５１
はＣＰＵ２０だけでなく並列入出力ボート４０にも入力
されている。

次に機能ブロック内の構成の詳細を説明してテスト時の
動作を明確にする。

第２図はシリアル送受信ユニット３０のブロック図、第
３図は並列入出カニニット４０のブロック図である。第
２図において３０１は送信バッファ、３０２は受信バッ
ファ、３０４は送信シリアルレジスタ、３０５は受信シ
リアルレジスタ、３０６．３０７はそれぞれ送信、受信
コントロール部、３０８はボーレートジェネレータであ
る。また３０３はユニットの全体動作を制御するための
情報を格納する制御レジスタであり、これらは一般的な
シリアル送受信ユニットに必要な構成となっている。こ
こで、本ユニットのテストを行う前にｌ１０ｉ＜ス８０
を介してブロック番号レジスタ３１１にブロック番号デ
ータを書き込んでおく。

これを比較器３１２で判定する。書き込まれたブロック
番号データが本シリアル送受信ユニット３０を示してお
らず、かつテスト状態であれば本ユニットは動作させる
必要は無く、本ユニットが有する端子は池の機能ブロッ
クのテストのために使用可能である。この状態をアンド
ゲート３１３で得ている。このとき本ユニットの端子Ｔ
ＸＤ、ＲＸＤ、ＣＴＳ、ＳＣＫは他ブロックのテストの
ための端子に切換わる。本実施例ではＳＣＫ端子をタイ
マユニ・ソト６０からのタイムベース信号６２のモニタ
用端子として使用している。他の信号３１５はさらに端
子に出力してモニタが必要な信号のための予備に、また
３１６．３１７は他のブロックに供給するテスト信号と
しての予備である。

当然本ユニットが選択された場合、あるいはテス１へ状
態でない場合は各端子はシリアル送受信ユ二ッｌ一本来
の端子としての機能をはたす。

次に第３図の並列入出カニニット４０のブロック図にお
いて、４０１，４１１はデータの入出力方向を指定する
モードレジスタ、４０２．４１２は出力データを格納す
る出力ラッチ、４０３，４１３は入力バッファ、４０４
，４１４は出力バッファである。本ユニットも第２図と
同様に自ユニットが選択されているか否かを判定するた
めのブロック番号レジスタ４２１と比較器４２２とを持
っている５今、本ユニ・・／Ｉ・が選択されておらず、
かつテスｌ〜状態である場合をアンドゲート４３０で抽
出すると、本ユニ・ソトの端子はテスト用端子に切換わ
る。例えば前述のシリアル送受信ユニ・ソト３０が独立
してテストされている時、本並列入出力ユニッ）・は選
択されていないので、端子４１６に与えられた信号はア
ンドゲート４１５を通過し、信号４１としてシリアル送
受信ユニット３０内のボーレートジェネレータ３０８に
与えられる。

これはシリアル送受信ユニット３０の動作ナス１−４＝
必要なタイムベース信号を、タイマユニット６０を動作
させなくとも端子４１６から供給できることを示してい
る。なお、通常、並列入出カニニット４０は多ビットの
端子を持っているが、第３図ではこの内のテスト時に出
力となる端子および入力となる端子をそれぞれ１ビツト
だけ図示している。タイマユニット６０からのタイムア
ツプ割込要求信号６１．シリアル送受信ユニット３０か
らの転送終了要求信号３１および割込制御ユニ・ソト５
０からの割込み制御信号５１も各信号を発生するユニッ
トがテスト動作中のとき、並列入出カニニット４０の端
子４０６および同様な構成の他のビットの出力端子に出
力してその動作をモニタする事ができる。

実施例では上記各種割込要求信号を並列入出カニニット
４０の端子に出力するように説明したが、第２図のシリ
アル送受信ユニット３０はブロック図でも明らかなよう
に、予備の出力用あるいは入力用信号の接続点を持って
いるので、実際の半導体基板上の各ユニットの配置を考
慮して配線が最短ですむように、ユニット間の接続を変
更し、例えばタイムアツプ割込み要求信号６１を第２図
の予備出力信号線３１５に接続してＴＸＤ端子に出力す
る事ができる。

第４図は第１図で示したシリアル送受信ユニツ）３０に
おける自ユニットが選択されたか否かを判定する手段の
別の実施例を示した図である。第４図において、３５１
，３５２，３５３はそれぞれ送信バヅファアドレスデコ
ーダ、受信バッファアドレスデコーダ１制御レジスタア
ドレスデコーダである。また３５４はデータラッチ、Ｐ
ＡＬＥはコントロールバス９０に含まれる信号の一つで
、Ｉ１０バス８０上に各種周辺装置の装置アドレスが転
送されている期間を示すタイミング信号である。シリア
ル送受信ユニ・ソト３０を動作させるためには必ず送信
バッファ３０１が受信バッファ３０２あるいは制御レジ
スタ３０３を操作する必要がある。これらを操作する際
Ｉ１０バス８０に転送されるアドレスをデコーダ３５１
．〜３５３で検出し、これらデコーダの出力信号の論理
和をとり、タイミング信号ＰＡＬＥでデータラッチ３５
４にラッチすればシリアル送受信ユニット３０が動作中
である信号を得ることが出来る。なお、アンドゲート３
１３および他の回路ブロックは第２図と全く同様に構成
される。

〔発明の効−果〕

以上説明したように本発明は、予め設計された機能ブロ
ックで端子を含む機能ブロックにその機能ブロックが独
立してテスト中か否かを判別する手段と、これによりそ
の機能ブロックが独立してテスト中でない時は、自ブロ
ックが有する端子を他の機能ブロックのテス）・用の端
子とする手段を有しているので、これら機能ブロックを
組合せて構成したＬＳＩにおいて、各機能ブロックを独
立してテストする際十分なテスト用端子を確保すること
ができる。またこのための各機能ブロック間の相互配線
も最適化かは７ノ）れるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すシステム構成図、第２
図および第３図はそれぞれ第１図のシリアル送受信ユニ
ット３０および並列入出カニニット４０の詳細ブロック
図、第４図は本発明の池の実施例を示すブロック図、第
５図は従来技術を示す図である。１０・・・ＬＳＩ、２０・・・ＣＰＵ、３０・・・シリ
アル送受信ユニット、４０・・・並列入出カニニット、
５０・・・割込み制御ユニット、６０・・・タイマユニ
ット、８０・・・Ｉ／′０バス、９０・・・コントロー
ルバス、１００・・・ＬＳＩチップ、１０１，１０２．
１”０３・・・マクロセルＡ、Ｂ、Ｃ１３０１・・・送
信バッファ、３０２・・・受信バッファ、３０３・・・
制御レジスタ、３０４・・・送信シリアルレジスタ、３
０５・・・受信シリアルレジスタ、３０６・・・送信コ
ントロール部、３０７・・・受信コントロール部、３０
８・・・ボーレートジェネレータ、３１１，４２１・・
・ブロック番号レジスタ、３１２，４２２・・・比較器
、４０１．４１１・・・モードレジスタ、４０２，４１
２・・・出力ラッチ、４０３，４１３・・・入力バッフ
ァ、４０４゜４１４・・・出カバ・ソファ、３５１・・
・送信バッファアドレスデコーダ、３５２・・・受信バ
ッファアドレスデコーダ、３５３・・・制御レジスタア
ドレスデコーダ、３５４・・・データラッチ。代理人　弁理士　内　原　　晋と。＼、第３図葛４図

Claims

【特許請求の範囲】

あらかじめ設計された複数の機能ブロックを半導体基板
上に組合せて構成される半導体集積回路において、前記
複数の機能ブロックのうちの前記半導体集積回路の端子
を含む機能ブロックに、前記端子を含む機能ブロックが
テスト中か否かを判別する判別手段と、この判別手段か
らの制御信号に従って前記端子を他の機能ブロックのテ
スト用端子に切換える切換え手段とを有することを特徴
とする半導体集積回路。