JPH07107916B2

JPH07107916B2 - 超大規模集積回路

Info

Publication number: JPH07107916B2
Application number: JP59214472A
Authority: JP
Inventors: ランベルタス・スパネンブルフ; ペテル・ベルテイル・デユイン; ロベルト・ボウドスマ; アリエ・アントニー・フアン・デル・ポエル
Original assignee: エヌ・ベー・フイリツプス・フルーイランペンフアブリケン
Priority date: 1983-10-14
Filing date: 1984-10-15
Publication date: 1995-11-15
Anticipated expiration: 2010-11-15
Also published as: US4656592A; FR2557322B1; JPS60108937A; GB2148029A; GB8425824D0; SE8405090D0; IT1209591B; CA1224271A; IT8423095A0; GB2148029B; NL8303536A; FR2557322A1; SE8405090L; DE3437511A1

Description

【発明の詳細な説明】発明の背景本発明は、情報接続部により互いに且つ周辺素子に接続
される多数の機能セルを有する超大規模集積回路（VLS
I）に関するものである。

Mead＆Conway′s book,Introduction to VLSI systems,
Addison−Wesley,Philippine Copyright 1980の第７章
（C.L.Seitz氏著）には、回路の種々の素子の相互同期
化に関する問題が記載されている。これらの問題は技術
が超大規模集積化（VLSI）に向けて発達するにつれて大
きくなっている。その理由は、能動素子（ゲート、トラ
ンジスタ）のスイッチング時間はそれらの寸法が小さく
なるにつれて急激に減少しており、一方これら能動素子
間の接続部を経る情報信号の伝達時間は急激に減少せ
ず、更に１チップ上の能動素子の個数はますます多くな
りつつあり、従って集積回路の物理的寸法は系統的に減
少せず、従って比較的に言えば集積回路全体に亘る最大
の信号伝達時間はここ数年来同じに維持されている為で
ある。隣接する回路素子間の信号伝達時間は通常問題と
ならないが、回路内の任意の信号伝達は充分迅速に行う
必要があるという条件が例えばクロック周波数により規
定されているように可能な動作速度に上限を課すか、或
いは種々の能動素子の相対位置に制限的でしばしば矛盾
した拘束を課する。その理由は、互いに通信をする素子
は同期システムにおいてあまりにも離して位置させるこ
とができない為である。

このことは超大規模集積回路の設計方法論の複雑性を高
めることを意味する。チップ上のスイッチング素子（ゲ
ートに等価）の個数が増大することにより生じる他の問
題は、必要とする検査手続きが複雑になるということで
ある。あまり大きくない回路の場合、優れた検査方法が
Eichelberger氏（米国特許第3,761,695号参照）により
提案されたが、この検査方法の複雑性も急速に高まって
いる。その理由は、回路の各双安定素子に情報ビットを
供給する必要があり、このような双安定素子の個数が多
い場合には、検査パターン（ビット列）の長さ、特に検
査パターン列の長さがあまりにも長くなりすぎ、制限さ
れた時間内で検査を完了させることができない為であ
る。このような検査は物理的な回路自体の上や相互作用
構造の形態でコンピュータメモリ内に記憶されたシミュ
レート回路の上で行うことができることに注意する必要
がある。このような超大規模集積回路の設計は後に説明
するようにますます複雑になっている。

発明の概要本発明の目的は、集積回路をいわゆる等時性（isochron
ous）領域に分割することにより設計に関する制限を緩
和して構造化設計手続きを可能にし、且つ集積回路の検
査能力を改善するか或いはその設計を容易とすることに
ある。

本発明は、単一の半導体チップ上に形成される一方、相
互に接続された複数の機能ブロックを含むように構成さ
れた超大規模集積回路であって、前記複数の機能ブロックの各々は、相互に接続された複
数の機能セルを含むと共に、当該ブロック内における所
定限界内での信号遅延時間が当該ブロックの論理動作に
影響を与えることがないような等時性領域内に各々位置
され、前記複数の機能ブロックにおける一つの機能ブロック
と、該一つの機能ブロックが属する等時性領域以外の等
時性領域に属する他の機能ブロックとの間の情報伝達
は、前記一つの機能ブロックに対応する等時性領域内に
配置された通信セルと前記他の機能ブロックに対応する
等時性領域内に配置された通信セルとを含む情報接続部
を介して、且つ、これら両通信セルが２線式双方向同期
化ハンドシェークを行うことによってなされるよう構成
され、更に前記複数の機能ブロックのうちの、前記超大規模集
積回路の外部と情報伝達を行うための情報接続部を有す
るブロックは該情報接続部に前記通信セルと同様の通信
セルを有することを特徴とする。

ここに等時性領域とは、信号伝達ライン上での信号の遅
延時間が無視しうる程度に小さい回路部分を意味するも
のであり、このことはこの遅延時間がわずかな割合で変
化しても回路の論理動作を変更するおそれがないという
ことを意味する。信号の遅延時間、従って信号の伝達速
度は例えば温度が変化したり、（クロック動作されてい
る場合に）クロック周波数がわずかに変化したりするこ
と等により変化するおそれがある。従って、同期的に作
動する回路においては、これらの遅延時間を同期化周期
に比べて無視しうる程度に小さくする。“無視しる程度
に小さい”の正確な定義はクロックパルスの構造（１ク
ロックサイクル当りの１つ或いはそれ以上のレベル遷
移）に依存する。非同期作動回路では、遅延時間を論理
素子のスイッチング時間に比べて小さくする必要があ
る。スイッチング時間は特に電源電圧や周囲温度に依存
し、遅延時間はこれらのパラメータの関数として全く或
いは殆ど変化しない為、最も好ましくない動作状態はス
イッチング時間によって決定される。スイッチング時間
は遅延時間に加わり、スイッチング時間が変化すると回
路の論理動作を変更するおそれがある。各等時性領域に
対し通信セル（通信用機能セル）を形成するにはある量
のチップ面積を必要とする。従って、このような等時性
領域の寸法はあまりにも小さくしてはならない。一方、
等時性領域の寸法は過度に大きくすることができない。
その理由は、クロック周波数が充分低いと、信号は次の
クロックパルスが到来するまでにその最終値に達する
も、回路が大きくて信号伝達ラインが長いと、信号が最
終値に達するまでに小さい回路よりも多くの時間を要
し、クロック周波数を一層低くする必要がある為であ
る。回路が小さく、信号伝達ラインが短いと、クロック
周波数を大きくし、動作速度を速くすることができる。
又等時性領域を大きくすると関連の等時性領域内の相対
位置に関する前述した厳しい条件を生ぜしめるか或いは
等時性領域内の機能ブロックの設計および検査を複雑に
する。

本発明により解決される主な問題はタイミング問題であ
ることも明らかである。個々の機能ブロック間の遅延は
誤動作を生ぜしめない。相互接続された等時性領域間で
特定の信号が遅延されると、ハンドシェーク信号がこの
遅延量を指示し、種々の等時性領域間の同期動作を回復
させる。通信が行われない場合には、遅延は存在しな
い。更に、遅延に対する問題は最低レベルの種々の機能
ブロック間で解決される。このことはコンピュータのマ
シンサイクルのような一層高いいかなる動作レベルも低
レベルでの変化を考慮する必要がないということを意味
する。また個別の機能ブロック間での通信は機能ブロッ
ク自体のレベルで、すなわち分散的に制御されるという
事実の為に、制御は複雑化せず、またこの効果の為に設
けるハードウエアも複雑化しない。従って、これらの通
信セルに必要な面積も極めて小さくなる。特に、本発明
によれば、集中化した通信制御手段はもとより、設計、
配線およびインターフェーシングのあらゆる関連の複雑
性を伴う特別なチップ上の通信プロセッサも必要としな
くなる。また、分散制御の下で通信を行うことにより情
報路の幅を厳密に必要とするだけの幅に制限しうる。従
って、個別の機能ブロック間の情報路の幅を異ならせる
ことができる。メモリブロックはデータおよびアドレス
の双方を伝達する為に接続する必要があるが、ほんのわ
ずかの制御の為にのみ接続すればよい。レジスタスタッ
ク或いはFIFOは長いメモリアドレス無くして達成しう
る。ある機能ブロックはデータを直列形態で伝達しうる
も他の機能ブロックはデータを並列形態で伝達する必要
がある。

機能セルとは、チップ上のある有限領域を少なくともほ
ぼ完全に占める能動素子の配列を意味すのものとする。

データ、アドレス或いは制御情報はこのような機能セル
内で処理されたり或いは記憶されたりする。機能ブロッ
クは、完全に異なる特徴としうる１個以上の機能セルを
以って構成しうる。機能ブロックはしばしばすべてほぼ
同じ寸法となるように選択されるも、必ずしもこのよう
にする必要はない。いかなる単一の機能ブロック内の機
能セルや、集積回路内の機能ブロックもそれぞれ相互接
続された回路網を形成する。この相互接続の為には機能
ブロック間に通信セルを設ける必要があり、単一の機能
ブロック内には（他の）通信セルを設ける必要はない。

対になった２つの通信セル間の情報接続部にはデータラ
イン、アドレスライン或いは制御ラインを設けることが
できる。これらのラインは原理的には１方向或いは２方
向に導通状態となるようにすることができる。原理的に
は、例えば星形接続やバス接続等により単一のラインに
より２個よりも多い通信セルを結合することができる。
この場合通常関連の同期化ハンドシェーク機能を例えば
２本の同期化ラインの代わりに３本の同期化ラインを用
いることにより拡張させる必要があるも、このような拡
張自体は既知である。一般に一対の通信セルは３本以上
の同期化ラインにより接続することもできる。

完成回路の処理作動は外部或いは内部クロックを用いる
ことにより同期的としたり、或いは非同期的としたり、
或いはこれらの双方としたりすることができる。しか
し、通信セル間の伝達は常に非同期とする。周辺素子
（すなわち、当該集積回路の外部）から受ける同期信号
の効果は等時性領域内では常に無条件に得られ、この等
時性領域内での信号の遅延によっては同期信号の効果に
影響を及ぼさない。ここに信号の遅延とは、ラインやキ
ャパシタンス或いはインダクタンス等による遅延のよう
に回路の素子による遅延時間であって同期信号によって
は影響を受け得ないものを意味するものとする。従っ
て、クロックサイクルにより制御されるシフトレジスタ
素子或いはシフトレジスタ素子列のような記憶素子のホ
ールド（保持）時間は上述した遅延の定義には含まれな
い。その理由は、このようなホールド時間はクロック信
号が中断されているある有限の期間の間続きうる為であ
る。従って、等時性領域は、供給される同期信号が無条
件効果を有する領域である。従って、既知の集積回路は
上述した定義による単一の等時性領域より成るものであ
る。クロック信号の１サイクルは１つのクロックパルス
或いはクロックパルスの列を以って構成しうる。後者の
場合は例えば多相ダイナミックMOS論理（例えば順次の
プリチャージパルスおよびサンプルクロックパルスによ
るもの）から既知である。相互の等時性の条件は対の２
つの等時性領域間で満足させる必要はない。すなわち、
瞬時の状態（関連の等時性領域の情報内容、物理的状
況、また原理的に例えば電源電圧に適応しうる場合には
クロック周波数）に依存して、関連の等時性領域が互い
に待ったり、待たなかったりすることができる。同期化
ハンドシェークは例えばビット単位の要求信号やアクノ
レッジ信号によって種々の方法で達成しうる。或いはま
た、例えば要求信号およびアクノレッジ信号の双方また
はいずれか一方をビット間隔の列の前後にのみ必要とす
ることにより、プロトコルを一層高いレベルにすること
ができる。

中間の通信セルにより対にされた少なくとも２つの機能
ブロックは双方共処理機能セルを有するようにするのが
好ましい。このようにして構成される処理機能ブロック
は例えば中間メモリを必要とすることなく通信を迅速に
行なえる。ここに処理機能ブロックとは、主要な機能が
情報の書式或いは内容を変更する為に当該情報に対して
演算を実行することであるようなブロックを意味するも
のとする。この点での例は一般的な目的のプロセッサお
よび特別な目的のプロセッサであり、例えば入出力プロ
セッサ、コーディング／デコーディングプロセッサおよ
び制御プロセッサである。処理機能ブロックとは異なる
機能ブロックの種類は例えばメモリ機能ブロック（読取
り／書込み型、読取り専用型或いは中間型のメモリ、例
えばPROM,EAROM等；その組織化はランダムアクセス性、
マトリックス組織を意味するも、シフトレジスタにおけ
るように直列とすることもできる）、マルチプレクサ
（デマルチプレクサ）のような情報ディストリビュータ
等である。従って、機能ブロックには１個以上の機能セ
ルを設けることができる。

好ましくは、等時性領域と他の機能ブロックとの間の情
報接続部が、関連の制御ブロックによる制御の下で前記
の他の機能ブロックに選択的に結合しうるレジスタバン
クを有するようにする。このようにすることにより、大
型回路に有利に用いうるビルディングブロックが得られ
る。

また、少なくとも３つの機能セルであってこれに対応す
る個数の互いに対になった等時性領域内に位置する当該
機能セルが、直前の等時性領域から直後の等時性領域へ
の方向で一方向的に導通する中間情報ライン付通信セル
により接続されているようにするのが好ましい。この場
合、パイプライン構造の素子の処理速度を用いるのが最
適である。集積回路を以って、少なくとも、演算論理機
能を達成する機能ブロック（ALU）と、メモリ機能ブロ
ックと、周辺素子への情報接続部を有する入出力機能ブ
ロックとが設けられたマイクロプロセッサを形成するこ
ともできる。この場合特に少なくとも３種類の異なる機
能ブロックを有する優れたビルディングブロックが得ら
れる。

また、少なくとも１つの等時性領域が、集積回路の検査
状態時に他の等時性領域から受ける検査パターン或いは
結果パターンを第３等時性領域に１ビットずつ供給する
手段を具えるようにするのが好ましい。この場合、種々
の機能ブロックの情報変更ブロックを側路させることに
より、検査パターンを、検査すべき機能ブロックに直接
供給したり、或いは結果パターンを直接出力させたりす
ることができる。この場合検査に際して、機能ブロック
はあたかも元々そうであったかのように分離される。更
に、種々の機能ブロック間の相互作用は非同期である
為、これらを検査する必要はなく従ってこれらによって
種々の等時性領域間に決して間違った相互作用を生ぜし
めない。その理由は、時間領域中の確実性は完全に失わ
れる、すなわち原理的に、いかなる瞬時に他の通信セル
が非同期の同期ハンドシェーク信号を生じるかを完全に
予測しえないが、絶対的な正確さが得られる為である。
上述した種類の集積回路における一般的な処理速度は種
々の機能ブロックの相対位置の関係として大幅に変化す
る。従って、ALUおよびこれに関連する制御ROMのような
緊密に協同する２つの機能ブロックは互いに近づけて配
置する必要がある。しかし、直列入出力接続用の制御装
置はチップ上のいかなる位置にも配置しうる。

また、検査すべき機能ブロックを周辺素子に接続すべき
他の機能ブロックの群は、検査すべき機能ブロックに検
査パターンを供給するか或いは検査すべき機能ブロック
から結果パターンを出力する為の機能ブロックのチェイ
ンを形成し、機能ブロックが前記のチェイン内に含まれ
ている各等時性領域が前記のチェイン内に含まれている
通信セルを有しており、従ってこのチェインが少なくと
も２つの通信セルを有し、前記の通信セルの各々が、交
互に動作する第１および第２状態を有し、第１状態では
関連の機能ブロックを動作させ、第２状態では第２等時
性領域から受けた検査パターン或いは結果パターンを１
ビットずつ第３等時性領域に供給するようにするのが好
ましい。検査パターン或いは検査結果の入出力は周辺素
子への通常の接続部を経て行うことができるも、個別の
検査ピンを経て行うこともできる。

また、少なくとも１つの等時性領域が、集積回路の検査
状態中検査の結果パターンを検査回路に伝達する情報接
続手段を具えており、前記の等時性領域はさもなくば、
専ら他の時性領域への情報接続部を有しているようにす
るのが好ましい。このような情報接続手段は例えば、複
数個の機能ブロックに対し共通な結果パターン出力ライ
ンとすることができる。この考えは、これらの機能ブロ
ックのうち一時に１個の機能ブロックのみが結果パター
ンを出力し得、他の機能ブロックは待ち状態にあるとい
う仮定に基づいているものである。前記の検査回路は当
該集積回路内に設けることができるも、別個の装置を以
って構成することもできる。関連の検査パターンは関連
の機能ブロック内で内部的に発生させることができる
（自己検査）も、周辺素子から供給することもできる。
これは、１個のみの能動機能ブロックが能動的に接続さ
れる共通の検査パターン供給ラインを経て行うことがで
きる。この場合他の機能ブロックは待ち状態にある。

本発明は上述した種類の集積回路を検査する方法にも関
するもので、かかる方法は、ａ）集積回路を検査状態に設定する工程と、ｂ）検査パターンを機能ブロックに与えてこの検査パ
ターンから結果パターンを形成し、他の機能ブロックか
ら供給されうる情報信号を排除する工程と、ｃ）前記の機能ブロックの前記の結果パターンを出力
させ、この結果パターンを１ビットずつ検査回路に与え
る工程と、ｄ）必要に応じ、他の検査パターンを用いて前記の工
程ｂ）およびｃ）を繰返す工程と、ｅ）信頼限界に達するか或いは誤りが検出されるまで
正確さに関し結果パターンを確認する工程と、ｆ）必要に応じ、検査すべき他の機能ブロックに関し
前記の工程ｂ）〜ｅ）を繰返す工程と、ｇ）到達した信頼限界に基づいて完成集積回路を是認
するか或いは検出された誤りに基づいて集積回路を拒絶
する工程と、ｈ）是認の場合に集積回路をレデイ状態に設定する工
程とを具えたことを特徴とする。

かかる検査システムは前述したEichelberger氏の米国特
許明細書に記載されたものと類似する。しかし、従来の
技術状態によれば、双安定素子を直列化し、続いてこれ
ら双安定素子に検査パターンを入れ、その後処理作動を
行い、続いて双安定素子の直列化と結果パターンの出力
とを行うものであり、上述した本発明の新規な方法によ
れば、機能ブロックをあたかも元々そうであったかのよ
うに分離させ、１個以上の適切な検査パターンを各機能
ブロックに供給するものである。この検査パターンの供
給は数個の機能ブロックに対し同時に行うことができる
も通常は順次に行う。その理由は、所定の機能ブロック
に関する検査パターン列がその都度形成され、関連の結
果パターンが順次に解析される為である。技術状態に関
する進歩は可成りのものである。各々が８ビット幅の入
出力を有する４つの機能ブロックの場合、前述した分散
法には100％検査に対して４×10⁸≒1000個の検査パター
ンを必要とするだけである。これに対し、非分散式の検
査法には100％検査を得る為に2³²個の検査パターンを必
要とし、この個数は経済的な可能性の点からしてあまり
にも多すぎる。前述した分離は１ブロックずつ且つ連続
的に達成しうる為、すべての等時性領域はそれぞれの検
査パターンを順次に受け、処理後に結果パターンを順次
に（ビット或いはバイト毎に順次に）出力する。

本発明はまた、関連の機能セルの動作モデルを測定する
形状エレメントのライブラリによって前述した種類の超
大規模集積回路を設計する方法にも関するものであり、
この方法は、ａ）周辺素子に対して集積回路により実行すべき機能
の群を、表示素子上に表示させるべき機能の第１リスト
として記述する工程と、ｂ）前記の機能の群を、第２リストの形態で表示素子
上に表示する個別の機能ブロックに分割する工程と、ｃ）各々が１つの機能ブロックを以って構成されたｍ
（≧３）個の等時性領域の群を規定し、且つ異なる機能
ブロック内の異なる機能セル間の相互作用をも規定し、
当該機能ブロックの外部に位置する機能セルに対する情
報接続部を有する当該機能ブロック内の各機能セルに通
信セルを加えるようにし、異なる等時性領域内に位置す
る２つの機能セル間の各情報接続部が通信セルの対の直
列接続回路を有し、通信セルが、２本の同期化ハンドシ
ェークラインを有する同期化ハンドシェーク形状エレメ
ントおよび情報接続部に対する接続部として形状エレメ
ントを具えるようにする工程と、ｄ）機能ブロック、通信セル、接続情報接続部および
同期化ハンドシェーク接続部を位置決めする工程と、ｅ）１機能セル当り規定された形状エレメントをライ
ブラリから取出す工程とを具えたことを特徴とする。

通常回路は、最小の形状エレメントから出発し、これら
形状エレメントからより一層大きな形状エレメントを順
次に構成することにより設計される。たとえ構成部分が
正しい場合でも、複合形状エレメントは必ずしも正しい
ものとする必要はないということが問題である。接続部
がたとえ正しくても前述した同期化の困難性の為に問題
が生じるおそれがある。前述した本発明による方法で
は、逆の方法（トップダウン法）を用いる。すなわち、
全体を、１個の等時性領域内に一緒に収容しうる機能の
サブセットに分割する。この場合、等時性領域の相互結
合中同期化誤差が生じるおそれはない。いかなる等時性
領域内の配置位置に関する正確さは依然として検査する
必要があること勿論であるが、このような検査は配置位
置の複雑性が低い為に一段階低いものとなる。単一の等
時性領域より成るこのような回路自体は既知であり、そ
の設計法も既知であること勿論である。等時性領域は通
信セルの対により対にした等時性副領域に細分すること
もできる。

以下に図面につき本発明を説明する前に、物理的レベル
での本発明のいくつかの背景を最初に説明する。超大規
模集積回路は、トランジスタ、特にスイッチングトラン
ジスタや、例えばMOSコンデンサとして設計される容量
素子や、種々の方法で構成しうる抵抗や、金属（例えば
アルミニウム）の信号接続部や、多結晶珪素の信号接続
部や、拡散領域の形態で形成した信号接続部のような種
々の素子を有している。拡散型或いは多結晶珪素型の信
号接続部での通信は遅い為、可能な限り金属の信号接続
部が用いられている。これらの金属接続部は特に正及び
負の電源ラインに対して用いる必要があり、従ってチッ
プはしばしば、多結晶珪素或いは拡散ラインのみを経て
通信するトポロジカルな副領域に分割されている。クロ
ック信号を回路の大部分に亘って供給する必要がある場
合にも、信号接続部は少なくとも部分的に多結晶珪素で
或いは拡散法で形成される。後者の２つの技術に対して
は、例えば２ミクロンのライン幅を有するライン上での
遅延はＲ−Ｃの組合せにより生じる。ライン自体に対し
ては、双方の変数R,Cはラインの長さに比例するので、
この遅延はライン長の自乗として変化する。R,Cの組合
せに他の素子、例えば外部抵抗或いは外部コンデンサも
含まれる場合には、ライン長の関数としての変化の勾配
が小さくなる。接続部のすべての寸法（長さ、幅、厚
さ）が同じようにＰ分の１に減少する場合には、トラン
ジスタのスイッチング時間もしばしばＰ分の１に減少す
る。寸法を同じくＰ分の１に減少させたラインの遅延時
間は通常ほぼ一定である。この点から明らかなように、
ラインにより導入される遅延に関する前述した問題は寸
法が減少するにつれて一層厳格なものとなる。この問題
は、単一の集積回路中のトランジスタやその他の素子の
個数が寸法の減少と相俟って増大する場合に一層大きな
ものとなる。実際には、通常の回路の寸法はミリメート
ルで測定した場合にほぼ一定値を維持する。しかし、こ
れらの新たな回路により一層複雑な機能を満足させるこ
とができる。従って、接続ライン中の遅延により生じる
問題は一層厳格なものとなる。長さがミリメートルの単
位で一定である度合には、寸法（幅、厚さ）が変化する
遅延時間はP²倍となる。ゲートの実装密度はP²倍とな
る。従って、一般的な接続部における遅延時間とゲート
時間との比はP²倍となる。ゲートで計算した等時性領域
の寸法は、倍率が減少すると比較的ゆっくり減少すると
いうことを確かめた。従って、寸法が充分に大きいと、
細分割する必要がない。

第１図は破線150によって画成した等時性領域を示す。
この領域は連鎖接続された多数の論理機能素子150〜160
を有する。次の機能素子はその前の機能素子がその結果
を出力した後にのみ作動しうる。現在のMOS処理ではゲ
ート機能素子における遅延時間は代表的に５ナノ秒程度
である。このようなゲートを直接連続するように配置す
ると、図示のゲート機能素子間の接続部を経る遅延は小
さく、例えば１ナノ秒程度である。この場合、図示の回
路に対して許容しうるクロック周波数は例えば30MHzで
ある。実際には、考慮する必要のある他の遅延時間が30
ナノ秒よりもそれほど小さくない場合に幾分低い周波数
を選択する。素子152〜160は“機能セル”とみなす必要
があり、これらが一緒になって“機能ブロック”を構成
する。他の等時性領域への接続を行なう通信セルは後に
詳細に説明する。

第２図は集積回路を数個の等時性領域に細分割したもの
を示す。円162は回路中で実行すべき全機能、例えば
“マイクロプロセッサ”を表わす。この機能は３つの副
機能、例えばデータ路、制御路および入出力作動に細分
割され、これら３つの副機能を円166,164,168でそれぞ
れ表わしている。データ路（機能）166は円174（ALU）
および176（RAM）により細分割される。制御路164は円1
70（制御ROM）および172（プログラムカウンタ等）によ
り細分割される。破線は、制御路が単一の等時性領域内
に位置し、データ路が２つの等時性領域に分布されてい
るということを示す。入出力作動も種々の方法で数個の
等時性領域に分布させることができる。関連の等時性領
域間でどの機能セルを対にするかは実行すべき作動に依
存する。しかし数個の機能セル或いは機能ブロックに細
分割されたマイクロプロセッサ自体は既知であり、この
場合種々の等時性領域間での同期化のハンドシェークは
行われていない。

同期化のハンドシェークに関しては多くの種々の方法が
あり、多数の方法が“Proceedings AFIPS Conf.FALL",1
972,pp.719−740の“A Systematic Approach to the De
sign of DigitalBussing Structures"（K.L.Turbar氏
著）に記載されており、他の方法は例えば米国特許第43
57658号明細書に記載されている。２つの互いに対にな
った機能ブロック間の同期化接続部の個数は通常少なく
とも２に等しいも、通信速度および信頼性の双方または
いずれか一方はしばしば多数の接続部を用いることによ
り高めることができる。各接続部に対しては通常別個の
物理的担体を設けているが、このことは絶対的な条件で
はない。

実施例：等時性領域の構成第３図は単一の等時性領域220内に形成された回路の一
例を示す。ブロック222は制御システムを有し、ブロッ
ク224は実際の作動および処理機能を有する。まず最初
に制御につき説明する。本実施例では、プログラマブル
（プログラミング可能）論理アレイ（PLA）106,108およ
びレジスタ102,104,110を介して制御が行われる。他の
実施例では、プログラマブル論理アレイを用いることな
く、多数のフリップフロップを以て制御装置を構成しう
る。PLA106は他の等時性領域内の他の機能ブロックとの
同期化のハンドシェークを行う。このようにPLAを用い
ることにより著しい利点が得られるということを確かめ
た。信号URTSおよびUJSRはPLA106の上部で伝送され、信
号DRTSおよびDJSRはPLA106の下部で伝送される。これら
の信号の意味は次の通りである。

DRTS:次のPLAのサブルーチンから戻れ。

DJSR:サブルーチン（次のPLA）へ飛べ。

URTSおよびSJSR:前のPLAに対して上述と同じ。

信号方向“上部および下部”は常に反対方向である。部
分PLACOMおよびPLACOD間には内部作動トリガ回路110が
設けられている。信号FRE（Ｅ）はコードセクション108
を作動させ、信号Ｒ（EA）DYおよびＨ（Ｅ）LPは通信セ
クション106を作動させる。コードセクション108により
形成される出力信号は実行される機能により決まる。シ
ーケンサをプログラマブル論理アレイを以って構成する
こと自体は既知であり、従ってPLACODの内容はここで詳
細に説明しない。信号RDYおよびHLPは後続のPLA（106）
との通信を開始し、信号RDYおよび▲▼（HLPの反
転値）の前のPLAとの通信を開始する。レジスタ102は入
力ライン（任意のビット幅を有する）109を経て他の等
時性領域から外部指令信号を受け、入力ライン112を経
てデータ処理セクション224から信号を受け、且つライ
ン103を経てレジスタ104から内部状態信号INTSTATEを受
ける。レジスタ104はこれらの内部状態信号INTSTATE以
外に、他の等時性領域に対する外部指令信号を出力ライ
ン107に、またデータ処理セクション224に対する信号を
ライン105に出力する。信号RDY（レディ）およびHLP
（ヘルプ）もPLA108によって出力信号として生ぜしめら
れる。

セクション224はデータ処理セクションを有し、このデ
ータ処理セクションは他のセクション（108,106等）に
対する言葉“制御路”に対抗して“データ路”とも称す
る。このデータ処理セクションは例えば演算論理装置AL
Uとするか或いはレジスタバンクまたはレジスタスタッ
クとするか或いは外部への接続部に対する入出力素子と
することができる。セクション224は２つのデータ接続
部226,228を経て前および次の領域にそれぞれ接続され
る。図示のように、接続部226,228は双方向導通性であ
るも、このようにすることは必ずしも必要でない。以上
が第３図に関する説明である。

第４図はより一層複雑な機能ブロックを示し、このブロ
ックは２つの制御機能セル130,132を有すると共に１つ
の等時性領域136内に１つのユニットとして収容されて
いる。処理セル134はレジスタバンク（レジスタ群）REG
BNKを以って構成する。制御機能セル130,132は第３図に
つき説明した種類のものとする。これらはわずかに簡単
化した形態で示してある。信号源バスSORBUSを経て、ど
のレジスタを出力バスOP2BUSに接続する必要があるかが
指示される。また宛先バスDESBUSを経て、どのレジスタ
にリザルト（結果）バスRESBUSからデータを供給する必
要があるかが指示される。その都度一対のラインJSR1お
よびRTS1並びに一対のラインJSR3およびRTS3により同期
化のハンドシェークが行われる。更に、出力OP1BUSは本
実施例では累算レジスタの出力として得られる。制御セ
ル130,132から同期信号を受けずに一方的に同期化を達
成するエコー素子138は３つのセクション130,132,134間
で半同期化のハンドシェークを行う。ラインSEL（ECTIO
N）BUSおよびCL（OC）KBUSはこれら３つのセクション間
の制御ラインを構成する。この半同期化のハンドシェー
クは簡単化の為にここでは説明しない。

ラインJSR2,RTS2を切断してこれらの間にALUを接続する
ことにより、オペランドバスOP（1,2）BUSの一方からの
情報に対する演算（オペレーション）を実行しうるよう
になる。この演算はSORBUSによって他方のオペランドバ
スへのレジスタの接続が指示された後に行われる。この
動作後入力バスRESBUSはDESBUSによって選択された他の
レジスタに接続され、演算の結果がこの他のレジスタ内
に蓄積されるようになる。

第５図は３つの等時性領域に細分割された簡単なマイク
ロプロセッサ80を示す。マイクロプロセッサはより多く
の等時性領域に分割しうるも、この分割は複雑性、機能
の個数、およびクロック周波数と回路中の信号の遅延と
の間の関係によって課せられる制限に依存する。第５図
の右側のセクション（等時性領域）は読取り専用プログ
ラムメモリ92とこのメモリに対する制御セクション90と
を有している。中央のセクションは演算論理装置（AL
U）85とこれに関連する制御セクション86とを有してい
る。左側のセクションは入出力ユニット84とこれに関連
する制御セクション82とを有している。この場合、３つ
の機能セルがあり、その各々は機能ブロックとして独自
の等時性領域内に位置する。３つの機能ブロックはそれ
ぞれデータライン100,103、制御ライン94,107および96,
98のような同期ラインにより２つずつ対になっている。
超大規模集積回路80のボンディングパッドは簡単化の為
に省略した。より一層複雑な回路を設計する為には、１
つのビルディングブロック当りの記述を高い抽象レベル
で与えるのが好ましい。例えば、回路を設計する場合、
機能セルをパラメータ、例えばデータ路の幅、スタック
の高さおよび選択した命令の組の形態で規定すべき機能
によって特定しうる。この場合、関連の機能ブロックに
対する正しい設計が既知のライブラリ選択機構によって
選択される。スイッチング素子の形状が、このスイッチ
ング素子によって実行すべき機能を特定することにより
引出されるこのようなライブラリ機構は集積回路に対す
るコンピュータエイデッドデザイン（CAD）システムで
通常用いられている。

機能ブロックに対する上述した構成手段に加え、種々の
他の手段があり、そのうちの幾つかを関連の制御機能と
ともに以下に示す。

a. ファンクションデコーダ、アドレスデコーダ、デー
タ路への適合機能、組織のリフレッシュ機能および追加
のレジスタを有するメモリ。

b. 制御デコーダ、ファンクションジェネレータ（関数
発生器）、レジスタ等を有するALU（演算論理装置）。

c. 少なくとも数個のレジスタ（各方向に対し少なくと
も１個のレジスタ）、ファンクションデコーダ、プログ
ラミング可能とするのが好ましい入出力および読出し、
書込み機能およびアドレスエンコーディングおよびデコ
ーディングの双方またはいずれか一方を行う手段を具え
る入出力ユニット。

d. ポインタデコーディングおよびファンクションデコ
ーディング機能を有するレジスタバンク或いはレジスタ
スタック。

e. プログラミング可能とするのが好ましいタイマ。

等時性領域における制御ユニットはデータ路に指令を生
ぜしめ、その与えられた条件を検査する。好適例ではこ
の制御ユニットをほぼ第３図に示すように構成すること
ができる。

第６図は関連の同期化機構を、２つの二重同期化ハンド
シェークを有する状態遷移図の形態で示す。Ａは上位の
機能ブロックに関するものであり、Ｂは下位の機能ブロ
ックに関するものである。更に信号RUNおよび（UP又はD
OWN）によりブロックPLACMDを参照する１つの同期化ハ
ンドシェークを与える。

伝達すべき情報は関連の確認信号（U/D）JSRが高レベル
となる前に確認される。次に二重同期化ハンドシェーク
において例えば信号（U/D）RTSがアクノレッジ（確認応
答）信号として用いられる。チップ上の位置に関して
は、しばしば互いに情報のやり取りを行う機能ブロック
は互いに近くに配置するのが好ましい。このようにしな
い場合には、誤りは生じないが、関連の情報の伝達が終
了するまでに待ち時間を必要とする為に回路は全体とし
て一層ゆっくり作動する。すなわち迅速に行いうる作動
は実際に迅速に行われるも、必要があって一層ゆっくり
行わなければならない作動も一層ゆっくり行われる。こ
こに“作動”とは必要な情報の伝達をも含むものとす
る。予定の２つの機能ブロック間での情報の伝達の“多
重化”は集積回路全体によって行われるべき作動の種類
に依存しうる。使用分野が異なる場合には、ある作動は
同じ回路の種類の項目の中で発生頻度に関して変えるこ
とができ、或いは１つの項目に対しては時間の関数とし
て変えることができる。前述した信号に加えて次の信号
を用いることができる。

READY＝レディ（準備完了） DACK1＝ダウンアクノレッジ１ UACK1＝アップアクノレッジ１ WAIT＝ウェイト（待ち） RSTRT＝リスタート（再始動） DACK2＝ダウンアクノレッジ２ RUN＝ラン（実行） RETRA＝リターン（戻り） CALL＝コール（呼び出し） UACK2＝アップアクノレッジ２第７図は、各々が等時性領域を構成するプロセッサより
成るマトリックスを有する集積回路を示す。数個の階層
レベルが可能であり、あるプロセッサは数個の等時性領
域に分割でき、他のプロセッサは分割できない。破線で
示す電子回路の境界内には、６個のプロセッサ20,22,2
4,26,28,30が位置し、これらプロセッサの各々は演算論
理装置（ALU）と、制御情報用のプログラムメモリ、例
えば特別な論理メモリと、中間（データ／アドレス）情
報用の読取り・書込みメモリと、制御デコーディング素
子と、周辺素子からまた周辺素子に情報を入出力する素
子と、他の素子間を相互接続するデータ、アドレスおよ
び制御情報用のバス等を有している。これらの素子は詳
細に図示していない。プロセッサ20はまたクロック素子
34をも具え、プロセッサ26はクロック素子36をも具え、
同様に他のプロセッサもクロック素子を具えている。こ
の第７図には７対のプロセッサ20/26、20/22、26/28、2
2/28、22/24、28/30および24/30がある。しかし一例と
して対20/26のみを詳細に説明する。これらのプロセッ
サは両方向データライン64、第１方向のハンドシェーク
ライン66および第２方向のハンドシェークライン68によ
り相互接続されている。これらのラインは１本のライン
として示してあるが、データ幅はいかなる値にもするこ
とができる。ある実施例ではデータ路が異なる幅を有す
るようにでき、例えば横方向の接続ラインが縦方向の接
続ラインとは異なる幅を有するようにすることができ
る。あるデータラインは例えば８ビットの幅を有し、単
信或いは半二重或いは全二重モードで作動するよにでき
る。ハンドシェークラインは単一或いは多重ラインとす
ることができる。本例の場合のようにハンドシェークラ
インはハンドシェーク信号を一方向に或いは両方向に伝
達しうる。ハンドシェークプロトコルは後に詳細に説明
する。プロセッサ20はプロセッサ26と同様にデータおよ
びハンドシェーク接続ラインを用いてボンディングパッ
ド44,46,48に（西に）接続され且つボンディングパッド
38,40,42に（北に）接続されている。同様に、プロセッ
サ26はボンディングパッド50,52,54に（東に）接続さ
れ、プロセッサ24はボンディングパット56,58,60に（南
に）接続されている。従ってこの単一の集積回路を他の
集積回路を接続することができる。マスタクロック信号
は外部クロック源からボンディングパッド32に供給さ
れ、すべてのプロセッサに与えられる。各プロセッサは
マスタクロック信号によって同期化された独自の局部ク
ロック素子から独自の無条件クロック信号を受ける。ハ
ンドシェーク信号は、時間をあたかもそうであるかのよ
うに量子化する為にマスタクロックと局部的に同期させ
る。従って、プロセッサは互いに待つ必要がある為にハ
ンドシェークの非同期特性がそのまま維持される。従っ
て、クロック信号はハンドシェークに関して無条件的と
ならない。その理由は、ライン64を経る転送のような各
データ（アドレス、制御）転送には相互のシグナリング
を伴う為である。ハンドシェーク特性の為に、例えば転
送要求信号は常に転送アクノレッジ信号よりも先行する
必要がある。ハンドシェークは上述したような時間の量
子化を行うことなく達成することもできる。この場合、
ハンドシェークは“マイクロレベル”で非同期的ともな
る。第７図の回路は第１に等価な６つの等時性領域に分
割される。すべての接続ラインが単一のラインであり、
２つの電源接続ラインをも考慮する場合には、この回路
は図示の例で少なくとも33個のボンディングパッドを有
する。ボンディングパッドは外部的に相互接続すること
ができ、例えばボンディングパッド44をボンディングパ
ッド50に（データに関し）、ボンディングパッド46およ
び48をボンディングパッド52および54にそれぞれ（２方
向でのハンドシェーク信号に関し）相互接続することが
できる。一方、ボンディングパッドの個数を制限し、す
べての周辺プロセッサが外部と通信をしうるようにせず
に、例えば長側辺の１つに沿って位置するプロセッサの
みが外部と通信しうるようにするのもしばしば有利とな
る。前述したようにデータ路が数ビットの幅を有する場
合には、データ路のうちの限定した区分のみをボンディ
ングパッドに直接接続しうる。この場合、この目的の為
に準備した機能ブロック中に設けることのできるマルチ
プレクサ（或いはデマルチプレクサ）を用いて解決を計
ることができ、この機能ブロックは別の等時性領域内に
形成する。

第８図は数個の等時性領域に細分したパイプラインプロ
セッサを示し、第９図はこれに関連するハンドシェーク
機構を示す。このようなパイプラインプロセッサでは情
報の並列処理をも行われる。第８図には順次の３つの段
を示してあるも、そのうちの１つの段（ブロック200内
に示す段）のみを詳細に説明する。各段は個別の等時性
領域内に形成される。ブロック200は前のブロックと通
信しうる２本の通信ライン（202および204）と、次のブ
ロックと通信しうる２本の通信ライン（206および208）
とを有する。また、ライン212を経るクロック信号CLKに
より前のブロックから到来する情報を蓄積する為のレジ
スタ210も設けられている（このレジスタは４ビットの
幅を有するものとして図示してある）。ブロックの通信
ユニット（別個に示していない）は以下の４状態の１つ
を取りうる。

1.レディ：通信ユニットは次のブロックにデータを伝達
し終え、前のブロックからの処理すべき新たなデータを
待っている。

2.スタート：通信ユニットは前のブロックからデータを
受け取っており、この受け取りをアクノレッジしてお
り、このデータもクロック作動により新たなレジスタ21
0内に入れられており、当該ブロックの命令素子がデー
タを処理することを命令されている。

3.ラン：通信ユニットは命令素子がデータを処理するの
を待っている。

4.コール：通信ユニットはメッセージを次のブロックに
発し、これによりこのブロックにデータが得られたとい
うことを通知し、従って通信ユニットは上記の次のブロ
ックによるアクノレッジ信号を待っている。

第９図の状態遷移図では、通信が一方向のハンドシェー
クを経て行われる。第６図では二重のハンドシェークを
必要とした。その理由は、第６図でのハンドシェークサ
イクルは伝達すべき情報が確認された後にのみ終了しう
る為である。第９図ではこのようにする必要がない。従
って、第９図では４つのアクノレッジ状態が不必要であ
る。すなわち、通信機構は次の機能ブロックがレディと
なるまで待たない為、状態“WAIT（待ち）”が不必要と
なる。

従って、状態“RETUN（戻り）”は状態“START（開
始）”中に含まれる。データが処理されると、通信はす
ぐ次のユニットとのみ行うことができる。

分散検査を行う方法および装置の説明：前述したように、種々の等時性領域は時間的に分離して
いる。従って、集積回路の全体を、すべての機能ブロッ
クを個別に検査することにより検査しうる。しかし、こ
の目的の為には幾つかの特別な機構が必要である。まず
第１に等時性領域／機能ブロックが連鎖接続されている
数例につき説明する。第10a〜10e図におけるブロックの
各々はそれぞれ機能ブロックと、他の機能ブロック／等
時性領域に接続する為の通信セルとを有する等時性領域
を示す。

第10a図におけるすべての情報接続ライン（情報性続
部）は一方向性である。通常の接続ラインは実線で示し
てある。ハンドシェークラインは別に示していない。情
報はライン250を経て到来する。この情報は次にブロッ
ク252内で処理される。この際情報内容を変更させるこ
とができる。処理された情報はライン254を経てブロッ
ク256に供給される。このブロック256において情報を更
に変更することができる。この情報は次にライン258を
経て例えばユーザに対し出力する。ブロック256に対す
る検査状態では、破線で示すラインを用いる。このこと
は、ライン254における検査パターンはライン250におけ
る検査パターンに１ビットずつ一致する。その理由は破
線で示すラインがブロック252を側路している為であ
る。

第10b図は第10a図のとは異なる例を示す。この場合、検
査パターンは検査を行うべきブロック262において周辺
素子（すなわち、図示の回路の外部）から直接受けるこ
とができる。その結果のパターンはブロック266を経て
出力される。検査状態では破線で示す接続ラインが用い
られる為、情報はブロック266内では変更され得ず、結
果のパターンは出力ライン268に１ビットずつ現れる。
ここに１ビットずつとは、もとのパターンのビットを出
力結果の各ビットから取出しうるということを意味する
ものとする。これにはビット毎の再コーティング、例え
ば“すべてのビットの反転”を含めることができる。

第10c図に示す構成では、検査すべきブロック276は入力
端子および出力端子のいずれにおいても周辺素子と直接
通信をしない。すなわちその都度他のブロック（272お
よび280）がそれぞれ挿入される。従って、検査状態で
は破線で示す双方のラインが用いられる為、ブロック27
2,280は検査パターンおよび結果パターンに影響を及ぼ
さない。

第10d図に示す構成では、検査すべきブロック296が両方
向的にブロック292に接続されており、このブロック292
が周辺素子に接続された唯一のブロックである。従っ
て、検査状態では破線で示す双方のラインが用いられる
為、ブロック292は検査パターンおよび結果パターンに
影響を及ぼさない。ある場合には、所定の機能ブロック
が情報を変更しえない状態、例えばこれらの機能ブロッ
クをレジスタスタックとして構成する状態が生じうる。
この場合、時には側路ラインを設けるのが不必要となる
場合がある。

第10e図に示す構成は検査すべき２つのブロック311,313
を有し、これらのブロックは双方共ブロック309から情
報を受ける。ブロック311を検査する場合、破線で示す
ライン305が用いられ、検査パターンを１ビットずつブ
ロック311に直接供給する。ブロック313を検査する場合
も同様にしてライン307が用いられる。

第11図は、多重的に組織化された通信セルを有する等時
性領域を示す。この等時性領域を300で示す。通信セル3
02はライン308を経て情報を受け、ライン310を経て両方
向のハンドシェークプロトコルを実行する。通信セル30
4はライン314を経るハンドシェークプロトコルによりラ
イン312を経て情報を発する。上記両通信セルは、第１
位置および第２位置を持つ２方向スイッチを各々有して
いる。セル302の第１位置ではライン308が入力レジスタ
316に接続され、出力レジスタ318がライン312に接続さ
れる。同期化ブロック306内で通信セルから受けたハン
ドシェーク信号およびこの同期化ブロックによるハンド
シェーク信号の出力との相互作用の下で、レジスタ316,
318の情報の入出力が正しく行われ、処理ブロック320
は、機能ブロックにとって代表的な作動を（内部等時性
的に）実行する。素子322は所定の入力信号パターンに
応答して作動するデコーダである。或いはまた素子322
は集積回路のパッケージの指定接続ピンに現れる特定の
検査制御信号に対する受信機とすることができる。しか
しこのような検査制御信号は簡単化の為に図面中では省
略した。この検査制御信号或いは特定の入力信号パター
ンが現れると、前記の通信セル（２方向スイッチ）は第
２位置をとり、ライン308経て受けた情報は情報変更作
動を行うことができずにライン324を経てライン312上に
直接出力される。スイッチは、所定の時間後或いは（素
子306がカウンタを有する場合には）ある個数の検査パ
ターン後にリセットするか、または単に検査制御信号の
消滅によりリセットすることができる。また、外部検査
制御信号と種々の入力レジスタ内の特定の符号ワードと
の共働により、側路される機能ブロックの種々の連鎖接
続を達成しうる。他の実施例では、情報の出力を行う通
信セル304のみが２方向スイッチを有するようにする。
この場合、検査パターンおよび結果パターンが処理され
るも、導入されたいかなる変更も外部的に見ることがで
きない。或いはまた、特に処理回路320が（例えば開放
コレクタ接続のように）例えばライン324を経て供給さ
れる検査パターンによってマスクされた同じ情報を出力
する場合には、通信セル302のみがその入力端子に多位
置スイッチを有するようにする。第10e図の構成では、
その入力端子が３位置スイッチを有するようにすること
ができる。入力端子が複数個有り、出力端子が１個であ
る場合には、多位置スイッチを種々の入力端子に対する
側路と一緒に出力端子に接続することができる。第10c
図に示す構成では、最初にブロック272,276を第１制御
ワードにより分離させ、ブロック280を検査する。ブロ
ック280が“正しい”ということが分ると、以下の２つ
の状態のうちのいずれかにすることができる。

ａ）まず最初ブロック280を最後の検査ワードによる
制御の下で分離させる。次に、ブロック272を第２制御
ワードによって分離させる。第２制御ワードと最後の検
査ワードとは同じにすることができる。ブロック276が
“正しい”ということが分かると、このブロックはそれ
自身のワード列の最後の検査ワードによって分離され
る。次にブロック272が検査される。検査は外部検査制
御信号の終了により終了される。

ｂ）ブロック280がメモリを有さない場合、すなわち
検査ワード（ｎ＋１）における結果が前に存在した検査
ワードに依存しない場合には、ブロック280が正しいと
いうことが分かった際にこのブロックは最早や分離する
必要がない。この場合、ｎ個の機能ブロックに対して
（ｎ−１）個のみの制御ワードが必要となるだけであ
る。このような場合には、結果ワードは関連の機能ブ
ロックで検査すべき機能によって、また後の１つ以上の
機能ブロックにおける（正しい）機能によっても決定さ
れる。

バスの場合には、これに接続された機能ブロックをアド
レシングにより選択的に作動せしめうる。

分散検査の他の方法を第12図につき説明する。この第12
図は検査パターンおよび結果パターンに対する情報接続
手段（情報接続部）を有する等時性領域を示す。この第
12図の回路構成は第３図のものにほぼ一致し、通信セク
ションCOMMU、制御セクションCNTRLおよび処理セクショ
ンDATAを有する。制御セクションはOPCODEを受け、処理
セクションは入力データIARGを受けるとともに出力デー
タOARGを出力する。処理は、状態信号CONDにより調整す
るのが好ましい制御信号CMDにより行われる。この等時
性領域は数個の等時性領域を有する回路の一部を形成す
る。制御セクションCNTRLは検査パターンを受けるライ
ンSCANINに接続されており、この検査パターンの実際の
導入はラインOPCODにおける検査指令によって制御され
る。結果パターンはラインSCANOUT上に出力される。所
望に応じ、この出力はラインOPCODにおける第２検査指
令による制御の下で行うことができる。ラインSCANINお
よびSCANOUTは当該集積回路の一部を構成しうる検査回
路に接続さている。検査回路は関連の検査パターンに従
って結果パターンを検査する。この検査回路はマルチプ
レクサ（或いはデマルチプレクサ）を経て種々のライン
SCANIN/SCANOUTに接続されており、その出力端子は種々
の状態、すなわち検査、無検査、正しい、間違いを指示
する為に周辺素子に接続されている。或いはまた、検査
回路を以って当該集積回路の一部を構成する必要はな
い。この場合には、マルチプレクサ（或いはデマルチプ
レクサ）のみがチップ上に設けられる。ラインSCANINお
よびSCANOUTは単一のラインとすることができる。好適
例では、毎回１個の等時性領域のみが有効となるように
回路を検査する。この検査は異なる等時性領域間にハン
ドシェーク機構を導入することにより極めて簡単に達成
しうる。この場合には、いかなる瞬時においても１個の
等時性領域のみが検査パターンを受ける為、ラインSCAN
INは検査すべきすべての等時性領域に並列に接続しう
る。この場合同様に、ラインSCANOUTも検査すべきすべ
ての等時性領域に並列に接続しうる。この場合、検査回
路に対するマルチプレクサ（或いはデマルチプレクサ）
を省略することもできる。検査接続線の本数は以下のよ
うにして更に減少させることができる。

ａ）検査パターンを等時性領域に外部から供給せず
に、例えば循環結合した“最大長”シフトレジスタによ
ってこの等時性領域自体の中で発生させる。結果はこの
ような循環結合シフトレジスタによって処理することも
でき、この場合結果パターンはいわゆる“サイン”パタ
ーンの特性を表わす。このパターンが例えば16ビットを
有する場合には、可能な2¹⁶個のパターンのうち唯１個
のみが正しいパターンであり、他のパターンは間違った
作動を示す。この場合、誤りが間違った結果パターンと
して表われない可能性は約2^-16であり、多くの場合この
ような可能性は許容しうるものである。

ｂ）ラインSCANINおよびSCANOUTを合成する。この場
合関連の等時性領域において（また検査回路において
も）２方向で作動しうる送受信回路が必要となる。

上述した種類の集積回路の設計第13図は上述した種類の集積回路を設計するための組織
化線図を示す。この組織化線図には設計システムの種々
のプログラム要素（プログラムおよびデータファイル）
とこれらの機能的な相互作用とを示してある。まず最
初、通信セルを用いることなく集積回路の設計を行いう
る部分につき説明する。ブロックHARDSIMは回路により
行うべき機能に対するプログラミング言語SIMULAで書込
まれたプログラムであり、このブロックには多数の補助
手続きも含まれており、これらにより多数の基本的部
分、例えば“セル",“シグナル",“インプット",“アウ
トプット”を簡単にアドレスしうる。このブロックの
エレメントは集積回路の作動および構造を説明する上で
適したものである。この点は、1983年５月にニューヨー
クで発行された本“Digest CICC′83"の第456〜460頁の
章“FULLES,a VISI programming environment"（L.Spaa
nenburg氏等著）に記載されている。ブロックHARDSIMは
（デザインによる機能設計書の入力に応答して）多数の
データファイルの形態で結果を生じる。ブロックHARDSI
Mと協働するブロックLAYOOTには、このブロックLAYOOT
の内部データファイル構造によりプログラミング言語SI
MULAで記載されている回路に対する幾何学的形状を生じ
る構造が含まれており、この構造は前記の本に記載され
ている。従って、破線FIRの上に位置する組織化線図の
部分は機能ブロックの大規模な構造上の記述（descript
ion）を与えるものである。従って、このような“トッ
プダウン”法によれば、まず最初に大まかな機能が特定
され、従ってプログラムが所定の規則に基づいて、機能
的記述で特定されない機能を予測する。設計は通常多数
の作動で行われ、順次の作動では前の作動中に導入され
た動作の大まかな記述に対しより詳細な動作の記述を入
力させる必要がある。予測には、次の作動中に補正する
必要もある間違った副機能の形成も含めることができる
こと勿論である。前記の本では最低レベルからの以下の
順次のエレメントを規定している（ボトムアップ法）。

・エレメント導体ブロック；・導体（同じ層、貫通接点が設けられた異なる層、電気
的に不活性な分離層（クロスオーバ）を有する異なる
層、電気的に活性的な分離層（トランジスタ）を有する
異なる層）の交差接点；・構成素子、例えばトランジスタ（バーチカル或いはラ
テラルトランジスタ）；・例えば種々の手続に応じたゲート；ラインSEC以下のセクションでは、主なデータファイル
を８角形のブロックで示し、他のエレメント、特にプロ
グラムを４角形のブロックで示してある。中央ブロック
DESINGは論理図の内部決定書式を有する設計データファ
イルを構成する。この中央ブロックの上に位置するブロ
ックMADOUTはブロックDESINGのデータファイルを通訳
し、変換プログラムを形成する。この変換はブロックDE
SINGの定義構造に依存する所定の場合には省略すること
ができる。デザイナが行うべきことは、SIMULA言語で供
給されるデータを選択することにあり、この場合ライン
FIRよりも上の、またラインSECよりも下の他のものは技
術状態に応じて決定され実行されることに注意する必要
がある。回路の各セクションは２つの特性、すなわちボ
リウムおよびエッジを有する。ファイルDESINGはこれら
の特性の各々に対し２つのサブファイルを有し、１つの
サブファイルには構造記述が入っており、他の１つのサ
ブファイルには動作記述が入っている。全部で４個のサ
ブファイルがある。前述したように、多数の層があり、
これら層の各々は独自の回路セグメントを有する。構造
記述は常に質問“どこに何があるか”に対し答えを出
す。動作記述は質問“何が何をするか”に対し答える。
この場合、論理記述はブロックDESINGにより集積回路の
表現（expression）レベルで形成される。

ブロックPROCEESは使用すべき技術の特定の特性に関す
るデータファイルを有している。ブロックWAVEFORMは入
力信号の波形に関するデータファイルを有している。

ブロックTESALSは論理記述（ブロックDESING）および入
力データの波形により種々のゲートのシミュレーション
（模擬）を行うプログラムを有している。このシミュレ
ーションからデザイナにより評価されて結果“正しい”
或いは“疑わしい”を取出すことができる。この分かっ
たシミュレーションから例えば、“レース”状態が回路
中に存在しうるということを推論することができる。そ
の理由は、論理ゲートの２つの入力信号が同時に変化
し、これにより簡単で論理的に不適当な中間状態を出力
端子に生ぜしめる為である。このような誤りが生じた場
合には、拒絶が知らされ、設計を変えるか或いは入力デ
ータを変更する必要がある。既知のシステムによれば、
このような誤りは設計手続きのすべてのレベルで、特に
ラインFIRよりも上の部分で影響を与える。ブロックTRS
IT3はベルギーのルーフェン大学の“ルーフェン・リサ
ーチ＆ディベロップメント・コーポレーション”により
開発され市販されているプログラムを有する。ブロック
DESINGにより形成すべき論理機能、ブロックPROCEESか
らの技術データ、ブロックWAVEFORMからの波形データお
よび種々のトランジスタの幾何学的形状を用いることに
より、このブロックTRSIT3がブロックTESALS内のゲート
レベルで行われるシミュレーションに類似するトランジ
スタレベルでのシミュレーションを実行する。所定の状
況の下では、これらトランジスタの電気的設計（例え
ば、電力、インピーダンス或いは動作速度）に関して矛
盾が生じるおそれがある。ブロックDEBAETは、ブロック
DESINGから生じる形成すべき論理機能およびブロックPR
OCEESから生じる技術データに基づいて、例えば１マス
ク当りの方形部の接続列の形態でセルネームとマスク記
述との間の変換を行うアセンブリプログラムを有する。

ブロックSTAT,LDESおよびMADESTは特にオペレータ或い
はデザイナとの相互作用に関するものである。ブロック
STATには、ブロックDESINGからの状態遷移図を用いてブ
ール式を有する記述の形態でゲート図形を形成するプロ
グラムが含まれる。このプログラムから、ビデオモニタ
或いはプリンタのような他の媒体上にリスト状の表示を
選択的に生ぜしめることができる。オペレータとの相互
作用は所定き部分の表示に対しリストを選択的にアドレ
スすることにより行うことができる。変更を行う必要が
ある場合には、例えば信号発生機（ブロックWAVEFORM）
を適合させるか、機能（ブロックHARDSIM）を変更させ
るか、バッファ段（ブロックLDES）を加えることにより
設計中のどこかを変更させる必要がある。ブロックLDES
もブロックSTATのように動作記述に基づいて作動する。
このブロックLDESには、ブロックDESINGからのゲート記
述のリスト状表示を、例えば各ゲートの各入力端子或い
は各ゲートの各出力端子に接続された他のゲートのリス
トと一緒に、ゲートのリストとしてCRT或いは他の媒体
上に形成しうるプログラムが含まれている。このリスト
は更に、ゲートレベルで規定される他の基本的エレメン
ト、例えば電圧レベルに対するコンバータや種々の型の
双安定素子を有している。リストの一部は選択アドレシ
ングによりCRT装置上に表示でき、これにより指示され
たいかなる補正も他のブロックの１つにおいて行うこと
ができる。またブロックDESINGは種々の要約レベルで記
述したセルのライブラリを有しており、このライブラリ
はこれらの種々のレベルでアドレスしうる。データファ
イルブロックDESINGはまた特に、後に説明するブロック
COMCELに対するデータをも含んでいる。ブロックMADEST
には、ブロックDESINGから導出されたトランジスタの構
造記述に作用するプログラムが含まれており、このプロ
グラムはブロックPROCEESからの技術データを用いて、
使用すべき標準トランジスタのリスト状表示を、関連の
位置および向き或いは関連のマスクのマスク角度座標の
リストと一緒にビデオモニタ或いは他の媒体上に生ぜし
めることができる。次にオペレータはこのリストのサブ
リストを表示する為に選択アドレス作動を行うことがで
きる。

更に、ブロックMADESTにはグラフィックディスプレイ素
子を接続し、（リスト番号等により）関連のリストを選
択アドレシングすることにより種々のリスト番号と関連
する幾何学的な座標を有する像を形成するようにするこ
とができる。この像は方形部から成っており、簡単なア
ルゴリズムにより、画素が所定の方形部、例えばトラン
ジスタ部分内に位置するか或いはこのような方形部の外
部に位置するかを決定する。このようなアルゴリズムは
前述してある。更に所定の種類の多角形（例えばディフ
ュージョン多角形すなわちフリップスロップ）が所定の
指定色で表示される。例えば64種類の異なる透明或いは
不透明色を用いることは既知である。

既知の技術状態によれば、ラインFIRの上に位置するセ
クションはラインSECの下に位置するセクションに直接
接続される。このようにすると、下側のセクションにお
ける或いはこのセクションの作動中における欠陥或いは
誤り或いは変更があらゆる部分に対して、従ってブロッ
クHARDSIMおよびLAYOOTにおける入力（パラメータ、機
能）に対して影響を及ぼす。所定の状況下では、上述し
たようにすることにより多数の処理作動が必要となるお
それがある。設計に関連する本発明の特徴によれば、ラ
インFIRの上に位置する組織図の部分を中間ブロックCOM
CELを介して、ラインSECよりも下に位置する部分に接続
する。ブロックCOMCELには、上方の部分で発生された機
能ブロックを対を成す関連の通信セルによりこれらの対
を成す接続用の通信ラインに供給するプログラムが含ま
れている。この場合も、これらのセルの構造および動作
記述はブロックDESINGのデータファイル中に入れること
ができる。これらの通信セルは例えば通信の構造および
量に応じて（例えば一方向対両方向伝達および異なるビ
ット幅に応じて）異なる形態で設けることもできる。従
って、前述した処理動作は決して種々の機能ブロック間
の相互作用のレベルに接続する必要はなく、補正や誤り
は（少なくともこれらが設計システムの下側部分におい
て表われる限りにおいて）分離ラインSECまでのみ有効
となる。

第14図は、上述した種類の集積回路の設計に対する流れ
図を示す。ブロック500は実行すべき機能のリストの構
成を好ましくはパラメータの形態で表わす。ブロック50
2においてはこのリストが選択した方法或いはその他の
方法で表示される。ブロック504においては、機能ブロ
ックのリストが機能のリストから形成される。この手続
きは相互作用の作動で行うことができる。機能ブロック
のリストはブロック507で表示される。ブロック506で機
能ブロックのリストが正しいか否かが決定される。ブロ
ック508では構成形状エレメントが各ブロックに対しア
ドレスされ、関連の機能ブロックの等時性領域内に配置
される。個別の機能ブロック内の検査および再処理は、
ブロックCOMCELの相互作用分離効果を用いることなく通
常のようにして行なわれる。これは例えば予め行うこと
ができる。この場合実際には正しい機能ブロックを有す
るライブラリを用いる。いかなる再処理後でも処理はブ
ロック510において終了される。この場合集積回路を一
層多くのレベルで検査することができる。すなわち、 a. 各別の機能ブロックを前述したように正しい作動に
関して検査する。

b. 回路全体を処理容量（実行能力）に関し検査する。
この検査は処理すべき多数の信号を与えることにより、
例えばベンチマークテストにより行う。この場合、正確
さではなく処理速度が検査される。

【図面の簡単な説明】

第１図は、等時性領域を示す線図、第２図は、集積回路を数個の等時性領域に細分する方法
を示す説明図、第３図は、１個の等時性領域内に形成しうる回路の一例
を示す線図、第４図は、２つの制御機能ブロックを有する複雑なビル
ディングブロックを示す線図、第５図は、３つの等時性領域に細分された簡単なマイク
ロプロセッサを示す線図、第６図は、機能ブロックが他の２つの機能ブロックと通
信しうる同期化ハンドシェーク機構を示す線図、第７図は、各々が等時性領域を構成する複数のプロセッ
サのマトリックスを示す線図、第８図は、数個の等時性領域に細分されたパイプライン
プロセッサを示す線図、第９図は、第８図に対する同期化ハンドシェーク機構を
示す線図、第10a〜10e図は、分散検査の基本的な例を示す線図、第11図は、多重的に組織化した通信セルを有する等時性
領域を示す線図、第12図は、検査パターンおよび結果パターンに対する情
報接続手段を有する等時性領域を示す線図、第13図は、集積回路の設計に対する組織化を示す線図、第14図は、集積回路の設計に対する流れ図を示す説明図
である。 20,22,24,26,28,30……プロセッサ 34,36……クロック素子 80……マイクロプロセッサ 82,86,90……制御セクション 84……入出力ユニット 85……演算論理装置 92……読取り専用プログラムメモリ 102,104,110……レジスタ 106,108……プログラマブル論理アレイ 136,150,220,300……等時性領域 138……エコー素子 152〜160……論理機能素子 162……全機能 164……制御路 166……データ路 168……入出力作動 210……レジスタ 226,228……接続部 302,304……通信セル 306……同期化ブロック 316……入力レジスタ 318……出力レジスタ 320……処理回路 322……デコーダ COMMU……通信セクション CNTRL……制御セクション DATA……処理セクション

フロントページの続き (72)発明者アリエ・アントニー・フアン・デル・ポエルオランダ国7531 アーハエンシエーデノールトエスマルクエロントウエツハ 200 (56)参考文献特開昭55−91853（ＪＰ，Ａ) 特開昭51−137340（ＪＰ，Ａ) 特開昭57−207347（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】単一の半導体チップ上に形成される一方、
相互に接続された複数の機能ブロックを含むように構成
された超大規模集積回路であって、前記複数の機能ブロックの各々は、相互に接続された複
数の機能セルを含むと共に、当該ブロック内における所
定限界内での信号遅延時間が当該ブロックの論理動作に
影響を与えることがないような等時性領域内に各々位置
され、前記複数の機能ブロックにおける一つの機能ブロック
と、該一つの機能ブロックが属する等時性領域以外の等
時性領域に属する他の機能ブロックとの間の情報伝達
は、前記一つの機能ブロックに対応する等時性領域内に
配置された通信セルと前記他の機能ブロックに対応する
等時性領域内に配置された通信セルとを含む情報接続部
を介して、且つ、これら両通信セルが２線式双方向同期
化ハンドシェークを行うことによってなされるよう構成
され、更に前記複数の機能ブロックのうちの、前記超大規模集
積回路の外部と情報伝達を行うための情報接続部を有す
るブロックは該情報接続部に前記通信セルと同様の通信
セルを有することを特徴とする超大規模集積回路。
【請求項２】特許請求の範囲第１項に記載の超大規模集
積回路において、前記複数の機能ブロックとして、互い
に異なる等時性領域内に位置する第１及び第２のデータ
処理機能ブロックを含み、これらデータ処理機能ブロッ
クは、第１のデータ処理機能ブロックが属する等時性領
域内の少なくとも１個の通信セルと第２のデータ処理機
能ブロックが属する等時性領域内の少なくとも１個の通
信セルとにより直接接続されていることを特徴とする超
大規模集積回路。
【請求項３】特許請求の範囲第１項または第２項に記載
の超大規模集積回路において、前記複数の機能ブロック
における第１の等時性領域に属する第１の機能ブロック
と、第２の等時性領域に属する第２の機能ブロックとの
間の情報接続部は第１の組み合わせの情報ラインを有
し、前記第１の機能ブロックと前記複数の機能ブロック
における第３の等時性領域に属する第３の機能ブロック
との間の情報接続部は第２の組み合わせの情報ラインを
有し、前記第１の組み合わせと前記第２の組み合わせと
を異ならせたことを特徴とする超大規模集積回路。
【請求項４】特許請求の範囲第１〜３項のいずれか一項
に記載の超大規模集積回路において、前記複数の機能ブ
ロックが第１の等時性領域に属する第１及び第２の機能
ブロックと、第２の等時性領域に属する第３の機能ブロ
ックとを含み、前記第１の等時性領域が前記第３の機能
ブロックを前記第１または第２の機能ブロックに選択的
に接続するレジスタバンクを有していることを特徴とす
る超大規模集積回路。
【請求項５】特許請求の範囲第１〜３項のいずれか一項
に記載の超大規模集積回路において、前記複数の機能ブ
ロックが、第１の等時性領域内に位置し且つ第１のデー
タ出力端を有する第１の機能ブロックと、第２の等時性
領域内に位置し且つ前記第１のデータ出力端からデータ
が供給される第１のデータ入力端と第２のデータ出力端
とを有する第２の機能ブロックと、第３の等時性領域内
に位置し且つ前記第２のデータ出力端からデータが供給
される第２のデータ入力端を有する第３の機能ブロック
とを含むことを特徴とする超大規模集積回路。
【請求項６】特許請求の範囲第１〜５項のいずれか一項
に記載の超大規模集積回路において、特定の等時性領域
内にテストパターン供給手段（SCANIN、SCANOUT）が設
けられ、該テストパターン供給手段がテストモードにお
いて当該集積回路における前記特定の等時性領域以外の
等時性領域にハンドシェークによりテストパターン情報
を供給するようになっていることを特徴とする超大規模
集積回路。
【請求項７】特許請求の範囲第１〜５項のいずれか一項
に記載の超大規模集積回路において、前記複数の機能ブ
ロックの中の少なくとも１個の機能ブロックは、当該機
能ブロックが属する等時性領域以外の第１の等時性領域
の機能ブロックと情報伝達を行うための第１の情報接続
部と、第２の等時性領域の機能ブロックと情報伝達を行
うための第２の情報接続部とを有し、これら第１及び第
２の情報接続部における各通信セルの間にテストモード
において活性化される前記少なくとも１個の機能ブロッ
クに対する側路が設けられていることを特徴とする超大
規模集積回路。