JPS60108937A - 超大規模集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は、情報接続部により互いに且つ周辺素子に接続
される多数の機能セルを有する超大規模集積回路（ＶＬ
Ｓ、ｌ）　に関するものである。

Ｍｅａｄ　＆　［：ｏｎｗａｙ’ｓ　ｂｏｏｋ、Ｉｎｔ
ｒｏｄｕｃｔｉｏｎ　ｔｏ　ＶＬＳＩｓｙｓｔｅｍｓ、
八ｄｄｉｓｏｎ−Ｗｅｓｌｅｙ、Ｐｈ１ｌｉｐｐｉｎｅ
　Ｃｏｐｙｒｉｇｈｔ１９８０　の第７章（Ｃ，Ｌ’、
　５ｅｉｔｚ氏著）には、回路の種々の素子の相互同期
化に関する問題が記載されている。これらの問題は技術
が超大規模集積イしくＶＬＳＩ）に向けて発達するにつ
れて大きくなっている。その理由は、能動素子（ゲート
、トランジスタ）のスイッチング時間はそれらの寸法が
小さくなるにつれて急激に減少しており、一方これら能
動素子間の接続部を経る情報信号の伝達時間は急激に減
少せず、更に１チツプ上の能動素子の個数はますまず多
くなりつつあり、従って集積回路の物理的寸法は系統的
に減少せず、従って比較的に言えば集積回路全体に亘る
最大の信号伝達時間はここ数年来同じに維持されている
為である。隣接する回路素子間の信号伝達時間は通常１
！ＩＪ！どならないいが、回路内の任意の信号伝達は充
分迅速に行う必要があるという条件が例えばクロック周
波数により規定されているように可能な動作速度に上限
を課すか、或いは種々の能動素子の相対位置に制限的で
しばしば矛盾した拘束を課する。その理由は、互いに情
報伝達をする素子は同期システムにおいてあまりにも離
して位置させることができない為である。

このことは超大規模集積回路の設計方法論の複雑性を高
めることを意味する。チップ上のスイッチング２素子（
ゲートに等価）の個数が増大することにより生じる他の
問題は、必要とする検査手続きが複雑になるということ
である。あまり大きくない回路の場合、優れた検査方法
がＥｉｃｈｅｌｂｅｒｇｅｒ氏（米国特許第３．７６１
．６９５号参照）により提案されたが、この検査方法の
複雑性も急速に高まっている。その理由は、回路の各双
安定素子に情報ビットを供給する必要があり、このよう
な双安定素子の個数が多い場合には、検査パターン（ビ
ット列）の長さ、特に検査パターン列の長さがあまりに
も長くなりすぎ、制限された時間内で検査を完了させる
ことができない為である。このような検査は物理的な回
路自体の上や相互作用構造の形態でコンピュータメモリ
内に記憶されたシミュレート回路の上で行うことができ
ることに注意する必要がある。この工うな超大規模集積
回路の設計は後に説明するようにますます複雑になって
いる。

−３ｊ日と撃１ 本発明の目的は、集積回路をいわゆる等時性（ｉｓｏｃ
ｈｒｏｎｏｕｓ）領域に分割することにより設計に関す
る制限を緩和して構造的設計手続きを可能にし、且つ集
積回路の検査能力を改善するか或いはその設計を容易と
することにある。

本発明は、情報接続部により互いに且つ周辺素子に接続
される多数の機能セルを有する超大規模集積回路におい
て、前記の機能セルがｍ（≧３）個の機能ブロックに群
分けされており、単一のチップに収容されている集積回
路がｍ個の等時性領域に細分されており、各等時性領域
は１つの機能ブロックを有し、且つ各等時性領域は、各
情報接続部に対し当該等時性領域内に位置する機能セル
と当該等時性領域の外部に位置するいずれかの機能セル
との間で情報伝達セルを有し、該情報伝達セルは関連の
情報接続部内で、異なる等時性領域内に位置する２つの
機能セル間の情報接続部が常に情報伝達セルの対状直列
接続回路を有するように接続されており、このように対
にされた２つの情報伝達セルは、両方向ハンドシェーク
信号を用いることにより前記の対の情報伝達セル間で非
同期情報伝達を達成する為に、情報接続部と少なくとも
２つの同期化（ハンドシェーク）接続部とによって常に
相互接続されており、いずれかの機能セルから周辺素子
への各情報接続部は、情報および同期化信号を周辺素子
と交換するために他の情報伝達セルを有し、各機能ブロ
ック内の機能セルはコヒーレントな第１回路網を形成し
、集積回路内の機能ブロックはコヒーレントな第２回路
網を形成していることを特徴とする。

ここに等時性領域とは、ライン上での信号の遅延時間が
無視しうる程度に小°さい回路の一部分を意味するもの
であり、このことはこの遅延時間の微分変化が回路の論
理動作を変更するおそれがないということを意味する。

従って、同期的に作動する回路においては、これらの遅
延時間は同期化周期に比べて無視しろる程度に小さい。

“無視しる程度に小さい”の正確な定義はクロックパル
スの構造（１クロックサイクル当りの１つ或いはそれ以
上のレベル遷移）に依存する。従って、非同期作動回路
では、遅延時間を論理素子のスイッチング時間に比べて
小さくする必要がある。従って、スイッチング時間は特
に電源電圧や周囲温度に依存し、遅延時間はこれらのパ
ラメータの関数として全く或いはわずかじか変化し７な
い為、最も好ましくない状態が生じる。各等時性領域に
対し情報伝達セルを形成するにはある量のチップ面積を
必要とする。従って、このような等時性領域の寸法はあ
まりにも小さくしてはならない。一方、等時性領域の寸
法は過度に大きくすることができない。

その理由は、条件“等時性領域”は動作周波数を減少す
ることを必要とするものであり、これを大きくすると関
連の等時性領域内の相対位置に関する前述した厳しい条
件を生ぜしめるか或いは等時性領域内の機能ブロックの
設計および検査を複雑にする為である。

これにより解決される主な問題はタイミング問題である
ことも明らかである。個々の機能ブロック間の遅延は機
能不全を生ぜしめず（３瞬時的な遅延間隔によって生じ
るような量でのみ機能の正しい実行を遅延させるだげで
ある。情報伝達が行われない場合には、遅延間隔は存在
しない。更に、遅延は最低レベルで決定され、且つコン
ピュータサイクルタイム等のような一層高い作動レベル
の為に間隔には関係しない。また個別の機能ブロック間
での情報伝達は機能ブロック自体のレベルで、すなわち
分散的に制御されるという事実の為に、制御は複雑化せ
ず、またこの効果の為に設ける）＼−ドウエアも複雑化
しない。従って、これらの情報伝達セルに必要な面積も
極めて小さくなる。特に、本発明によれば、集中化した
情報伝達制御手段はもとより、設計゛、配線およびイン
ターフェーシングのあらゆる関連の複雑性を伴う特別な
チップ上の情報伝達プロセッサも必要としなくなる。

また、分散制御の下で情報伝達を行うことにより情報路
の幅を厳密に必要とするだけの幅に制限しうる。従って
、個別の機能ブロック間の情報路の幅を異ならせること
ができる。メモリブロックはデータおよびアドレスの双
方を伝達する為には接続する必要がなく、はんのわずか
の制御の為にのみ接続すればよい。レジスタスタック或
いはｐ＋ｐ。

は長いメモリアドレス無くして達成しうる。ある機能ブ
ロックはデータを直列形態で伝達しつるも他の機能ブロ
ックはデータを並列形態で伝達する必要がある。

機能セルとは、チップ上のある有限領域を少なくと−も
ほぼ完全に占める活性素子の配列を意味すのものとする
。

データ、アドレス或いは制御情報はこのような機能セル
内で処理されたり或いは記憶されたりする。。機能ブロ
ックは、完全に異なる特徴としうう１個以上の機能セル
を以って構成しうる。機能ブロックはしばしばすべてほ
ぼ同じ寸法となるように選択されるも、必ずしもこのよ
うにする必要はない。いかなる単一の機能ブロック内の
機能セルや、集積回路内の機能ブロックもそれぞれコヒ
ーレント回路網を形成する。このコヒーレンスの為には
機能ブロック間に情報伝達セルを設ける必要があり、単
一の機能ブロック内には（他の）情報伝達セルを設ける
必要はない。

対になった２つの情報−伝達セル間の情報接続部にはデ
ータライン、アドレスライン或いは制御ライーンを設け
ることができる。これらのラインは原理的には１方向或
いは２方向に導通状態となるようにすることができる。

−原理的には、例えば星形接続やバス接続等により単一
のラインにより２個よりも多い情報伝達セルを結合する
ことができる１この場合通常関連の同期化／％ンドシェ
ーク機構を例えば２本の同期化−ラインの代わりに３本
の同期化ラインを用いることにより拡張させる必要があ
るも、このような拡張自体は既知である。一般に一対の
情報伝達セルは３本以上の同期化ラインにより接続する
こともできる。

完成回路の処理作動は外部或いは内部クロックを用いる
ことにより同期的とじたり、或いは非同期的としたり、
或いはこれらの双方としたりすることができる。しかし
、情報伝達セル間の伝達は常に非同期とする。周辺素子
から受ける同期信号の、効果は等時−性領域内では常に
無条件に得られ、この等特性領域内での信号の遅延によ
っては同期信号の効果に影響を及ぼさない。ここに信号
の遅延とは、ラインやキャパシタンス或いはインダクタ
ンス等による遅延のように回路の素子による遅延時間で
あって同期信号によっては影響を受け得ないものを意味
するものとする。従って、クロックサイクルにより制御
されるｌフトレジスタ素子或いはシフトレジスタ素子列
のような記憶素子のホールド（保持）時間は上述した遅
延の定義には含まれない。その理由は、このようなホー
ルド時間はクロック信号が中断されているある有限の期
間の間続きうる為である。従って、等時性領域は、供給
される同期信号が無条件効果を有する領域である。従っ
て、既知の集積回路は上述した定義による単一の等時性
領域より成るものである。クロック信号の１サイクルは
１つのクロックパルス或いはタロツクパルスの列を以っ
て構成しうる。後者の場合は例えば多層ダイナミックＭ
Ｏ３論理（例えば順次のプリチャージパルスおよびサン
プルクロックパルスによるもの）から既知である。相互
の等時性の条件は対の２つの等時性領域間では満足させ
る必要はない。すなわち、瞬時の状態（関連の等時性領
域の情報内容、物理的状況、また原理的に例えば電源電
圧に適応しろる場合にはクロック周波数）に依存して、
関連の等時性領域が互いに待ったり、持たなかったりす
ることができる。

同期化ハンドシェークは例えばビット的な要求信号やア
クルッジ信号によって種々の方法で達成しうる。或いは
また、例えば要求信号およびアクルッジ信号の双方また
はいずれか一方をビット間隔の列の前後にのみ必要とす
ることにより、プロトコルを一層高いレベルにすること
ができる。

中間の情報伝達セルにより対にされた少なくとも２つの
機能ブロックは双方共処理機能セルを有するようにする
のが好ましい。このようにして構成される処理機能ブロ
ックは例えば中間メモリを必要とすることなく情報伝達
を迅速に行なえる。

ここに処理機能ブロックとは、−次機能が情報書式或い
は情報内容を変更する為の情報に関する作動の実行であ
るブロックを意味するものとする。

この点での例は一般的な目的のプロセッサおよび特別な
目的のプロセッサであり、例えば人出カプロセッサ、コ
ープインク／テコ−ディングフロセッサおよび制御プロ
セッサである。処理機能ブロックとは異なる機能ブロッ
クの種類は例えばメモリ機能ブ０７り−（読取り／書込
み型、読取り専用型或いは中間型のメモリ、例えばＰＲ
ＯＭ、　ＢＡＲＯＭ等；その組織化はランダムアクセス
性、マトリ・ノクス組織を意味するも、シフトレジスタ
におけるように直列とすることもできる）、マルチプレ
クサ（デマルチプレクサ）のような゛情報デイストリヒ
′ゝ−夕等である０１疋ツて・機能プロ・ツク（ご（ま
１イ固以上の機能セルを設けることができる。

好ましくは、等時性領域と他の機能ブロックとの間の情
報接続部が、関連の制御ブロックによる制御の下で前記
の他の機能ブロックに選択的に結合しうるレジスタバン
クを有するようにする。このようにすることに゛より、
大型回路に有利に用いうるビルディングブロックが得ら
れる。

また、少なくとも３つの機能セルであってこれに対応す
る個数の互いに対になった等時性領域内に位置する当該
機能セルが、直前の等時性領域から直後の等時性領域へ
の方向で一方向的に導通ずる中間情報ライン付情報伝達
セルにより接続されているようにするのが好ましい。こ
の場合、パイプライン構造の素子の処理速度を用いるの
が最適である。集積回路を以って、少なくとも、演算論
理機能を達成する機能ブロック（ＡＬＩＩ）と、メモリ
機能ブロックと、周辺素子への情報接続部を有する入出
力機能ブロックとが設けられたマイクロプロセッサを形
成することもできる。この場合特に少なくとも３種類の
異なる機能ブロックを有する優れたビルディングブロッ
クが得られる。

また、少なくとも１つの等時性領域が、集積回路の検査
状態時に他の等時性領域から受ける検査パターン或いは
結果パターンを第３等時性領域に１ビツトずつ供給する
手段を具えるようにするのが好ましい。この場合、種々
の機能ブロックの情報変更ブロックを側路させることに
より、検査パターンを、検査すべき機能ブロックに直接
供給したり、或いは結果パターンを直接出力させたりす
ることができる。この場合検査に際して、機能ブロック
はあたかも元々そ゛うであったかのように分離される。

更に、種々の機能ブロック間の相互作用は非同期である
為、これらを検査する必要はなく従ってこれらによって
種々の等時性領域−間に決して間違った相互作用を生ぜ
しめない。その理由は、時間領域中の確実性は完全に失
われる、すなわち原理的に、いかなる瞬時に他の情報伝
達セルが非同期の同期ハンドシェーク信号を生じるかを
完全に予測しえなが、絶対的な正確さが得られる為であ
る。上述した種類の集積回路における一般的な処理速度
は種々の機能ブロックの相対信号の関数として変化させ
うるようにするのが重要なことである。ＡＬＵ　および
これに関連する制御ＲＯＭのような近くで作動する２つ
の機能ブロックは互いに近づけて配置する必要がある。

しかし、直列入出力接続用の制御装置はチップ上のいか
なる位置にも配置しうる。

また、検査すべき機能ブロックを周辺素子に接続すべき
他の機能ブロックの群は、検査すべき機能ブロックに検
査パターンを供給するか或いは検査すべき機能ブロック
から結果パターンを出力する為の機能ブロックのチェイ
ンを形成し、機能ブロックが前記のチェイン内に含まれ
ている各等時性領域が前記のチェイン内に含まれている
情報伝達セルを有しており、従ってこの一チェインが少
なくとも２つの情報伝達セルを有し、前、記の情報伝達
セルの各々が、交互に動作する第１ふよび第２状態を有
し、第１状態では関連の機能ブロックを動作させ、第２
状態では第２等時性領域から受けた検査パターン或いは
結果パターンを１ビツトずつ第３等時性領域に供給する
ようにするのが好ましい。検査パターン或いは検査結果
の入出力は周辺素子への通常の接続部を経て行うことが
できるも、個別の検査ピンを経て行うこともできる。

また、少なくとも１つの等時性領域が、集積回路の検査
状簾中検査の結果パターンを検査回路に伝達する情報接
続手段を具えており、前記の等時性領域が更に、他の等
時性領域への情報接続部を排他的に有しているようにす
るのが好ましい。このような情報接続手段は例えば、複
数個の機能ブロックに対し共通な結果パターン出力ライ
ンとすることができる。この考えは、これらの機能ブロ
ックのうち一時に１個の機能ブロックのみが結果パター
ンを出力し寿、他の機能ブロックは待ち状態にあるとい
う仮定に基づいているものである。

前記の検査回路は集積回路内に設けることができるも、
別個の装置を以って構成することもできる。

関連の検査パターンは関連の機能ブロック内で内部的に
発生させることができる（自己検査）も、周辺素子から
供給することもできる。これは、１個のみの能動機能ブ
ロックが能動的に接続される共通の検査パターン供給ラ
インを経て行うことができる。この場合性の機能ブロッ
クは待ち状態にある。

本発明は上述した種類の集積回路を検査する方法にも関
するもので、かかる方法は、 ａ）　集積回路を検査状態に設定する工程と、ｂ）　検
査パターンを機−能ブロックに与えてこの検査パターン
から結果パターンを形成し、他の機能ブロックから供給
されろうる情報信号を排除する工程と、 Ｃ）　前記の機能ブロックの前記の結果パターンを出力
させ、この結果パターンを１ビツトずつ検査回路に与え
る工程と、 ｄ）　必要に応じ、他の検査パターンを用いて前記の工
程ｂ）　およびＣ）を繰返す工程と、 ｅ）　信頼限界に達するか或いは誤りが検出されるまで
正確さに関し結果パターンを確認する工程と、 ｆ）　必要に応じ、検査すべき他の機能ブロックに関し
前記の工程ｂ）−Ｊｅ）を繰返す工工程と、 ｇ）　到達した信頼限界に基づいて完成集積回路を是δ
忍するか或いは検出された誤りに基づいて集積回路を拒
絶する工程と、ｈ）　是認の場合に集積回路をレディ状
態に設定する工程と を具えたことを特徴とする。

かかる検査システムは前述したＢｉｃｈｅｌｂｅｒｇｅ
ｒ氏の米国特許明細書に記載されたものと類似する。

しかし、従来の技術状態によれば、双安定素子を直列化
し、続いてこれら双安定素子に検査パターンを入れ、そ
の後処理作動を行い、続いて双安定素子の直列化と結果
パターンの出力とを行うものであり、上述した本発明の
新規な方法によれば、機能ブロックをあたかも元々そう
であったかのように分離させ、１個以上の適切な検査パ
ターンを各機能ブロックに供給するものである。この検
査パターンの供給は数個の機能ブロックに対し同時に行
うことができるも通常は順次に行う。その理由は、所定
の機能ブロックに関する検査パターン列がその都度形成
され、関連の結果パターンが順次に解析される為である
。技術状態に関する進歩は可成りのものである。各々が
８ビット幅の入出力を有する４つの機能ブロックの場合
、前述した分散法には１００　％検査に対して４Ｘ１０
６Ｌｉ１０００個の検査パターンを必要とするだけであ
る。これに対し、非分散式の検査法には１００％検査を
得る為に２３２個の検査パターンを必要とし、この個数
は経済的な可能性の点からしてあまりにも多すぎる。

前述した分離は１ブロツクずつ且つ連続的に達成しうる
為、−すべての等時性領域はそれぞれの検査パターンを
順次に受け、処理後に結果パターンを順次に（ビット或
いはバイト毎に順次に）出力する。

本発明はまた、関連の機能セルの動作モデルを測定する
形状エレメントのライブラリにより前述した種類の超大
規模集積回路を設計する方法にも関するものであり、こ
の方法は、 ａ）　周辺素子に対して集積回路により実行すべき機能
の群を、表示素子上に表示させるべき機能の第１リスト
として記述する工程と、 ｂ）　前記の機能の群を、第２リストの形態で表示素子
上に表泳する個別の機能ブロックに分割−する工程と、 Ｃ）各々が１つの機能ブロックを以って構成されたｍ（
≧３）個の等時性領域の群を規定し、且つ異なる機能ブ
ロック内の異なる機能セル間の相互作用をも規定し、機
能ブロックの外部に位置する機能セルに対する情報接続
部を有する当該機能ブロック内の各機能セルに情報伝達
セルを加えるようにし、異なる等時性領域内に位置する
２つの機能セル間の各情報接続部が情報伝達セルの対の
直列接続回路を有し、情報伝達セルが、２本の同期化ハ
ンドシェークラインを有する同期化ハンドシェーク形状
エレメントおよび情報接続部に対する接続部として形状
エレメントを具えるようにする工程と、 ｄ）　機能ブロック、情報伝達子ノへ接続情報接続部お
よび同期化ハンドシェーク接続部を位置決めする工程と
、 ｅ）　１機能セル当り規定された形状エレメントをライ
ブラリがら取出す工程と を具えたことを特徴とする。

通常回路は、最小の形状エレメントから出発し、これら
形状エレメントからより一層大きな形状エレメントを順
次に構成することにより設計される。

たとえ構成部分が正しい場合でも、複合形状エレメント
は必ずしも正しいものとする必要はないということが問
題である。接続部がたとえ正しくても前述した同期化の
困難性の為に問題が生じるふそれがある。前述した本発
明による方法では、逆の方法（トップダウン法）を用い
る。すなわち、全体を、１個の等時性領域内に一緒に収
容しうる機能のザブセットに分割する。この場合、等時
性領域の相互結合中間期化誤差が生じるおそれはない。

いかなる等時性領域内の配置位置に関する正確さは依然
として検査する必要があること勿論であるが、このよう
な検査は配置位置の複雑性が低い為に一段階低いものと
なる。単一の等時性領域より成るこのような回路自体は
既知であり、その設計法も既知であること勿論である。

等時性領域は情報伝達セルの対により対にした等時性副
領域に細分することもできる。

以下に図面につき本発明を説明する前に、物理的レベル
での本発明のいくつかの背景を最初に説明する。超大規
模集積回路は、トランジスタ、特にスイッチングトラン
ジスタや、例えばＭＯＳ　コンデンサとして設計される
容量素子や、種々の方法で構成しろる抵抗や、金属（例
えばアルミニウム）の信号接続部や、多結晶珪素の信号
接続部や、拡散領域の形態で形成した信号接続部のよう
な種々の素子を有している。拡散型或いは多結晶珪素型
の信号接続部での情報伝達は遅い為、可能な限り金属の
信号接続部が用いられている。これらの金属接続部は特
に正及び負の電源ラインに対して用いる必要があり、従
ってチップはしばしば、多結晶珪素或いは拡散ラインの
みを経て情報伝達するトポロギー的な副領域に分割され
ている。クロック信号を回路の大部分に亘って供給する
必要がある場合にも、信号接続部は少な（とも部分的に
多結晶珪素で或いは拡散法で形成される。後者の２つの
技術に対しては、例えば２ミクロンのライン幅を有する
遅延線がＲ−Ｃの組合せを以て構成されている。ライン
自体に対しては、双方の変数Ｒ，Ｃはラインの長さに比
例させ、この遅延がライン長の自乗として変化するよう
にする。Ｒ，Ｃの組合せに他の素子、例えば外部抵抗或
いは外部コンデンサも含まれる場合には、ライン長とし
ての変化の勾配が小さくなる。接続部のすべての寸法（
長さ、幅、厚さ）が同じようにＰ分の１に減少する場合
には、トランジスタのスイッチング時間もしばしばＰ分
の１に減少する。寸法を同じくＰ分の１に減少させたラ
インの遅延時間は通常はぼ一定である。この点から明ら
かなように、ラインにより導入さる遅延に関する前述し
た問題は寸法が減少するにつれて一層厳格なものとなる
。この問題は、単一の集積回路中のトランジスタやその
他の素子の個数が寸法の減少と相俟って増大する場合に
一層大きなものとなる。実際には、通常の回路の寸法は
ミリメートルで測定した場合にほぼ一定値を維持する。

しかし、これらの新たな回路により一層複雑な機能を満
足させることができる。従って、接続ライン中の遅延に
より生じる問題は一層厳格なものとなる。長さがミリメ
ートルの単位で一定である度合には、寸法（幅、厚さ）
が変化すると遅延時間は２２倍となる。ゲートの実装密
度は２２倍となる。従って、一般的な接続部１こおける
遅延時間とゲート時間との比は２２倍となる。

ゲートで計算した等時性領域の寸法は、倍率が減少する
と比較的ゆっくり減少するということを確かめた。従っ
て、寸法が充分に大きいと、細分割する必要がない。

第１図は破線１５０　によって画成した等時性領域を示
す。この領域は連鎖接続された多数の論理機能素子１５
０〜１６０を有する。次の機能素子はその前の機能素子
がその結果を出力した後にのみ作動しうる。現在のＭＯ
６処理ではゲート機能素子にふける遅延時間は代表的に
５ナノ秒程度である。このようなゲートを直接連続する
ように配置すると、図示のゲート機能素子間の接続部を
経る遅延は小さく、例えば１ナノ秒程度である。この場
合、図示の回路に対して許容しうるクロック周波数は例
えば３０　Ｍ　Ｈｚである。実際には、考慮する必要の
ある他の遅延時間が３０ナノ秒よりも小さくない場合に
幾分低い周波数を選択する。素子１５２〜１６０　は“
機能セル″とみなす必要があり、これらが−緒になって
゛機能ブロック”を構成する。他の等時性領域への接続
部に対する情報伝達セルは後に詳細に説明する。

第２図は集積回路を数個の等時性領域に細分割したもの
を示す。円１６２　は回路中で実行すべき全機能、例え
ば“マイクロテロセッサ″′を表わす。

この機能は３つの副機能、例えばデータ路、制御路およ
び入出力作動に細分割され、これら３つの副機能を円１
６６、１６４．１６８でそれぞれ表わしている。

データ路（機能）１６６は円１７４（ＡＬＵ）および１
７６　（ＲＡＭ）により細分割される。制御路１６４　
は円１７０（制御ＲＯＭ＞および１７２（プログラムカ
ウンタ等）により細分割される。破線は、制御路が単一
の等時性領域内に位置し、データ路が２つの等時性領域
に分布されているということを示す。入出力作動も異な
る方法で数個の等時性領域に分布させることができる。

関連の等時性領域間でどの機能セルを対にするかは実行
すべき作動に依存する。しかし数個の機能セル或いは機
能ブロックに細分割されたマイクロプロセッサ自体は既
知であり、この場合種々の等時性領域間での同期化のハ
ンドシェークは行われていない。

同期化のハンドシェークに関しては多くの種々の方法が
あり、多数の方法が“Ｐｒｏｃｅｅｄ　ｉｎｇｓＡＦＩ
ＰＳ　Ｃｏｎｆ、　ＦＡＬピ、１９７２．　ｐｐ、７１
９−７４０の“＾Ｓｙｓｔｅｍａｔｉｃ　Ａｐｐｒｏａ
ｃｈ　ｔｏ　ｔｈｅ　Ｄｅｓｉｇｎ　ｏｆ　Ｄｉｇｉｔ
ａｌＢｕｓｓｉｎｇ　５ｔｒｕｃｔｕｒｅｓ”（Ｋ、Ｌ
、Ｔｕｒｂａｒ　代著）　に記載されており、他の方法
は例えば米国特許第４３５７６５８号明細書に記載され
ている。２つの互いに対になった機能ブロック間の同期
化接続部の個数は通常少な（とも２に等しいも、情報伝
達速度および信頼性の双方またはいずれか一方はしばし
ば多数の接続部を用いることにより高めることができる
。各接続部に対しては通常別個の物理的担体を設けてい
るが、このことは絶対的な条件ではない。

実施例：等時性領域の構成 第３図は単一の等時性領域２２０　内に形成さた回路の
一例を示す。ブロック２２２　は制御システムを有し、
ブロック２２４　は実際の作動および処理機能を有する
。まず最初に制御につき説明する。本実施例では、プロ
グラマブル（プログラミング可能）論理アレイ（ＰＬＡ
）　１０６．１０８およびレジスタ１０２．１０４．　
。

】１０を介して制御が行われる。他の実施例では、プロ
グラマブル論理アレイを用いる−ことなく、多数のフリ
ップフロップを以て制御装置を構成しつる。ＰＬ八へ０
６は他の等時性領域内の他の機能ブロックとの同期化の
ハンドシェークを行う。このようにＰＬＡ　を用いるこ
とにより著しい利点が得られるということを確かめた。

信号１１ＲＴＳおよびＵＪＳＲはＰし八１０６の上部で
伝送され、信号ＤＲＴＳおよびＤＪＳＲはＰＩ。

Ａ１０６の下部で伝送される。これらの信号の意味は次
の通りである。

ＤＲＴＳ　：次のＰＬＡ　のサブルーチンから戻れ。

ＤＪＳｆｔ：サブルーチン（次のＰＬＡ）へ飛越せ。

ＵＲＴＳおよび５ＪＳＲ：　前のＰＬＡ　に対して上述
と同じ。

信号方向゛′上部および下部′°は常に反対方向である
。部分ＰＬＡＣＯＭおよびＰＬＡＣＯＤ間には内部作動
トリガ回路１１０　が設けられている。信号ＦＲＢ（Ｂ
）はコードセクションを作動させ、信号Ｒ（ＢＡ）　Ｄ
Ｙ　およびＨ（［ｉ）　ＬＰは情報伝達セクション１０
６　を作動させる。

コードセクション１０８　により形成される出力信号は
実行される機能により決まる。シーケンサをプログラマ
ブル論理アレイを以って構成すること自体は既知であり
、従ってＰＬＡＣＯＤの内容はここで詳細に説明しない
。信号ＲＤＹ　およびＨＬＰ　は次のＰＬＡとの情報伝
達を開始し、信号ＲＤＹおよびＴｒｃ′’Ｆ’　（ＩＩ
　Ｌ　Ｐの反転値）は前のＰＬＡ　との情報伝達を開始
する。

レジスタ１０２　は人力ライン（任意のビット幅を有す
る）１０９を経て他の等時性領域から外部指令信号を受
け、人力ライン１１２を経てデータ処理セクションから
信号を受け、且つラインＩＱ３を経てレジスタ１０４か
ら内部状態信号ＩＮＴＳＴＡＴＢを受ける。レジスタ１
０４　はこれらの内部状態信号ＩＮＴＳＴＡＴＢ以外に
、他の等時性領域に対する外部指令信号を出力ライン１
０７　に、またデータ処理セクションに対する信号をラ
イン１０５　に出力する。信号ＲＤＹ　（レディ）およ
びｌ＋ＬＰ（ヘルプ）もＰＬＡ１０８によって出力信号
として生ぜしめられる。

セクション２２４　はデータ処理セクションを有し、こ
のデータ処理セクションは他のセクション（１０８゜−
１０６等）に対する言葉“制御路″′に対抗して゛′デ
ーク路′”　とも称する。このデータ処理セクションは
例えば演算論理装置ＡＬＩＩ　とするか或いはレジスタ
またはレジスタスタッタとするか或いは外部への接続部
に対する入出力素子とすることができる。セクション２
２４　は２つのデータ接続部２２６゜２２８　を経て前
および次の領域にそれぞれ接続される。図示のように、
接続部２２６．２２８　は双方向導通性であるも、この
ようにすることは必ずしも必要でない。以上が第３図に
関する説明である。

第４′図はより一層複雑な機能プロ、ツクを示し、この
ブロックは２つの制御機能セルを有すると共に１つの等
時性領域１３６内に１つのユニツトとして収容されてい
る。処理セル１３４　はレジスタノ〈ツクＲＢＧＢＮＫ
を以って構成する。制御機能セルは第３図につき説明し
た種類のものととする。これらはわずかに簡単化した形
態で示しである。信号源バス５ＯＲＢＵＳを経て、どの
レジスタを出カッくス０Ｐ２Ｂｔｌｓに接続する必要が
あるかが指示される。また宛先バスＤＢＳＢ［ＩＳを経
て、どのしジスタにリザルト（結果）バスＲ８５ＢＵＳ
からデータを供給する必要力（あるかが指示される。そ
の都度一対のラインＪＳＲＩおよびＲＴＳ３により、同
期化の）１ンドシエーク力（行われる。更に、出力０Ｐ
ＩＢＵＳは本実施例では累算レジスタの出力として得ら
れる。エコー素子１３８（ま３つのセクション１３０．
１３２．１３４間で半開期化の〕１ンドシエークを行う
。ライン５ＢＬ（ＥＣＴＩＯＮ）　ＢｔｌＳおよびＣＬ
　（ＱＣ）　ＫＢＬＩＳはこれら３つのセクション間の
制御ラインを構成する。この半回期化のハンドシェーク
は簡単化の為にここでは説明しない。

ラインＪＳＲ２，ＩＩＴＳ２　をカッティングすること
によりこれらの間にＡＬＵを接続し、オペランドバス０
Ｐ（Ｌ　２）　ＢＩＩＳの一方からの情報に関する作動
（オペレーション）　を実行しろるようになる。この作
動はＳＯＲ［３ＵＳによって他方のオペランドバスへの
レジスタの接続が指示された後に行われる。この作動後
人力バスＲ［！５ＢＵＳは第２レジスタに接続され、作
動の結果がこの第２レジスタ内でＲＢＳ［３１１Ｓによ
って選択された個所に蓄積されるようになる。

第５図は３つの等時性領域に細分割された簡単なマイク
ロプロセッサ８０を示す。マイクロプロセッサはより多
くの等時性領域に分割しろるも、この分割は複雑性、機
能の個数、およびクロック周波数と回路中の信号の遅延
との間の関係によって課せられる制限に依存する。第５
図の右側のセクションは読取り専用プログラムメモリ９
２とこのメモリに対する制御セクション９０とを有して
いる。

中央のセクションは演算論理装置（ＡＬＵ）８．５　と
これに関連する制御セクション８６とを有している。左
側のセクションは入出カニニット８４とこれに関連する
制御セクション８２とを有している。この場合、３つの
機能セルがあり、その各々は機能ブロックとして独自の
等時性領域内に位置する。３つの機、能ブロックはそれ
ぞれデータライン１００，１０４　、制御ライン９４．
１０８および９６．９８　のような同期ラインにより・
２つずつ対になっている。超大規模集積回路８０のポン
ディングパッドは簡単化の為に省略した。より一層複雑
な回路を設計する為には、１つのビルディングブロック
当りの記述を高い抽象レベルで与えるのが好ましい。例
えば、回路を設計する場合、機能セルをパラメータ、例
えばデータ路の幅、スタックの高さおよび選択した指令
の組の形態で規定すべき機能によって特定しろる。この
場合、関連の機能ブロックに対する正しい設計が既知の
ライブラリ選択機構によって選択される。

スイッチング素子の形状が、このスイッチング素−子に
よって実行すべき機能を特定することにより引出される
このようなライブラリ機構は集積回路に対するコンピュ
ータエイテ′ツドデザイン（Ｃムロ）システムで通常用
いられている。

、機能ブロックに対する上述した構成手段に加え、種々
の他の手段があり、そのうちの幾つかを関連の制御機能
とともに以下に示す。

ａ、　ファンクションデコーダ、アドレスデコーダ、デ
ータ路への適合機能、組織のリフレッシュ機能および追
加のレジスタを有するメモリ　。

ｂ、ＩＩＪ御デコーダ、ファンクションジェネレータ（
関数発生器）、レジスタ等を有するＡＬｔｌ　（演算論
理装置）。

Ｃ１少なくとも数個のレジスタ（各方向に対し少なくと
も１個のレジスタ）、ファンクションデコーダ、プログ
ラミング可能とするのが好ましい入出力および読出し、
書込み機能およびアドレスエンコーディングおラヒテコ
ーディングの双方またはいずれか一方を行う手段を具え
る入出カニニット。

ｄ、　ポインタデコーディングおよびファンクションデ
コーディング機能を有するレジスタバンク或いはレジス
タスタッタ。

ｅ、　プログラミング可能とするのが好ましいタイマ。

等時性領域における制御ユニットはデータ路に指令を生
ぜしめ、その与えられた条件を検査する。

好適例ではこの制御ユニットをほぼ第３図に示すように
構成することができる。

第６図は関連の同期化機構を、２つの二重同期化ハンド
シェークを有する状態遷移図の形態で示す。Ａは１つ上
位の機能ブロックに関するものであり、Ｂは１つ下位の
機能ブロックに関するものである。更に信号ＲＥＩＮお
よび（ＩＩＰ又はＤＯＩＩＩＮ）　によりブロックＰＬ
へＣＭＤと称する１つの同期化ハンドシェークを与える
。

伝達すべき情報は関連の確認信号（（１１０）　ＪＳＲ
が高レベルとなる前に確認される。次に二重同期化ノ＼
ンドシェークにおいて例えば信号（Ｕ／Ｄ）　ＲＴＳが
アクノレツジ（確認応答）信号として用いられる。チツ
ブ上の位置に関しては、しばしば互いに情報゛のやり取
りを行う機能ブロックは互いに近くに配置するのが好ま
しい。このようにしない場合には、誤りは生じないが、
関連の情報を伝達が終了するまでに待ち時間を必要とす
る為に回路は全体として一層ゆっくり作動する。すなわ
ち迅速に行いうる作動は実際に迅速に行われるも、必要
があって一層ゆっくり行わなければならない作動も一層
ゆっくり行われる。ここに“′作動″とは必要な情報の
伝達をも含むものとす乞。予定の２つの機能ブロック間
での情報の伝達の“多重化”は集積回路全体によって行
われるべき作動の種類に依存しうる。使用分野が異なる
場合には、ある作動は同じ回路の種類の項目の中で発生
頻度に関して変えることができ、或いは１つの項目に対
しては時間の関数として変えることができる。前述した
信号に加えて次の信号を用いることができる。

ＲＢＡＤＹ−レディ　（準備完了） ＤＡＣＫＩ　＝　ダウンアクルッジＩ ＵへＣＫＩ−アップアクルッジ１ ＷＡＩＴ　−ウェイト　（待ち） Ｒ３ＴＲＴ−リスタート　（再始動） ＤＡＣＫ２−ダウンアクルッジ２ ＲＵＮ　−ラン（実行） ＲＢＴＲ八　＝　リターン　（戻り） ＣＡＬＬ　＝　コール（呼び出し） ｔｌＡｃＫ２　＝　アップアクルッジ２第７図は、各々
が等時性領域を構成するプロセッサより成るマトリック
スを有する集積回路を示す。数個の階層レベルが可能で
あり、あるプロセッサは数個の等時性領域に分割でき、
他のプロセッサは分割できない。破線で示す電子回路の
境界内には、６個のプロセッサ２０．２２．２４．２６
．２’８．３０が位置し、これらプロセッサの各々は演
算論理装置（ＡＬＵ）　と、制御情報用のプログラムメ
モリ、例えば特別な論理メモリと、中間（ダーク／アド
レス）情報用の読取り・書込みメモリと、制御デコーデ
ィング素子と、周辺素子からまた周辺素子に情報を人出
力する素子と、他の素子間を相互接続するデータ、アド
レスおよび制御情報用のバス等を有している。これらの
素子は詳細に図示していない。

プロセッサ２０はまたクロック素子３４をも具え、プロ
セッサ２６はクロック素子３６をも具え、同様に他のプ
ロセッサもクロック素子を具えている。この第７図には
７対のプロセッサ２０／２６．２０／２２．２６／２８
．２２／２８．２２／２４．２８／３０　および２４／
３０　がある。しかし−例として対２０／２６　のみを
詳細に説明する。これらのプロセッサは両方向データラ
イン６４、第１方向のハンドシェークライン６６および
第２方向のハンドシェークライン６８により相互接続さ
れている。これらのラインは１本のラインとして示しで
あるが、データ幅はいかなる値にもすることができる。

ある実施例ではデータ路が異なる幅を有するようにでき
、例えば横一方向の接続ラインが縦方向の接続ラインと
は異なる幅を有するようにすることができる。あるデー
タラインは例えば８ビツトの幅を有し、単信或いは半二
重或いは全二重モードで作動するよにできる。／％ンド
シェークラインは単−或いは多重ラインとすることがで
きる。本例の場合のようにノｈンドシェークラインはハ
ンドシェーク信号を一方向に或いは両方向に伝達しうる
。ハンドシェークプロトコルは後に詳細に説明する。プ
ロセッサ２０はプロセ・ソサ２６と同様にデータおよび
ノ＼ンドシェーク接続ラインを用いてポンディングパッ
ド４４．４６．４８に（西に）接続され且つポンディン
グパッド３Ｂ、’４０．４２に（北に）接続されている
。同様に、プロセ・ソサ２６はポンディングパッド５０
．５２．５４に（東に）接続され、プロセッサ２４はポ
ンプイングツ＜・ノド５６．５８．６０に（南に）接続
されている。従ってこの単一の集積回路を他の集積回路
に接続することができる。マスククロック信号は外部ク
ロ・ツク源からポンディングパッド３２に供給され、す
べてのプロセツサに与えられる。各プロセッサはマスタ
クロ・ツク信号によって同期化された独自の局部クロ・
ツク素子から独自の無条件クロック信号を受ける。ノｈ
ンドシェーク信号は、時間をあたかもそうであるかのよ
うに量子化する為にマスククロックと局部的（ご同期さ
せる。従って、プロセッサは互いに待つ必要がある為に
ハンドシェークの非同期特性がそのまま、維持される。

従って、クロック信号はハンドシー−りに関して無条件
的とならＩλい。その理由は、ライン６４を経る転送の
ような各データ（アドレス、制御）転゛送には相互のシ
グナリングを伴う為であ゛る。ハンドシェーク特性の為
に、例えば転送要求信号は常に転送アクルッジ信号より
も先行する必要がある。ハンドシェークは上述したよう
な時間の量子化を行うことなく達成することもできる。

この場合、ハンドシェークは′″マイクロレベル″゛非
同期的ともなる。第７図の回路は第１に等価な６つの等
時性領域に分割される。すべての接続ラインが単一のラ
インであり、２つの電源接続ラインをも考慮する場合に
は、この回路は図示の例で少なくとも３３個のボンデイ
ンクパッドを有する。

ポンディングパッドは外部的に相互接続すること−がで
き、例えばボンデインクパッド４４をポンディ・ツクハ
ット５０に（データに関し）　、ボンデインクパッド４
６および４８をポンディングパッド５２および５４にそ
れぞれ（２方向でのハンドシェーク信号に関し）相互接
続することができる。一方、ポンディングパッドの個数
ギ制限し、すべての周辺プロセッサが外部と情報伝達を
しうるようにせずに、例えば長側辺の１つに沿って位置
するプロセッサのみが外部と情報伝達しうるようにする
のもしばしば有利となる。前述したようにデータ路が数
ビットの幅を有する場合には、データ路のうちの限定し
た区分のみをポンディングパッドに直接接続しうる。こ
の場合、この目的の為に準備した機能ブロック中に設け
ることのできるマルチプレクサ（或いはデマルチプレク
サ）を用いて解決を計ることができ、この機能ブロック
は別の等時性領域内に形成する。

第８図は数個の等時性領域に細分したパイプラインプロ
セッサを示し、第９図はこれに関連するハンドシェーク
機構を示す。このようなパイプラインプロセッサでは情
報の並列処理をも行われる。

第８図には順次の３つの段を示しであるも、そのうちの
１つの段（ブロック２００内に示す段）のみを詳細に説
明する。各段は個別の等時性領域内に形成される。ブロ
ック２００　は前のブロックと情報伝達しうる２本の情
報伝達ライン（２０２および２０４）と、次のブロック
と情報伝達しうる２本の情報伝達ライン（２０６および
２０８）とを有する。また、ライン２１２　を経るクロ
ック信号ＣＬににより前のブロックから到来する情報を
蓄積する為のレジスタ２１０も設けられている（　この
レジスタは４ビツトの幅を有するものとして図示しであ
る）。ブロックの情報伝達ユニット（別個に示していな
い）゛は以下の４状態の１つを取りうる。

１、レディ：情報伝達ユニットは次のブロックに゛デー
タを伝達し終え、前のブロック からの処理すべき新たなデータを待 ′　っている。

２、スタート：情報伝達ユニットは前のブロックからデ
ータを受けており、アクル ッジ信号も受けており、このデータ もクロック作動により新たなレジス タ２１０　内に入れられており、ブロックの命令素子が
データを処理するこ とを命令されている。

３、ライン：情報伝達ユニットは命令素子がデー゛りを
処理するのを待っている。

４、コール：情報伝達ユニットはメツセージを次のブロ
ックに発し、これによりこの ブロックにデータが得られたという ことを通知し、従って情報伝達ユニ ットは上記の次のブロックによるア クルッジ信号を待っている。

第９図の状態遷移図では、情報伝達が一方向のハンドシ
ェークを経て行われる。第６図では二重のハンドシェー
クを必要とした。その理由は、第６図でのハンドシェー
クサイクルは伝達すべき確認された後にのみ終了しうる
為である。第９図で（ｉこのようにする必要がない。従
って、第９図では４つのアクルッジ状態が不必要であ呂
。すなわち、情報伝達機構は次の機能ブロックがレディ
となるまで待たない為、状態″ＷＡＩＴ　（待ち）°が
不必要となる。

従って、状態”ＲＢＴｔｌＮ　（戻り）″は状態”５Ｔ
ＡｌｉＴ　＜開始）°′中に含まれる。データが処理さ
れると、情報伝達はすぐ次のユニットとのみ行うことが
できる。

分散検査を行う方法および装置の説明：前述し、たよう
に、種々の等時性領域は時間的に分離している。従って
、集積回路の全体を、すべての機能ブロックを個別に検
査することにより検査しうる。しかし、この目的の為に
は幾つかの特別な機構が必要である。まず第１に等時性
領域／機能ブロックが連鎖接続されている数例につき説
明する。第１０ａ　〜１０ｅ　図におけるブロックの各
々はそれぞれ機能ブロックと、他の機能ブロック／等特
性領域に接続する為の情報伝達セルとを有する等時性領
域を示す。

第１０ａ図におけるすべての情報接続ラインは一方向性
である。通常の接続ラインは実線で示しである。ハンド
シェークラインは別に示していない。

情報はライン２５０　を経て到来する。この情報は次に
ブロック２５２　内で処理される。この際情報内容を変
更させることができる。処理された情報はライン２５４
を経てブロック２５６　に供給される。このブロック２
５６　において情報を更に変更することができる。この
情報は次にライン２５８　を経て例えばユーザに対し出
力する。ブロック２５６　に対する検査状態では、破線
で示すラインを用いる。このことは、ライン２５４　に
おける検査パターンはライン２５０　における検査パタ
ーンに１ビツトずつ−ｉする。その理由は破線で示すラ
インがブロック２５２を側路している為である。

第１０ｂ図は第１０ａ図のとは異なる例を示す。この場
合、検査パターンは検査を行うべきブロック２６２　に
おける周辺素子から直接受けることができる。その結果
のパターンはブロック２６６　を経て出力される。検査
状態では破線で示す接続ラインが用いられる為、情報は
ブロック２６６　内では変更され得ず、結果のパターン
は出力ライン２６８　に１ビツトずつ現れる。ここに１
ビツトずつとは、もとのパターンのビットを出力結果の
各ピッ＋から取出しうるということを意味するものとす
る。これにはビット毎の記録、例えば“すべてのビット
の反転”を含めることができる。

第１０ｃ図に示す構成では、検査すべきブロック２７６
　は入力端子および出力端子のいずれにおいても周辺素
子と直接情報伝達をしない。すなわちその都度他のブロ
ック（２７２および２８０）がそれぞれ挿入される。従
って、検査状態では破線で示す双方のラインが用いられ
る為、ブロック２７２．２８０　は検査パターンおよび
結果パターンに影響を及ぼさない。

第１０ｄ１図に示す構成では、検査すべきブロック２９
６が両方向的にブロック２９２　に接続されてふり、こ
のブロック２９２が周辺素子に接続された唯一のブロッ
クである。従って、検査状態では破線で示す双方のライ
ンが用いられる為、ブロック２９２　は検査パターンお
よび結果パターンに影響を及ぼさない。ある場合には、
所定の機能ブロックが情報を変更しえない状態、例えば
これらの機能ブロックをレジスタスタックとして構成す
る状態が生じう・る。この場合、時には側路ラインを設
けるのが不必要となる場合がある。

第１０ｅ図に示す構成は検査すべき２つのブロック３１
１．．３１３を有し、これらのブロックは双方共ブロッ
ク３０９から情報を受ける。ブロック３１１　を検査す
る場合、破線で示すライン３０５が用いられ、検査パタ
ーンを１ビツトずつブロック３１１　に直接供給する。

ブロック３１３を検査する場合も同様にしてライン３０
７　が用いられる。

第１１図は、多重的に組織化された情報伝達セルを有す
る等時性領域を示す。この等特性領域を３００で示す。

情報伝達セル３０２　はライン３０８　を経て情報を受
け、ライン３１０を経て両方向のハンドシェークプロト
コルを実行する。情報伝達セル３０４　はライン３１４
　を経るハンドシェークプロトコルによりライン３１２
を経て情報を発する。セル３０２の第１位置ではライン
３０８　が人力レジスタ３１６　に接続され、出力レジ
スタ３１Ｂ　がライン３１２　に接続される。同期化ブ
ロック３０６　内で情報伝達セルから受けたハンドシェ
ーク信号およびこの同期化ブロックによるハンドシェー
ク信号の出力との相互作用の下で、レジスタ３１６．３
１８の情報の入出力が正しく行われ、処理ブロック３２
０　は、機能ブロックにとって代表的であるもこのよう
な関係にふいては不適当な作動を（内部等時性的に）実
行する。素子３２２　は所定の人力信号パターンに応答
して作動するデコーダである。或いはまた素子３２２　
は集積回路のパッケージの指定接続ピンに現れる特定の
検査制御信号に対する受信機とすることができる１しか
しこのような検査制御信号は簡単化の為に図面中では省
略した。この検査制御信号或いは特定の入力信号パター
ンが現れると、前記の情報伝達セル（２方向スイツチ）
は第２位置をとり、ライン３０８経て受けた情報は情報
変更作動を行うことができずにライン３２４　を経てラ
イン３１２　上に直接出力される。情報伝達セル（スイ
ッチ）は、所定の時間後或いは（素子３０６がカウンタ
を有する場合には）ある個数の検査パターン後にリセッ
トするか、または単に検査制御信号の消滅によりリセッ
トすることができる。また、外部検査制御信号と種々の
人力レジスタ内の特定の符号ワードとの共働により、側
路される機能ブロックの種々の連鎖接続を達成しうる。

他の実施例では、情報の出力を行う情報伝達セルのみが
２方向スイツチを有するようにする。この場合、検査パ
ターンおよび結果パターンが処理されるも、導入された
いがなる変更も外部的に見ることができない。或いはま
た、特に処理回路３２０が（例えば開放コレクタ接、続
のように）例えばライン３２４　を経て供給される検査
パターンによってマスクされた同じ情報を出力する場合
には、情報伝達セル３０２　のみがその入力端子に多位
置スイッチを有するようにする。第１０ｅ図の構成では
、その入力端子が３位置スイッチを有するようにするこ
とができる。入力端子が複数個有り、出力端子が１個で
ある場合には、多位置スイッチを種々の入力端子に対す
る側路と一緒に出力端子に接続することができる。第１
０ｃ図に示す構成では、最初にブロック２７２．２７６
　を第１制御ワードにより分離させ、ブロック２８０を
検査する。ブロック２８０　が′正しいパということが
分ると、以下の２つの状態のうちのいずれかにすること
ができる。

ａ）　まず最初ブロック２８０を最後の検査、ワードに
よる制御の下で分離させる。次に、ブロック２７２を第
２制御ワードによって分離させる。

第２制御ワードと最後の検査ワードとは同じにすること
ができる。ブロック２７６　がパ正しい′°　というこ
とが分かると、こあブロックはそれ自身のワード列の最
後の検査ワードによって分離される。次にブロック２７
２が検査される。検査は外部検査制御信号の終了により
終？される。

ｂ）　ブロック２８０がメモリを有さない場合、すなわ
ち検査ワード（ｎ＋１＞　における結果が前に存在した
検査ワードに依存しない場合には、ブロック２８０が正
しいということが分かった際にこのブロックは最早や一
分離する必要がない。この場合、ｎ個の機能ブロックに
対して（ｎ４）　個のみの制御ワードが必要となるだけ
である。このような場合には、結果ワードは関連の機能
ブロックで検査すべき機能によって、また後の１つ以上
の機能ブロックにおける（正しい）機能によっても決定
される。

バスの場合には、これに接続された機能ブロックをアド
レシングにより選択的に作動せしめうる。

分散検査の他の方法を第１２図につき説明する。

この第１゛２図は検査パターンおよび結果パターンに対
する情報接続４手段を有する等時性領域を示す。

この第１２図の回路構成は第３図のものにほぼ一致し、
情報伝達セクションＣＯＭＭＵ　、制御セクションＣＮ
ＴＲＬおよび処理セクションＤＡＴＡを有する。制御セ
クションは叶ＣＤ、ＤＢを受け′、処理セクションは人
力データＩＡＲＧを受けるとともに出力データ［］Ａ１
１Ｇを出力する。処理は、状態信号Ｃ０ＮＤにより調整
するのが好ましい制御信号ＣＭ［ｌ　により行われる。

関連の等時性領域は数個の等時性領域を有する回路の一
部を形成する。制御セクション（：ＮＴ’ＲＬ　は検査
パターンを受けるライン５ＣＡＮＩＮに接続されており
、この検査パターンの実際の導入はライン０ＰｃＯυに
おける検査指令によって制御される。結果パターンはラ
イン５ＣＡＮＯＵＴ上に出力される。所望に応じ、この
出力はラインｏｐｃｏｏ　における第２検査指令による
制御の下で行うことができる。ライン５ＣＡＮＩＮおよ
び５ＣＡＮＯＵＴ　は集積回路の一部を構成しうる検査
回路に接続さている。検査回路は関連の検査パターンに
従って結果パターンを検査する。この検査回路はマルチ
プレクサ（或いはデマルチブレク”ｊ−）　ヲ経”’Ｃ
種／ｚ　（Ｄ　ラ４７ＳＣＡＮＩＮ　／５ＣＡＮＯ［Ｉ
Ｔ　Ｌ：接続されており、その出力端子は種々の状態、
すなわち検査、無検査、正しい、間違いを指示する為に
周辺素子に接続されている。或いはまた、検査回路を以
って集積回路の一部を構成する必要はない。この場合に
は、マルチプレクサ（或いはデマルチプレクサ）のみが
チップ上に設けられる。ライン５ＣＡＮＩＮおよび５Ｃ
ＡＮ［］ＵＴ　は単一のラインとすることができる。好
適例では、毎回１個の等時性領域のみが有効となるよう
に回路を検査する。この検査は異なる等時性領域間にハ
ンドシェーク機構を導入することにより極めて簡単に達
成しつる。

この場合には、１個の等時性領域のみがいかなる瞬時に
おいても検査パターンを受ける為、ラインＳＣへ旧Ｎは
検査すべきすべての等時性領域に並列に接続しうる。こ
の場合同様に、ライン５ＣＡＮＯＵＴ　も検査すべきす
べての等時性領域に並列に接続しうる。この場合、検査
回路に対するマルチプレクサ（或いはデマルチプレクサ
）を省略することもできる。検査接続線の本数は以下の
ようにして更に減少させることができる。

ａ）　検査パターンを等時性領域に外部から供給せずに
、例えば循環結合した゛最大長″　シフトレジスタによ
ってこの等時性領域自体の中で発生させる。結果はこの
ような循環結合シフトレジスタによって処理することも
でき、この場合結果パターンはいわゆる゛サイン”パタ
ーンの特性を表わす。このパターンが例えば１６ビツト
を有子る場合には、可能な２″個のパターンのうち唯１
個のみが正しいパターンであり、他のパターンは間違っ
た作動を示す。この場合、誤りが間違った結果パターン
として表われない可能性は約２−＋６　であり、多くの
場合このような可能性は許容しうるものである。

ｂ）　ライフ５ＣＡＮＩＮ　オヨび５ＣＡＮＯＵＴ　ヲ
合１ｉｊＬｔル。

この場合関連の等時性領域にふいて（また検査回路にお
いても）２方向で作動しうる送受信回路が必要となる。

上述した種類の集積回路の設君 第１３図は上述した種類の集積回路を設計するための組
織化線図を示す。この組織化線図には設計システムの種
々のプログラム要素（プログラムおよびデータファイル
）　とこれらの機能的な相互作用とを示しである。まず
最初、情報伝達セルを用いることなく集積回路の設計を
行いうる部分につき説明する。ブロック■ＡＲＤｓＩＭ
　は回路により行うべき機能に対するプログラミング言
Ｂｙ　ｓ＋Ｍｕシ八で書へまれたプログラムであり、こ
のブロックには多数の補助手続きも含まれており、これ
らにより多数の基本的部分、例えば゛′セル″″、°′
　シグナル”。

“インプラＰ″、“　アウトプット”を簡単にアドレス
しうる。このブロックのエレメントは集積回路の作動お
よび構造を説明する上で適したものである。この点は、
１９８３年５月にニューヨークで発行すｆＬり本”Ｄｉ
ｇｅｓｔ　ＣＩＣＣ’　８３”の第４５６〜４６０頁の
章”ＰＬＩＬＬＢＳ、ａ　ＶＩＳＩ　ｐｒｏｇｒａｍｍ
ｉｎｇ　ｅｎｖｉｒｏｎｍｅｎｔ”（Ｌ、Ｓｐａ、ａｎ
ｅｎｂｕｒｇ氏等著）に記載されている。ブロック１（
ＡＲ口ＳＩＭ　は（デザイナによる機能設計書の入力に
応答して）　多数のデータファイルの形態で結果を生じ
る。ブロックＨＡＲＯ３ＩＭ　と協働するブロックＬＡ
ＹＯＯＴには、このブロックＬＡＹＯＯＴの内部データ
ファイル構造によりプログラミング言語ＳＩＭＵＬＡで
記載されている回路に対する幾何学的形状を生じる構造
が含まれており５、この構造は前記の本に記載されてい
る。従って、破線ＦＩＲＯ上に位置する組織化線図の部
分は機能ブロックの大規模な構造上の記述（ｄｅｓｃｒ
ｉｐｔｉｏｎ）　を与えるものである。

従って、このような“トップダウン′°法によれば、ま
ず最初に大まかな機能が特定され、従ってプログラムが
所定の規則に基づいて、機能的記述で特定されない機能
を予測する。設計は通常多数の作動で行われ、順次の作
動では前の作動中に導入された動作の大まかな記述に対
しより詳細な動作の記述を入力させる必要がある。予測
には、次の作動中に補正する必要もある間違った副機能
の形成も含めることができること勿論である。前記の本
では最低レベルからの以下の順次のエレメントを規定し
ている（ボトムアップ法）　。

・エレメント導体ブロック； ・導体（同じ層、貫通接点が設けられた異なる層、電気
的に不活性な分離層（クロスオーバ）を有する異なる層
、電気的に活性的な分離層（トランジスタ）を有する異
なる層）の交差接点； ・構成素子、例えばトランジスタ（バーチカル或いはラ
テラルトランジスタ）； ・例えば種々の手続に応じたゲート； ラインＳＥＣ以下のセクションでは、主なデータファイ
ルを８角形のブロックで示し、他のエレメント、特にプ
ログラムを４角形のブロックで示し２である。中央ブロ
ックＤＢＳＩＮＧは論理図の内部決定書式を有する設計
データファイルを構成する。この中央ブロックの上に位
置するブロックＭＡＤＯ口Ｔはブロック口ＩＥｓＩＮＧ
のデータファイルを通訳し、変換プログラムを形成する
。この変換はブロック口ＢＳＩＮＧの定義構造に依存す
る所定の場合には省略することができる。デザイナが行
うべき、ことは、ＳＩＭＵＬＡ言語で供給されるデータ
を選′択することにあり、この場合ラインＦＩＲよりも
上の、またラインＳａｃ　。

よりも下の他のものは技術状態に応じて決定され実行さ
れることに注意する必要がある。回路の各セクションは
２つの特性、すむわちボリウムおよびエツジを有する。

ファイルＤＢＳＩＮ’Ｇはこれらの特性の各々に対し２
つのサブファイルを有し、１つのサブファイルには構造
記述が入っており、他の１つのサブファイルには動作記
述が入っている。

全部で４個のサブファイルがある。前述したように、多
数の層があり、これら層の各々は独自の回路セグメント
を有する。構造記述は常に質問“どこに何があるか”に
対し答えを出す。動作記述は質問“何が何をするか”に
対し答える。−この場合、論理記述はプロックーロＢＳ
ＩＮＧにより集積回路の表現（ｅｘｐｒｅｓｓｉｏｎ）
レベルで形成される。

ブロックｐＲｏｃａｓｓ　は使用すべき技術の特定の特
性に関するデータファイルを有している。ブロックＷＡ
ＶＢＦＯＲＭは入力信号の波形に関するデータファイル
を有している。

ブロックＴＢＳＡＬＳは論理記述（ブロックＤＢＳＩＮ
Ｇ）および入力データの波形により種々のゲートのシミ
ュレーション（模擬）を行うプログラムを有している。

このシミュレーションからデザイナにより評価されて結
果正しい”或いは“疑わしい”を取出すことができる。

この分かったシミニレ−ジョンから例えば、゛レース″
状態が回路中に存在しうるということを推論することが
できる。その理由は、論理ゲートの２つの入力信号が同
時に変化し、これにより簡単で論理的に不適当な中間状
態を出力端子に生せしめる為である。このような誤りが
生じた場合には、拒絶が知らされ、設計を変えるか或い
は人力データを変更する必要がある。既知のシステムに
よれば、このような誤りは設計手続きのすべてのレベル
で、特にラインＦＩＲよりも上の部分で影響を与える。

ブロックＴＲ５ＩＴ３はベルギーのルーフエン大学の“
ルーフエン・リサーチ＆ディベロップメント・コーポレ
ーション”により開発され市販されているプログラムを
有する。ブロックＤＢＳＩＮＧにより形成すべき論理機
能、ブロックＰＲＯＣＢＢＳからの技術データ、ブロッ
クＷＡＶＢＦＯＲＭからの波形データおよび種々のトラ
ンジスタの幾何学的形状を用いることにより、このブロ
ックＴＲ３ＩＴ３がブロックＴＢＳＡＬＳ内のゲートレ
ベルで行われるシミニレ−ジョンに類似するトランジス
タレベルでのシミュレーションを実行する。

所定の状況の下では、これらトランジスタの電気的設計
（例えば、電力、インピーダンス或いは動作速度）　に
関して矛盾が生じるおそれがある。ブロックＤＢＢＡＢ
Ｔは、ブロックＤＢＳＩＮＧから生じる形成すべき論理
機能およびブロックＰＲＯＣＲＢＳから生じ−る技術デ
ータに基づいて、例えば１マスク当りの方形部の接続列
の形態でセルネームとマスク記述との間の変換を行うア
センブリプログラムを有する。

ブロック５ＴＡＴ、　ＬＤＢＳおよびＭへ〇ＢＳＴは特
にオペレータ或いはデザイナとの相互作用に関するもの
である。ブロック５ＴＡＴには、ブロックＤＢＳＩＮＧ
からの状態遷移図を用いてプール式を有する記述の形態
てゲート図形を形成するプログラムが含まれる。

このプログラムから、ビデオモニタ或いはプリンタのよ
うな他の媒体上にリスト状の表示を選択的に生せしめる
ことができる。オペレータとの相互作用は所定き部分の
表示に対しリストを選択的にアドレスすることにより行
うことができる。変更を行が必要がある場合に＋ｉ、例
えば信号発生機（ブロックｌｉｌＡＶＢＦＯＲＭ）　を
適合させるか、機能（ブロックＨＡＲＤＳＩＭ　）を変
更させるが、バッファ段（ブロックしＤＢＳ＞　を加え
ることにより設計中のどこかを変更させる必要がある。

ブロックＬ（ＩＩＥＳもブロック５ＴＡＴのように動作
記述に基づいて作動する。

このブロックＬＤ［！Ｓには、ブロックＤＢＳＩＮＧが
らのゲート記述のリスト状表示を、例えば各ゲートの各
入力端子酸いは各ゲート−の各出力端子に接続された他
のゲートのリストと一緒に、ゲートのリストとしてＣＲ
Ｔ　或いは他の媒体上に形成しうるプログラムが含まれ
ている。このリストは更に、ゲートレベルで規定される
他の基本的エレメント、例えば電圧レベルに対するコン
バータや種々の型の双安定素子を有している。リストの
一部は選択アドレシングによりＣＲＴ装置上に表示でき
、これにより指示されたいかなる補正も他のブロックの
１つにおいて行うことができる。またブロックＤＢＳＩ
ＮＧは種々の要約レベルで記述したセルのライブラリを
有してふり、このライブラリはこれらの種々のレベルで
アドレスしうる。データファイルブロックＤＢＳＩＮＧ
はまた特に、後に説明するブロック［：ＯＭＣＢＬに対
するデータをも含んでいる。ブロックＭＡＤＢＳＴには
、ブロックＤＢＳＩＮＧから導出されたトランジスタの
構造記述に作用するプログラムが含まれており、このプ
ログラムはブロックＰＲＯＣＩＥＢＳがらの技術データ
を用いて、使用すべき標準トランジスタのリスト状表示
を、関連の位置および向き或いは関連のマスクのマスク
角度座標のリストと一緒にビデオモニタ或いは他の媒体
上に生せしめることができる。次にオペレータはこのリ
ストのサブリストを表示する為に選択アドレス作動を行
うことができる。

更に、ブロックＭＡＤＢＳＴにはグラフィックディスプ
レイ素子を接続し、（リスト番号等により）関連のリス
トを選択アドレシングすることにより種々のリスト番号
と関連する幾何学的な座標を有する像を形成するように
することができる。この像は方形部から成っており、簡
単なアルゴリズムにより、画素が所定の方形部、例え、
ばトランジスタ部分内に位置するか或いはこのような方
形部の外部に位置するかを決定す゛る。このようなアル
ゴリズムは前述しである。更り所定の種類の多角形（例
えばディフュージョン多角形すなわちフリップスロップ
）が所定の指定色で表示される。例えば６４種類の異な
る透明或いは不透明色を用いることは既知である。

既知の炉術状態によれば、ライーンＦＩＲの上に位置す
るセクションはラインＳＢＣの下に位置するセクション
に直接接続される。このようにすると、下７１（１１の
セクションにおける或いはこのセクションの作動中にお
ける欠陥或いは誤り或いは変更があらゆる部分に対して
、従ってブロック１１＾ＲＤＳＩＭおよびＬＡＹＯＯＴ
における人力（パラメータ、機能）に対して影響を及ぼ
す。所定の状況下では、上述したようにすることにより
多数の処理作動が必要となるおそれがある。設計に関連
する本発明の特徴によれば、ラインＦＩＲの上に位置す
る組−図の部分を中間ブロックＣＯＭＣＢＬを介して、
ラインＳＢＣよりも下に位置する部分に接続する。ブロ
ックＣＯＭＣＢＬには、上方の部分で発生された機能ブ
ロックを対を成す関連の情報伝達セルによりこれらの対
を成す接続用の情報伝達ラインに供給するプログラムが
含まれている。この場合も、これらのセルの構造および
動作記述はブロックＤＢＳＩＮＧのデータファイル中に
入れることができる。これらの情報伝達セルは例えば情
報伝達の構造および量に応じて（例えば一方向対両方向
伝達および異なるピット幅に応じて）異なる形態で設け
ることもできる。従って、前述した処理作動は決して種
々の機能ブロック間の相互作用のレベルに接続する必要
はなく、補正や誤りはく少なくともこれらが設計システ
ムの下側部分において表われる限りにおいて）分離ライ
ンＳＢＣまでのみ有効となる。

第１４図は、上述した種類の集積回路の設計に対する流
れ図を示す。ブロック５００　は実行すべき機能のリス
トの構成を好ましくはパラメータの形態で表わす。ブロ
ック５０２　においてはこのリストが選択した方法或い
はその他の方法で表示される。

ブロック５０４　においては、機能ブロックのリストが
機能のリストから形成される。この手続きは相互作用の
作動で行うことができる。機能ブロックのリストはブロ
ック５０７　で表示される。ブロック５０６　では機能
ブロックのリストが正しいか否かが決定される。ブロッ
ク５０８　では構成形状エレメントが各ブロックに対し
アドレスされ、関連の機能ブロックの等時性領域内に配
置される。個別の機能ブロック内の検査および再処理は
、ブロックＣＯＭＣＩＥＬの相互作用分離効果を用いる
ことなく通常のようにして行なわれる。これは例えば予
め行うことができる。この場合実際には正しい機能ブロ
ックを有するライブラリを用いる。いかなる再処理後で
も処理はブロック５１０　において終了される。

この場合集積回路を一層多くのレベルで検査することが
できる。すなわち、 ａ９　各別の機能ブロックを前述したように正しい作動
に関して検査する。

ｂ０回回路体を処理容量（実行能力）に関し検査する。

この検査は処理すべき多数の信号を与えることにより、
例えばペンチマーク−テストにより行う。この場合、正
確さではなく処理速度が検査される。

【図面の簡単な説明】

第１図は、等時性領域を示゛す線図、 第２図は、集積回路を数個の等時性領域に細分する方法
を示す説明図、 第３図は、１個の等時性領域内に形成しうる回路の一例
を示す線図、 第４図は、２つの制御機能ブロックを有する複雑なビル
ディングブロックを示す線図、第５図は、３つの等時性
領域に細分された簡単なマイクロプロセッサを示す線図
、 第６図は、機能ブロックが他の２つの機能ブロックと情
報伝達しろる同期化ハンドシェーク機構を示す線図、 第７図は、各々が等時性領域を構成する複数のプロセッ
サのマトリックスを示す線図、第８図は、数個の等時性
領域に細分されたパイプラインプロセッサを示す線図、 第９図は、第８図に対する同期化ハンドシェーク機構を
示す線図、 第１０ａ〜１０ｅ図は、分散検査の基本的な例を示す線
図、 第１１図は、多重的に組織化した情報伝達セルを有する
等時性領域を示す線図、 第１２図は、検査パターンおよび結果パターンに対する
情報接続手段を有する等時性領域を示す線図、 第１３図は、集積回路の設計に対する組織化を示す線図
、 第１４図は、集積回路の設計に対する流れ図を示す説明
図である。 ２’０．２２．２４．２６．２８．３０・・・プロセッ
サ３４、３６　・・・クロック素子 ８０・・・マイクロプロセッサ ８２、８６．９０・・・制御セクション８４・・・入出
カニニット８５・・・演算論理装置９２・・・読取り専
用プログラムメモリ１０２、１０４．１１０　・・・レ
ジスタ１０６、１０８　・・・プログラマブル論理アレ
イ１３６、１５０．２２０．３００・・・等時性領域１
３８・・・エコー素子 １５２〜１６０・・・論理機能素子 １６２・・・全機能　１６４・・・制御路１６６・・・
データ路　１６８・・・入出力作動２１０・・・レジス
タ　２２６．２２８　・・・接続部３０２、３０４・・
・情報伝達セル ３０６・・・同期化ブロック ３１６　・・・入力レジスタ　３１８　・・・出力レジ
スタ３２０・・・処理回路　、３２２・・・デコーダＣ
０ＭＭ口・・・情報伝達セクション ＣＮＴＲＬ・・・制御セクション ＤＡＴＡ・・・処理セクション 第１頁の続き ０発　明　者　ロベルト・ボウドスマ　訓つ ｏ発　明　者　アリエ・アンドニー・　副ファン・デル
・ボニル　１ ”ランタ国５６２１　ベーアー　アインドーフエン　フ
ルーネ′アウツウエツハ１ ゛ランタ国７５３１　アーム　エンシェープ　シールド
　ニス・ルクエロントウエツハ２００

Claims (1)

1. 【特許請求の範囲】 １、　情報接続部により互いに且つ周辺素子に接続され
   る多数の機能セルを有する超大規模集積回路において、
   前記の機能セルがｍ（≧３）個の機能ブロックに群分け
   されてふり、単一のチップに収容されている集積回路が
   ｍ個の等時性領域に細分されており、各等時性領域は１
   つの機能ブロック婆有し、且つ各等時性領域は、各情報
   接続部に対し当該等時性領域内に位置する機能セルと当
   該等時性領域の外部に位置するいずれかの機能セルとの
   間で情報伝達セルを有し、該情報伝達セルは関連の情報
   接続部内で、異なる等時性領域内に位置する２つの機能
   セル間のいかなる情報接続部も常に２つの情報伝達セル
   の直列接続回路を有するように接続されており、このよ
   うに対にされた２つの情報伝達セルは、局部制御の下で
   の両方向ハンドシェーク信号により前記の対の情報伝達
   セル間で、従って関連の等時性領域間で非同期情報伝達
   を達成する為に、情報接続部と少なくとも２つの同期化
   （）＼ンドシェーク）接続部とによって常に相互接続さ
   れており、いずれかの機能セルから周辺素子への各情報
   接続部は、情報および同期化信号を周辺素子と交換する
   為の他の情報伝達セルを有し、各機能ブロック内の機能
   セルはコヒーレントな第１回路網を形成し、集積回路内
   の機能ブロックはコヒーレントな第２回路網を形成して
   いることを特徴とする超大規模集積回路。 ２、特許請求の範囲１に記載の超大規模集積回路におい
   て、中間の情報伝達セルにより対にされた少なくとも２
   つの機能ブロックは双方共処理機能セルを有しているこ
   とを特徴とする超大規模集積回路。 ３、　特許請求の範囲１または２に記載の超大規模集積
   回路において、第１機能ブロックと第２機能ブロックと
   の間の接続部が第１情報うイン組を有し、第１機能ブロ
   ックと第３機能ブロックとの間の接続部が第２情報ライ
   ン組を有し、これら第１および第２情報ライン組を異な
   らせたことを特徴とする超大規模集積回路。 ４、　特許請求の範囲３に記載の超大規模集積回路にお
   いて、前記第１および第２情報ライン組の情報ラインの
   本数を異ならせたことを特徴とする超大規模集積回路。 ５、　特許請求の範囲４に記載の超大規模集積回路にお
   いて、前記第１および第２情報ライン組のデータライン
   の本数を異ならせたこ吉を一特徴とする超大規模集積回
   路。　。 ６、　特許請求の範囲１〜５のいずれが１つに記載の超
   大規模集積回）各にふいて、等時性領域と他の機能ブロ
   ックとの間の情報接続部が、関連の制御ブロックによる
   制御の下で前記の他の機能ブロックに選択的に結合しう
   るレジスタバンクを有することを特徴とする超大規模集
   積回路。 ７、　特許請求の範囲１に記載の超大規模集積回路にお
   いて、少なくとも３つの機能セルであってこれに対応す
   る個数の互いに対になった等時性領域内に位置する当該
   機能セルが、直前の等時性領域から直後の等時性領域へ
   の方向で一方向的に導通ずる中間情報ライン付情報伝達
   セルにより接続されていることを特徴とする超人規模集
   積回路。 ８、　特許請求の範囲１〜７のいずれか１つに記載の超
   大規模集積回路において、少なくとも、演算論理機能を
   達成する機能ブロック（ＡＬＵ）と、メモリ機能ブロッ
   クと、周辺素子への情報接続部を有する入出力機能ブロ
   ックとが設けられたマイクロプロセッサが形成されてい
   ることを特徴とする超人規模集積回路。 ９、　特許請求の範囲１〜８のいずれか１つに記載の超
   大規模集積回路において、少なくとも１つの等時性領域
   が、集積回路の検査状態時に他の等時性領域から受ける
   検査パターン或いは結果パターンを第３等時性領域に１
   ビツトずつ供給する手段を具えていることを特徴とする
   超人規模集積回路。 １０、検査すべき機能ブロックを具え、該機能ブロック
   が他の機能ブロックの群を経て周辺素子に対する接続部
   に接続されている特許請求の範囲１〜８のいずれか１つ
   に記載の超大規模集積回路において、前記の他の機能ブ
   ロックの群が、検査すべき機能ブロックに検査パターン
   を供給するか或いは検査すべき機能ブロックから結果パ
   ターンを出力する為の機能ブロックのチェインを形成し
   、機能ブロックが前記のチェイン内に含まれている各等
   時性領域が前記のチェイン内に、含まれている情報伝達
   セルを有しており、従ってこのチェインが少なくとも２
   つの情報伝達セルを有し、前記の情報伝達セルの各々が
   、関連の機能ブロックを動作させる為の第１状態と、第
   ２等時性領域から受けた検査パターン或いは結果パター
   ンを１ビツトずつ第３等時性領域に供給する為の第２状
   態とを有していることを特徴とする超大規模集積回路。 １１、特許請求の範囲１〜８のいずれが１つに記載の超
   大規模集積回路において、少なくとも１つの等時性領域
   が、集積回路の検査状簾中検査の結果パターンを検査回
   路に伝達する情報接続手段を具えており、前記の等時性
   領域が更に、他の等時性領域への情報接続部を排他的に
   有していることを特徴とする超大規模集積回路。 １２、特許請求の範囲Ｉ〜８のいずれが１つに記載の超
   大規模集積回路において、少なくとも１つの等時性領域
   が、集積回路の検査状簾中検査パターンおよびこの検査
   パターンによって生ぜられた結果パターンを検査回路に
   伝達する情報接続手段を具えており、前記の等時性領域
   が更に、他の等時性領域への情報接続部を排他的に有し
   ていることを特徴とする超大規模集積回路。 １３、特許請求の範囲１１または１２に記載の超大規模
   集積回路において、前記の情報接続手段は結果バタ・−
   ンを出力する為の数個の等時性領域に共通な導体を有し
   ていることを特徴とする超大規模集積回路。 １４、超大規模集積回路を検査するに当り、ａ）　集積
   回路を検査状態に設定する工程と、ｂ）　検査パターン
   を機能ブロックに与えてこの検査パターンから結果パタ
   ーンを形成し、他の機能ブロックから供給されろうる情
   報信号を排除する工程と、 Ｃ）　前記の機能ブロックの前記の結果パターンを出力
   させ、この結果パターンを１ビッ−トずつ検査回路に与
   える工程と、ｄ）　必要に応じ、他の検査パターンを用
   いて前記の工程ｂ）およびＣ）を繰返す工程と、 ｅ）　信頼限界に達するか或いは誤りが検出されるまで
   正確さに関し結果パターンを確認する工程と、 ｆ）　必要に応じ、検査すべき他の機能ブロックに関し
   前記の工程ｂ）〜ｅ）を繰返す工工程と、 ｇ）　到達した信頼限界に基づいて完成集積回路を是δ
   忍するか或いは検出された誤りに基づいて集積回路を拒
   絶する工程ｆ、ｈ）　是認の場合に集積回路をレディ状
   態に設定する工程と を具えたことを特徴とする超大規模集積回路の検査方法
   。 １５、関連の機能セルの動作モデルを規定する形状エレ
   メントのライブラリ正より、超大規模集積回路を設計す
   るに当り、 ａ）　周辺素子に対して集積回路により実行すべき機能
   の群を、表示素子上−に表示させるべき機能の第１リス
   トとして記述する工程と、 ｂ）　前記の機能の群を、第２リストの形態で表示素子
   上に表示する個別の機能ブロックに分割する工程と、 Ｃ）各々が１つの機能ブロックを以って構成されたｍ（
   ≧３）個の等時性領域の群を規定し、且つ異なる機能ブ
   ロック内の異なる機能セル間の相互作用をも規定し、機
   能ブロックの外部に位置する機能セルに対する情報接続
   部を有する当該機能ブロック内の各機能セルに情報伝達
   セルを加えるようにし、異なる等時性領域内に位置する
   ２つの機能セル間の各情報接続部が情報伝達セルの対の
   直列接続回路を有し、情報伝達セルが、２本の同期化ハ
   ンドシェークラインを有する同期化ハンドシェーク形状
   エレメントおよび情報接続部に対する接続部として形状
   エレメントを具えるようにする工程と、 ｄ）　機能ブロック、情報伝達セル、接続情報接続部お
   よび同期化ハンドシェーク接続部を位置決めする工程と
   、 ｅ）　１機能セル光り規定された形状エレメントをライ
   ブラリから取出す工程と を具えたことを特徴とする超大規模集積回路の設計方法
   。